JPH06310534A - Manufacture of soi type mos transistor - Google Patents

Manufacture of soi type mos transistor

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JPH06310534A
JPH06310534A JP12207593A JP12207593A JPH06310534A JP H06310534 A JPH06310534 A JP H06310534A JP 12207593 A JP12207593 A JP 12207593A JP 12207593 A JP12207593 A JP 12207593A JP H06310534 A JPH06310534 A JP H06310534A
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JP
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mos transistor
soi
type mos
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JP12207593A
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Japanese (ja)
Inventor
Masaru Sakamoto
勝 坂本
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PURPOSE: To acquire a manufacturing method of an SOI type MOS transistor which can make a threshold voltage uniform and restrain a leak current during OFF time.
CONSTITUTION: Impurities 107 whose conductivity is opposite to that of a source/ drain region are introduced by ion implantation, etc., after formation of a field oxide film (isolation region) 106 as shown in (d). Since impurity concentration of an element region 103 can be thereby made as is desired, a uniform threshold voltage can be acquired and a leak current during OFF time can be restrained. Furthermore, if thermal treatment is carried out, it is possible to allow enough impurities to attain a sidewall of the isolation region 106 and to stabilize impurity concentration in an area near an interface between the element region 103 and the isolation region 106.
COPYRIGHT: (C)1994,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、高速MOSトランジスタであるSOI型MOSトランジスタの製造方法に関するものである。 The present invention relates to a method for manufacturing a SOI-type MOS transistor is a high-speed MOS transistors.

【0002】 [0002]

【従来の技術】高速MOSトランジスタとして、SOI 2. Description of the Related Art As a high-speed MOS transistor, SOI
型のMOSトランジスタの研究がなされてきている。 Studies have been made of the type of the MOS transistor.

【0003】SOI型のMOSトランジスタを製造する上でBulk型のMOSトランジスタと大きく異なる点は素子分離領域にある。 [0003] Bulk-type MOS transistor greatly differs in producing an SOI-type MOS transistor is in the element isolation region.

【0004】図3にBulk型MOSトランジスタとS [0004] FIG. 3 Bulk-type MOS transistor and the S
OI型MOSトランジスタの断面構造を示す。 It shows a sectional structure of OI type MOS transistor.

【0005】図3(a)はMOSトランジスタの平面図、図3(b)は図3(a)のA−A′線断面図で、B [0005] 3 (a) is a plan view of a MOS transistor, in line A-A 'sectional view of FIG. 3 (b) FIGS. 3 (a), B
ulk型MOSトランジスタを示す。 It shows the ulk type MOS transistor. また、図3(c) Further, FIG. 3 (c)
は同様の部分の断面図として、SOI型MOSトランジスタを示す。 As cross-sectional view of the same parts, it shows a SOI-type MOS transistor.

【0006】図3において、201は素子領域となるS [0006] In FIG. 3, 201 is the element region S
i基板、202は素子分離領域、203はゲート電極、 i substrate, the element isolation region 202, 203 is a gate electrode,
204,205はソース・ドレイン領域、206,20 204 and 205 source and drain regions, 206,20
7はソース・ドレインのコンタクト、208,209はソース・ドレインの電極、210は下地酸化膜を示す。 7 the source and drain contacts, 208 and 209 the source and drain electrodes, 210 denotes an underlying oxide film.

【0007】図3(b)に示すBulk型MOSトランジスタの場合、素子分離領域202の下には十分な深さで素子領域となるSi基板201の領域が存在するのに対し、図3(c)に示すSOI型MOSトランジスタの場合、素子分離領域202の下に絶縁膜としての下地酸化膜210が形成されており、素子領域となるSi基板201が素子分離領域202及び下地酸化膜210による絶縁膜に狭まれた構造となる。 [0007] When the Bulk-type MOS transistor shown in FIG. 3 (b), whereas there is a region of the Si substrate 201 serving as the element region with a sufficient depth below the device isolation region 202, FIG. 3 (c for SOI type MOS transistor shown in), the insulation by the underlying oxide film 210 is formed, Si substrate 201 is the isolation region 202 and the underlying oxide film 210 serving as the element region as an insulating film under the element isolation region 202 the was Sebamare to the membrane structure.

【0008】従来、このようなSOI型MOSトランジスタを作製する場合、素子領域となる基板201に対し、チャネル領域の導電型を決定すべく、ソース・ドレイン領域とは反対導電型の不純物をイオン注入等の方法により導入した後、素子分離領域となる酸化膜202を形成していた。 [0008] Conventionally, when manufacturing such an SOI-type MOS transistor, to the substrate 201 as the device region, to determine the conductivity type of the channel region, ion implantation with impurities of the opposite conductivity type to the source and drain regions after introducing the method etc., it had formed an oxide film 202 serving as the element isolation region.

【0009】 [0009]

【発明が解決しようとする課題】しかしながら、上述した図3(c)に示すようなSOI型MOSトランジスタには、Si基板201と絶縁膜202,210界面に固定電荷が形成され、その界面が不安定になるという問題点がある。 [SUMMARY OF THE INVENTION However, in the SOI-type MOS transistor as shown in FIG. 3 described above (c), the fixed charge in the insulating film 202, 210 interface with the Si substrate 201 is formed, its surface not there is a problem that becomes stable.

【0010】これは、素子分離の酸化工程を行う場合に、従来、先に導入しておいたソース・ドレイン領域とは反対導電型の不純物が、素子分離の酸化膜202中に偏析され、素子領域となるSi基板201の不純物濃度を不安定にするためであり、このような現象により、M [0010] This is because when performing the oxidation process of isolation, conventional, the source-drain region that has been previously introduced opposite conductivity type impurity is segregated into the oxide film 202 of the isolation element and in order to destabilize the impurity concentration of the Si substrate 201 to be a region, such a phenomenon, M
OSトランジスタのしきい値電圧が一定せず、またOF The threshold voltage of the OS transistor is not constant and OF
F時にソース・ドレイン間にリーク電流が発生する等の問題が生じる。 Problems such as leakage current occurs between F at the source and drain occurs.

【0011】[発明の目的]本発明は、上述した従来例における問題点を解消するためになされたもので、MO [0011] OBJECT OF THE INVENTION The present invention has been made to solve the problems in the conventional example described above, MO
Sトランジスタのしきい値電圧を均一にし、かつOFF A uniform threshold voltage of the S transistor, and OFF
時のリーク電流を抑制することができるSOI型MOS SOI-type MOS which can suppress the leakage current when
トランジスタの製造方法を得ることを目的とする。 And to obtain a manufacturing method of a transistor.

【0012】 [0012]

【課題を解決するための手段】本発明は、前述した課題を解決するための手段として、素子分離領域の形成後に、素子領域となるSi領域に対してソース・ドレイン領域とは反対導電形の不純物を注入し、該不純物領域を下地絶縁膜及び前記素子分離領域の側壁まで到達させることを特徴とするSOI型MOSトランジスタの製造方法を有する。 The present invention SUMMARY OF] as a means for solving the problems described above, after the formation of the element isolation region, of opposite conductivity type to the source and drain regions with respect to Si region serving as the element region impurities were implanted, with a manufacturing method of an SOI-type MOS transistor, characterized in that to reach the impurity region to the sidewall of the base insulating film and the isolation region.

【0013】 [0013]

【作用】本発明によれば、SOI型MOSトランジスタにおいて、素子分離領域を形成した後に、ソース・ドレイン領域とは反対導電型の素子領域となる基板の濃度を決定する不純物を導入することにより、従来発生していた素子分離領域形成のための酸化工程による不純物濃度の変化を無くすことができる。 According to the present invention, in the SOI-type MOS transistor, after forming a device isolation region, by the source-drain region introduces impurities to determine the concentration of the substrate on the opposite conductivity type element region, it can be eliminated variations in the impurity concentration due to the oxidation process for the isolation region formation which has been conventionally occurred. 特に、本発明によれば、 In particular, according to the present invention,
素子領域と素子分離領域側壁部の界面近傍の不純物濃度を安定して制御することができる。 The impurity concentration in the vicinity of the interface between the element region and the element isolation region side wall portion can be stably controlled.

【0014】従って、素子領域となる基板濃度の制御性を向上させることができ、所望の不純物濃度を得ることができる。 [0014] Accordingly, it is possible to improve the controllability of the substrate concentration as the device region, it is possible to obtain a desired impurity concentration. このため、MOSトランジスタのしきい値電圧が均一に形成され、OFF時のリーク電流も抑制することが可能となる。 Therefore, MOS threshold voltage of the transistor can be uniformly formed, the leak current during OFF it becomes possible to suppress.

【0015】更には、素子分離領域を予め形成してあるため、ウエルが自己整合的に形成され、CMOS化等において、微細化を行う有効な手段となり得る。 Furthermore, since you have previously forming the element isolation region, the well is formed in a self-aligned manner, in a CMOS, etc., it can be an effective means for performing fine.

【0016】 [0016]

【実施例】以下、本発明を図面を参照して説明する。 EXAMPLES The present invention will now be described with reference to the drawings.

【0017】図1は本発明によるSOI型MOSトランジスタの製造方法を好適に示す実施態様例である。 [0017] FIG. 1 is an example implementation suitably illustrating the method for manufacturing an SOI-type MOS transistor according to the present invention.

【0018】図1(a)はSOI基板である。 [0018] FIG. 1 (a) is a SOI substrate. 例えば、 For example,
SIMOXウエハであれば、101はシリコン基板、1 If SIMOX wafer, 101 is a silicon substrate, 1
02は酸化膜、103はデバイスを形成するためのシリコン層である。 02 oxide film, 103 is a silicon layer for forming a device.

【0019】また、図1(b)は素子分離の手法として、LOCOS酸化を用いる場合のフローである。 Further, FIG. 1 (b) as a method of isolation, a flow in the case of using the LOCOS oxide. 10 10
4は酸化膜、105はパターニングされた窒化膜である。 4 oxide film, 105 is a patterned nitride layer. これを熱酸化することにより、図1(c)を得る。 By this thermal oxidation, obtain FIG 1 (c).
熱酸化により形成されるフィールド酸化膜106は、下地酸化膜102と接触し、素子が完全に分離される。 Field oxide film 106 formed by thermal oxidation, in contact with the underlying oxide film 102, the element is completely separated.

【0020】続いて、窒化膜、酸化膜除去後ゲート酸化を行い、基板濃度決定のためイオン注入等の方法を用い、図(d)に示すように不純物107を導入する。 [0020] Subsequently, a nitride film, performs gate oxide after removal of the oxide film, using a method such as ion implantation for a substrate concentration determination, introducing impurities 107 as shown in FIG. (D).

【0021】従来から、基板濃度決定のため、イオン注入等の方法を用い不純物を導入する手法があるが、従来の場合はしきい値をコントロールするために、ゲート酸化膜直下の極表面領域のみに不純物を導入した。 [0021] Conventionally, for a substrate concentration determination, there is a technique for introducing impurities using a method such as ion implantation, for the conventional case of controlling the threshold, only the extreme surface region directly under the gate oxide film the introduction of impurities into. 本発明では、素子分離領域側壁に不純物107を導入することが第1の目的である。 In the present invention, it is the first purpose of introducing impurities 107 in the element isolation region side walls. 付加的な効果として、しきい値を制御することも可能となる。 As an additional effect, it is also possible to control the threshold. 更に、CMOS構成にする場合、ウエルを自己整合的に形成できるため、微細化に対しても有効な手法となる。 Further, when the CMOS structure, it is possible to form a well in a self-alignment manner, it is an effective technique against miniaturization.

【0022】図1(e)に示す108はゲート電極であり、109はソース・ドレイン形成のための不純物導入である。 [0022] 108 shown in FIG. 1 (e) is a gate electrode, 109 is an impurity introduced for source and drain formation. また、図1(f)に示す110はチャネル領域、111,112は、ソース・ドレイン領域、113 Also, 110 is the channel region shown in FIG. 1 (f), 111 and 112, the source-drain region, 113
は層間絶縁膜、114は、ソース・ドレインのための電極である。 Interlayer insulating film, 114 is an electrode for the source and drain.

【0023】次に、プロセス条件を含め、詳細な製造方法を示す。 Next, including process conditions, showing the detailed manufacturing method.

【0024】例えば、市販されているSIMOXウエハを用いた場合、酸素系の注入条件にもよるが、図1 [0024] For example, when a SIMOX wafer which is commercially available, depending on the implantation conditions of the oxygen-based, Figure 1
(a)に示す酸化膜102は、3000〜4000Å, Oxide film 102 shown in (a), 3000~4000Å,
Siデバイス層は、2000Å程度になる。 Si device layer is about 2000 Å. Siデバイス層は熱処理のため、不純物は10 14 cm -3以下となっている。 Si device layer for the heat treatment, the impurity has a 10 14 cm -3 or less. Siデバイス層の厚さは、この後エピタキシャル成長等を行い、厚くすることも可能である。 The thickness of the Si device layer, epitaxial growth was performed, etc. Then, it is also possible to thicken.

【0025】次に、LOCOS酸化のための、酸化膜1 Next, for the LOCOS oxide, oxide film 1
04と窒化膜105を図1(b)に示すように形成する。 04 and the nitride film 105 is formed as shown in FIG. 1 (b). この膜厚により、LOCOS酸化のエッヂ部分の形成、つまり、素子分離側壁の形状が変化する。 The thickness, the formation of edge portions of the LOCOS oxide, i.e., a change in shape of the device isolation sidewall. 通常、窒化膜エッチング時の選択比も考え、200〜500Å程度の酸化膜上に、1000〜2000Å程度の窒化膜1 Usually, also considered selective ratio during nitride etching on the oxide film of about 200 to 500 Å, nitride of about 1000~2000Å film 1
05を形成し、この窒化膜105をパターニングする。 05 is formed, patterning the nitride film 105.

【0026】次に、フィールド酸化を施す。 Next, apply a field oxide. シリコン厚が〜2000Å程度であれば、〜5000Å程度の酸化で完全な素子分離が形成可能となる(図1(c)参照)。 If silicon thickness of about ~2000A, complete isolation is possible to form the oxidation of about ~5000A (see FIG. 1 (c)).

【0027】続いて、リン酸処理等により、窒化膜10 [0027] Subsequently, the phosphoric acid treatment or the like, a nitride film 10
5を除去し、フッ酸処理等により、酸化膜を除去する(図1(d)参照)。 5 is removed by hydrofluoric acid treatment, etc., to remove the oxide film (see FIG. 1 (d)).

【0028】次に、ゲート酸化膜を形成する。 [0028] Next, a gate oxide film. ゲート酸化膜厚は、100〜500Å程度形成する。 The gate oxide film thickness is formed about 100 Å to 500 Å.

【0029】続いて、本発明の特徴である不純物の導入を行う(図1(d)参照)。 [0029] Subsequently, the introduction of impurities, which is a feature of the present invention (see FIG. 1 (d)). 例えば、不純物としてP形不純物107を用いるならば、BF 2 +よりもB +の方がよい。 For example, if using a P-type impurity 107 as an impurity, it is better B + than BF 2 +. BF 2 +の不純物分布に比較し、B +の方が広域に広がる点にある。 Compared to BF 2 + impurity distribution, towards the B + is the point spread wide. これもまた本発明の特徴である。 This is also a feature of the present invention.

【0030】更に、不純物注入後、不純物107がフィールド酸化膜の素子分離領域106側壁に十分到達するように熱処理を行う。 Furthermore, after the impurity implantation, a heat treatment so that the impurity 107 is fully reached the element isolation region 106 side wall of the field oxide film performed. このため、1000℃以上の熱処理により、十分な基板濃度を得ることができる。 Therefore, it is possible by heat treatment above 1000 ° C., to obtain a sufficient substrate concentration. この後のプロセスで、素子分離側壁の不純物濃度が確保されていることが必要である。 In process after this, it is necessary that the impurity concentration of the isolation sidewalls is ensured.

【0031】続いて、ゲート電極108等の形成を行い、ソース・ドレイン形成のための不純物109をイオン注入し、ソース・ドレイン領域111,112を形成し、更に各々の領域の電極等を形成する(図1(e)参照)。 [0031] Then, performed formation such as a gate electrode 108, the impurity 109 for source and drain formation ion implantation to form the source and drain regions 111 and 112, further forming electrodes or the like of each region (see FIG. 1 (e)).

【0032】[他の実施例]前記実施例では、素子分離にLOCOS酸化を用いた場合について説明したが、本発明は、LOCOS酸化に限ったことではない。 [0032] [Other Embodiment] The embodiment described the case of using the LOCOS oxide in isolation, the present invention is not confined to the LOCOS oxide. 本発明のポイントは、素子分離工程後に基板濃度を決定する点にある。 Point of the present invention is to determine the substrate concentration after the isolation process. 例えば、メサ型の素子分離を行っても同様の効果が期待できる。 For example, the same effect even if the isolation of the mesa can be expected.

【0033】図2にメサ型のMOSトランジスタの平面図(a)及びそのB−B'断面図(b)を示す。 [0033] shows a plan view of a mesa-type MOS transistor in FIG. 2 (a) and its cross section B-B 'showing the (b). 図2において、301はシリコン基板、302は下地酸化膜、 2, a silicon substrate 301, 302 underlying oxide film,
303はチャネル部(素子領域となる基板)、304はゲート電極、305,306はソース・ドレイン領域である。 303 channel portion (substrate made of an element region), 304 denotes a gate electrode, is 305 and 306 are source and drain regions.

【0034】このような構造では、従来、前述した理由で矢印のソース・ドレイン間リークが発生するという問題があった。 [0034] In this structure, conventionally, there has been a problem that the source-drain leakage arrow for the reasons described above occurs.

【0035】本実施例でも、素子分離工程の後に、素子領域となる基板(チャネル部)303の不純物濃度を決定すべくソース・ドレイン領域とは反対導電型の不純物の注入工程を行なう。 [0035] Also in this embodiment, after the device isolation process, performs the injection process of the opposite conductivity type impurity source and drain regions to determine the impurity concentration of the substrate (channel unit) 303 serving as the element region.

【0036】本発明の方法によれば、図2(b)に示すように、素子領域となる基板(チャネル部)303は、 According to the method of The present invention, as shown in FIG. 2 (b), the substrate (channel unit) 303 serving as a device region,
その端部が薄膜化されている。 Its ends are thinned.

【0037】このため、このような形状の基板303に対して不純物のイオン注入を行なうと、基板濃度が端部で増加することになり、端部で発生するソース・ドレイン間リークが抑制される。 [0037] Therefore, when the ion implantation of an impurity to the substrate 303 having such a shape, will be the substrate concentration increases at the end, the source-to-drain leakage occurring at the ends is suppressed .

【0038】 [0038]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
素子分離工程後に、素子領域となる基板濃度を決定するためのソース・ドレイン領域とは反対導電型の不純物導入工程を行うことにより、注入した不純物の濃度が変化させられることが無く、安定した所望の濃度の素子領域基板が得られる。 After isolation step, by performing the impurity doping process of the opposite conductivity type source and drain regions for determining a substrate concentration as a device region, the concentration of the implanted impurities is not be be varied, a stable desired element region substrate concentration is obtained.

【0039】このため、MOSトランジスタのしきい値電圧が均一に形成され、SOI型MOSトランジスタ特有のソース・ドレイン間リーク電流を抑制することができるという効果が得られる。 [0039] Therefore, MOS threshold voltage of the transistor is formed uniformly, there is an advantage that it is possible to suppress the SOI type MOS transistors specific source-drain leakage current.

【0040】また、本発明の特徴は、トランジスタの構造的な変化を伴うことなく、リーク電流を抑制でき、微細化に対しても有効な手法である。 [0040] The feature of the present invention, without structural changes of the transistor, it is possible to suppress leakage current, an effective method against miniaturization.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のプロセスフロー図である。 1 is a process flow diagram of the present invention.

【図2】本発明のメサ型MOSトランジスタへの応用例を示す図である。 2 is a diagram showing an example of application to a mesa-type MOS transistor of the present invention.

【図3】従来例のSOI型MOSトランジスタの構造、 [3] Structure of SOI type MOS transistor of the prior art,
及びソース・ドレインリーク電流を説明するための図である。 And is a diagram for explaining the source-drain leakage current.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 シリコン基板 102 下地酸化膜 103 素子領域となるシリコン基板 104 酸化膜 105 窒化膜 106 フィールド酸化膜(素子分離領域) 107 素子領域となる基板濃度を決定するための、 For determining the substrate concentration to be 101 silicon substrate 102 underlying oxide film 103 element region to become a silicon substrate 104 oxide film 105 the nitride film 106 field oxide film (element isolation region) 107 element region,
ソース・ドレインとは反対導電型の不純物 108 ゲート電極 109 ソース・ドレイン形成のための不純物 110 チャネル領域 111,112 ソース・ドレイン領域 113 層間絶縁膜 201 素子領域となるSi基板、 202 素子分離領域、 203 ゲート電極、 204,205 ソース・ドレイン領域、 206,207 ソース・ドレインのコンタクト、 208,209 ソース・ドレインの電極、 210 下地酸化膜、 301 シリコン基板、 302 下地酸化膜、 303 チャネル部(素子領域となる基板)、 304 ゲート電極、 305,306 ソース・ドレイン Drain the opposite conductivity type impurity 110 channel regions 111, 112 source and drain regions 113 interlayer insulating film 201 element region for impurity 108 gate electrode 109 source and drain formation of the Si substrate, 202 the element isolation region, 203 gate electrode, 204, 205 source and drain regions, 206 and 207 the source and drain contacts, 208 and 209 the source and drain electrodes, 210 underlying oxide film, 301 a silicon substrate, 302 underlying oxide film, a 303 channel portion (element region made substrate), 304 a gate electrode, 305 and 306 the source and drain

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 素子分離工程後に、素子領域となるSi After 1. A device isolation process, Si as the element region
    領域に対してソース・ドレイン領域とは反対導電型の不純物を注入し、該不純物領域を下地絶縁膜及び素子分離領域の側壁まで到達させることを特徴とするSOI型M Region with impurities of the opposite conductivity type is implanted source and drain regions with respect to, SOI type M, characterized in that to reach the impurity region to the sidewall of the base insulating film and the isolation region
    OSトランジスタの製造方法。 Method of manufacturing the OS transistor.
  2. 【請求項2】 前記ソース・ドレイン領域とは反対導電形の不純物を注入した後、該不純物領域を下地絶縁膜及び素子分離領域の側壁まで到達させる熱処理工程を含むことを特徴とする請求項1に記載のSOI型MOSトランジスタの製造方法。 Wherein after injecting impurities of opposite conductivity type from said source and drain regions, according to claim 1, characterized in that it comprises a heat treatment step to reach the impurity region to the sidewall of the base insulating film and the isolation region the method for manufacturing an SOI-type MOS transistor according to.
  3. 【請求項3】 前記不純物領域がP型不純物領域である請求項1記載のSOI型MOSトランジスタの製造方法。 3. The method for producing a SOI-type MOS transistor of said impurity regions according to claim 1, which is a P-type impurity regions.
  4. 【請求項4】 前記P型不純物としてB +イオンを用いることを特徴とする請求項3に記載のSOI型MOSトランジスタの製造方法。 4. A manufacturing method of an SOI-type MOS transistor according to claim 3, characterized by using a B + ions as the P-type impurity.
  5. 【請求項5】 メサ型のSOI型MOSトランジスタにおいて、素子分離工程後、素子領域となるSi基板に対して、ソース・ドレイン領域とは反対導電型の不純物の注入工程を行なうことを特徴とするSOI型MOSトランジスタの製造方法。 In SOI type MOS transistor 5. A mesa, and performing after the isolation step, the Si substrate serving as a device region, the implantation process opposite conductivity type impurity source and drain regions the method for manufacturing an SOI type MOS transistor.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192840B2 (en) 2002-10-30 2007-03-20 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method using oxygen ion implantation
JP2010206102A (en) * 2009-03-05 2010-09-16 Seiko Epson Corp Semiconductor device and method of manufacturing the same

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