JPH06309421A - Picture processor - Google Patents

Picture processor

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JPH06309421A
JPH06309421A JP9410393A JP9410393A JPH06309421A JP H06309421 A JPH06309421 A JP H06309421A JP 9410393 A JP9410393 A JP 9410393A JP 9410393 A JP9410393 A JP 9410393A JP H06309421 A JPH06309421 A JP H06309421A
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JP
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Application
Patent type
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data
bank
input
error
processing
Prior art date
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Pending
Application number
JP9410393A
Other languages
Japanese (ja)
Inventor
Minoru Wakita
実 脇田
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE: To exeute processing approximated to original data without stopping processing if possible by continuing processing by using near-by data when an error is generated in data from a certain supplying means out of the certain number of supplying means or less.
CONSTITUTION: When data to be computed are inputted to an input data supplying means 13, the data are inputted to a data selecting device 14 together with a redundant code bit annexed to the data through a parity error detector 15. Simultaneously, whether a parity error is generated or not, is detected. When the parity error is not detected, data from the selecting device 14 are inputted to an arithmetic processor 11. When a parity error is generated in a certain supplying means 13, the detector 15 corresponding to the means 13 asserts a parity error signal 16 and transmits the asserted signal to a control device 12. The device 12 controls the data selecting device 14 corresponding to the means 13 generating the error and inputs the data of the succeeding supplying means 13 to the processor 11 as the data of the means 13 generating the error.
COPYRIGHT: (C)1994,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は大量の画像データもしくはそれに準ずるデータを平滑化処理や補間演算等、幾つかの演算過程で処理することにより元データに対して一意の結果を導き出すような画像処理装置においてデータの精度よりも処理の停止を防止することを優先するようなものに関する。 The present invention relates to a smoothing large amounts of image data or data based thereon processing and interpolation calculation or the like, such as derive a unique result with respect to the original data by processing in some operation process image about such as to give priority to preventing the stopping of the process than the accuracy of the data in the processing apparatus.

【0002】 [0002]

【従来の技術】以下図面を参照して従来の画像処理装置について説明する。 Described conventional image processing apparatus with reference to the Prior Art The following drawings.

【0003】図2は従来の画像処理装置のブロック図である。 [0003] FIG. 2 is a block diagram of a conventional image processing apparatus. 図において11は入力データ供給手段13からある時刻に同時に入力されたデータに画像処理演算を行い1つの結果を出力する演算処理装置である。 11 is a processing unit that outputs a single result performs image processing operations on the input at the same time a certain time from the input data supply means 13 data in FIG.

【0004】図2の回路はある基本クロックによりパイプライン的に演算を行う画像処理装置でこれは画像処理システムの一部となる。 [0004] circuit of Figure 2 which the image processing apparatus for performing pipeline computed by the base clock that is a part of the image processing system. この画像処理システムでは非常に多大な量のデータを扱い、前記処理装置に類する処理ブロックを幾段にも通るため1回の処理に長時間を要する。 In the image processing system treats a very significant amount of data, it takes a long time to the processing device like processing block one treatment for passing to several stages. その為この画像処理システムではデータエラー等でよほど突出したデータが発生しなければでき得る限り処理を停止しないことが要求される。 Therefore this image processing system is required not to stop processing as long as it can be unless compelling data is generated that protrudes in data error or the like.

【0005】この次に図2の回路の動作を説明する。 [0005] explaining the operation of the circuit of FIG. 2 in this next. ある時刻(サイクル)tに前段の演算ブロックより本回路の入力データ供給手段13に被演算データが入力されると、(t+1)でそのデータは演算処理装置11に、 When operand data is supplied to the input data supply means 13 of the present circuit than the previous stage of the operational blocks in a certain time (cycle) t, the data in the processing unit 11 (t + 1),
(t+2)で演算結果は出力される。 (T + 2) in the operation result is outputted. 以上の処理を元の画像データの画素分行うことになる。 It will be performed pixels of the original image data of the above process.

【0006】この画像処理システムの結果データにおいて異状が発見されると、該当部分のみを修復することは不可能なので再度同一処理を行うことになる。 [0006] abnormality is found in the results data of the image processing system will make a relevant portion only because impossible again the same process to repair.

【0007】 [0007]

【発明が解決しようとする課題】前記従来技術では演算の正否は処理後の結果データから判断する以外方法がなく、もしエラーが発生した場合処理を停止し、最初からこの演算をやり直さなけければならなず、更に多大な時間を費やすという問題があった。 [SUMMARY OF THE INVENTION] said correctness of computation in the prior art there is no method but to determine from the result data processed, if stop processing when an error occurs, if Kere only such redone the operation from the beginning Naranazu, there is a problem that spend a more significant amount of time.

【0008】 [0008]

【課題を解決するための手段】前記の問題点を解決するために、各入力データ供給手段毎にそのデータに冗長符号ビットを付加し、パリティエラー検出装置とそれを判定して演算処理装置に入力するデータを選択する制御装置を設け、ある個数以上の供給手段でエラーが発生した時は演算を中止し、ある個数未満の供給手段でエラーが発生した時は近傍の最適なデータでそれを置換して処理を続行させるよう制御する。 To SUMMARY OF THE INVENTION To solve the above problems, and adds redundant code bits to the data for each input data supply means, parity error detection device and its determination to the processor provided a control device for selecting the input data, stops operation when an error occurs in a certain number or more feed means, it near the optimal data when errors supply means below a certain number occurs It controls to continue the replacement and processing.

【0009】 [0009]

【作用】以下図1を参照して本発明の作用について説明する。 [Action] Referring to FIG. 1 will be described the operation of the present invention.

【0010】図1において、15は入力データ供給手段13から入力されるデータを選択装置14に転送すると共に、入力データとそれに付加される冗長符号ビットよりパリティエラーを検出しそれをパリティエラー信号1 [0010] In FIG. 1, 15 denotes an input transfers the data input from the data supply means 13 to the selector 14, the input data and a parity error is detected from a redundant code bits added thereto parity error signal it 1
6をアサートすることにより制御装置12に伝えるパリティエラー検出装置である。 6 is a parity error detecting device for transmitting to the controller 12 by asserting a.

【0011】本発明が対象とするシステムでは大容量のデータを図1のような装置を幾段にも連ねて演算するため、全結果を得るには非常に多くの時間を費やすことになる。 [0011] Since the present invention for computing also been chosen to several stages of apparatus as in Figure 1 a large amount of data in the system of interest, I would spend a great deal of time to obtain the total result. 又このシステムではデータの精度を要求せず、元のデータに対して突出した値でなければ問題とならないので、データの精度よりも処理の停止や再処理を防ぐことが優先されるものとする。 Also in this system does not require the accuracy of the data, because unless no problem a value which protrudes with respect to the original data, it is assumed that prevent the process of stopping and reprocessing than the accuracy of the data is given priority .

【0012】ある時刻(サイクル)tに前段の演算ブロックより本回路の入力データ供給手段13に被演算データが入力されると、次の(t+1)サイクルでそのデータは付随する冗長符号ビットと共にパリティエラー検出装置15を通ってデータ選択装置14に入力され同時にパリティエラーが発生したか否かが検出される。 [0012] When a time (cycle) operand data from the previous stage of the operation block in the input data supply means 13 of the present circuit t are input, the next (t + 1) and the data parity with the accompanying redundant code bit cycle whether at the same time a parity error is input to the data selector 14 is generated through the error detection device 15 is detected. パリティエラーが検出されなかった場合、その次の(t+2) If a parity error is not detected, the next (t + 2)
サイクルで選択装置14のデータは演算処理装置11に入力されて演算が行われ、(t+3)サイクルで演算結果は出力される。 Data selection device 14 in cycle operation is performed is input to the arithmetic processing unit 11, is the operation result is output in (t + 3) cycles. 以上の処理を元の画像データの画素分行うことになる。 It will be performed pixels of the original image data of the above process.

【0013】ある1つの入力データ供給手段13でパリティエラーが発生したときを説明する。 [0013] Parity error in one of the input data supply means 13 there is explained a case that occurred. あるデータ供給手段13でパリティエラーが発生するとそれに対応した検出装置15がパリティエラー信号16をアサートして制御装置12に伝える。 There data supply means 13 detecting device 15 a parity error corresponding to occur at convey a parity error signal 16 is asserted to the controller 12. 一般に画像等のデータでは、ある1つの画素とその近傍で値が大きく変わることはないので、その画素でデータエラーが生じそれを近傍のデータで置換して処理を行っても元のデータにかなり近い処理を行うことが出来る。 In general, data such as images, since no value in the vicinity thereof to be one pixel is changed greatly, quite original data even if the replacement and the process in the data of the neighborhood it occurs a data error in that pixel it is possible to perform the close processing. そこで制御装置12はエラーが発生したデータ供給手段13に対応したデータ選択装置14を制御して、エラーが発生したデータ供給手段13 Where the control unit 12 controls the data selector 14 corresponding to the data supply unit 13 of an error, the data supply means 13 in which the error occurred
の下の供給手段13のデータをそこのデータとして演算処理装置11に入力して処理を停止することなく元のデータにかなり近い演算処理を実行することができる。 It is possible to perform a much closer arithmetic processing on the basis of the data without stopping the processing is inputted to the arithmetic processing unit 11 as the bottom of the data the data of the supply means 13 under.

【0014】 [0014]

【実施例】以下図3,図4,図5を参照して本発明の実施例を詳細に説明する。 EXAMPLES The following FIGS. 3 and 4, an embodiment of the present invention will be described in detail with reference to FIG.

【0015】図3,図4はウェハ上に直接ビームを照射してパターンを描画することにより半導体のチップを生成する電子線描画装置を構成する幾つかの処理ブロックのうちの1つでビームの照射料を制御する処理装置の一部である。 [0015] Figure 3, Figure 4 is the one beam of several processing blocks constituting an electron beam lithography system for generating a semiconductor chip by drawing a pattern by irradiating a beam directly onto the wafer which is part of the processing device for controlling the irradiation fee. 電子線描画装置ではウェハ上の座標及び描画するビームパターンの大きさを表すデータが入力されると、直列に接続された幾段もの処理ブロックをそのブロック固有の平滑化処理や補間処理等の演算をパイプライン的に実行しながらデータを加工し、それによりビームを照射する。 When the electron beam lithography system data representing the size of the beam pattern of coordinates and drawing on the wafer is input, the block-specific smoothing processing block for Years stages connected in series processing and interpolation processing operation such as the processed data while executing a pipeline manner, thereby irradiating the beam. このビーム照射用のデータを生成するまでにかなりの工程を要するため扱うデータが多量になると数時間をも費やすことになる。 The handle since it takes a considerable step before generating the data for beam irradiation data is to spend even several hours becomes a large amount. この装置では元のデータに上記のような処理を施すため、データの精度よりも一旦処理を開始すれば出来得る限り処理を停止させないことが要求される。 For applying the above-described process on the original data in the device, it does not stop processing as long as it can be be started once processing than the precision of the data is requested.

【0016】第一の実施例として図3のシステムでの動作を説明する。 [0016] illustrating the operation of the system of FIG. 3 as the first embodiment. 図3で13は任意のアドレスにおいて3 3 13 3 at any address
1〜24,23〜16,15〜8,7〜0の各画素をバンク3,2,1,0としてその決まったバンクの画像データとそれの冗長符号ビットを格納している入力メモリ、15は入力メモリ13からのデータを4個の選択装置14に供給すると共に、そのデータと冗長符号ビットよりパリティを計算してそのデータ誤りを検出し制御装置12にそのパリティエラー信号16をアサートすることによりエラーが発生したバンクを伝えるパリティエラー検出装置、11は画像メモリを2次元的に見たときに右上をバンク(1,1),左上をバンク(0,1),右下をバンク(1,0),左下をバンク(0,0)とし入力メモリ13のアドレスに係らず一定のバンクからデータを取り込んで画像処理を行う演算処理装置である。 Its fixed bank of image data and the input memory storing its redundant code bits of each pixel of 1~24,23~16,15~8,7~0 as banks 3-0, 15 input supplies data to the four selection device 14 from the memory 13, it asserts its parity error signal 16 to the control unit 12 detects the data error by calculating a parity from the data and the redundant code bits parity error detection apparatus for transmitting a bank in which the error occurred, the 11 banks in the upper right when viewing the image memory two-dimensionally (1,1), the upper left bank (0,1), the lower right bank (1 , 0), an arithmetic processing unit that performs image processing captures data from certain bank regardless of the address of the input memory 13 and the lower left bank (0,0).

【0017】図5に示すようにある(X,Y)を基準とした2×2の領域に補間演算を行う場合、演算処理装置11に同時にこの領域内の4画素が全て入力されまず最初のサイクルで上下のバンクで個別にa=バンク3×λ [0017] be as shown in FIG. 5 (X, Y) when performing interpolation in a 2 × 2 area relative to the arithmetic processing unit 11 to the four pixels in this area are inputted all initially at the same time separately in the top and bottom of the bank in the cycle a = bank 3 × λ
+バンク2×(1−λ),b=バンク1×λ+バンク0 + Bank 2 × (1-λ), b = bank 1 × λ + bank 0
×(1−λ)を計算し、次のサイクルでa×(1−μ)+ × (1-λ) was calculated, in the next cycle a × (1-μ) +
b×μを計算することによって一意の補間値を導きだすことになる。 It would derive a unique interpolation value by calculating the b × mu. 対象となる4画素が全てあるアドレスAのデータであると入力メモリ13のバンク3のデータは選択装置14のバンク(1,1)を通って演算処理装置1 Processor data bank 3 and the input memory 13 4 pixels of interest is the data of all a certain address A through banks (1,1) of the selection device 14 1
1に、バンク2はバンク(0,1)を、バンク1はバンク(1,0)を、バンク0はバンク(0,0)を通って演算処理装置11に入力され演算される。 1, Bank 2 Bank the (0,1), the bank 1 bank (1,0), the bank 0 is inputted to the arithmetic processing unit 11 through the bank (0,0) is calculated. 次に座標が(X Then coordinates (X
+1,Y)と移動すると、アドレスAのバンク3のデータは選択装置14のバンク(0,1)を、アドレスAのバンク1のデータはバンク(1,0)を、アドレス(A+ + 1, Y) and the moving, the bank data selection device 14 of the bank 3 of address A (0, 1), data for bank 1 address A bank (1,0), address (A +
1)のバンク2のデータはバンク(0,1)を、アドレス(A+1)のバンク0のデータはバンク(0,0)を通って演算処理装置11に入力されて演算され、以下X Bank (0,1) data for Bank 2 of 1), the data of the bank 0 address (A + 1) is being computed is input to the arithmetic processing unit 11 through the bank (0,0), the following X
Y座標が移動するのに伴い演算処理装置11の各ポートに適当なバンクデータを供給して補間演算処理を行う。 Supplying appropriate bank data for each port of the processing unit 11 along with the Y-coordinate is moved performs interpolation calculation processing.

【0018】この演算の過程でパリティエラーが2バンク以上で発生した時にはこの画像データの信頼性は確保できないとして演算を中止し、あるバンク(i,j)の1バンクのみでエラーが発生したときにはそのバンクのとなりのデータを、つまりバンク(0,0)ならバンク(1,0)を、バンク(1,0)ならバンク(0,1) [0018] When a parity error in the course of this operation is that the reliability of the image data when generated by more than two banks to stop the operation as can not be ensured, errors occur only in one bank of a bank (i, j) is the data next to the bank, the bank if that is bank (0,0) and (1,0), if the bank (1, 0) bank (0,1)
を、バンク(0,1)ならバンク(1,1)を、バンク(1,1)ならバンク(0,0)のデータで置換するように制御装置12により演算処理装置11を動作させ、 A bank (0,1) if the bank (1,1), to operate the processing unit 11 by the control unit 12 to replace the data bank (1,1) if the bank (0,0),
元のデータに対してある程度近い演算結果を得ることになる。 It will get a somewhat close operation result with respect to the original data.

【0019】第二の実施例として図4のシステムでの動作を説明する。 [0019] illustrating the operation of the second system of FIG. 4 as an example of. 図4で17は、1バンクのみでエラーが発生したときにそれ以外の3バンクのデータの平均値を求めるような平滑演算器、18はパリティエラー検出装置15の出力データを遅延させて平滑演算器17の出力データとタイミングを合わせるデータ遅延装置である。 In Figure 4 17, 1 bank only a smooth operation unit such as the average value of the data of the other three banks when an error occurs, 18 smooth operation delays the output data of the parity error detector 15 a data delay device to match the output data and the timing of the vessel 17.

【0020】このシステムにおいても2バンク以上でエラーが発生すると演算を中止し、ある1バンク、例えばバンク(1,0)でエラーが発生すると、バンク(0, [0020] Also stops operation when an error occurs in more than two banks in this system, a certain bank, errors example bank (1,0) occurs, bank (0,
0),(0,1),(1,1)の平均を平滑演算器17より求めこれをバンク(1,0)の選択装置14を通して演算処理装置11に入力して演算することにより、元のデータに対してある程度近い演算結果を得ることができる。 0), (0,1), by calculating by input to the arithmetic processing unit 11 through the selection device 14 (average obtained from smooth calculator 17 which bank 1,1) (1,0), based on it can be obtained to some extent close operation result with respect to the data.

【0021】画像メモリの内ある4画素のデータに画像処理を施す場合に、その内の1画素でパリティエラーが発生しても以上のような方法をとることにより、システムを停止させる確率を下げ、また元のデータに対して動作に支障のない演算結果を得ることが可能となる。 [0021] When performing data to the image processing of the four pixels that are in the image memory, by taking the method described above even if a parity error occurs in one pixel of which lowers the probability of stopping the system also it is possible to obtain a calculation result does not interfere with operation on the original data.

【0022】 [0022]

【発明の効果】本発明によれば、データの精度は必要なく一度起動してしまえば出来得る限り処理を停止させたくないようなシステムに対し、停止させる確率を減らし、元のデータに対し動作に支障のない処理を実行することを可能とした。 According to the present invention, the process as long as the accuracy of the data that can be once started once without to the system so as not want to stop, reduce the probability of stopping, the operation with respect to the original data It made it possible to run the no treatment interfere with.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例のブロック図である。 1 is a block diagram of an embodiment of the present invention.

【図2】従来の画像処理装置を示したブロック図である。 2 is a block diagram showing a conventional image processing apparatus.

【図3】本発明の一実施例のブロック図である。 3 is a block diagram of an embodiment of the present invention.

【図4】本発明の一実施例のブロック図である。 4 is a block diagram of an embodiment of the present invention.

【図5】本発明を使用した演算例を示す図である。 5 is a diagram showing an operation example of using the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…演算処理装置、12…制御装置、13…入力データ供給手段、14…データ選択装置、15…パリティエラー検出装置、16…パリティエラー信号、17…平滑演算器、18…データ遅延装置。 11 ... processing unit, 12 ... controller, 13 ... input data supply means, 14 ... data selecting unit, 15 ... parity error detector, 16 ... parity error signal, 17 ... smoothing calculator, 18 ... data delay device.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/027 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 21/027

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】被演算データを供給する入力データ供給手段と、2次元の画像データの任意の画素に対しその近傍のデータを同時に入力してパイプライン的に1サイクル毎に1つの結果を得るという処理を行う演算処理装置において、データを演算処理装置に入力する際に個々の供給手段に対応してそのデータとそれに付随する冗長符号ビットよりデータの正誤を検出するデータ誤り検出装置、および判定結果により上記演算処理装置に入力するデータをデータ選択装置を制御して決定する入力データ制御装置を付加したことを特徴とする画像処理装置。 And 1. A input data supplying means for supplying the operand data to obtain one result per pipeline manner one cycle by entering the data in the vicinity at the same time for any pixel of the 2-dimensional image data in the arithmetic processing unit for performing processing of the data error detection device for detecting the correctness of the data and the data from the redundant code bits associated therewith in response to the individual supply means when inputting data to the processing unit, and determination results the image processing apparatus characterized by the addition input data control device that determines and controls the data selector data to be input to the processor.
  2. 【請求項2】請求項1において、ある演算処理を行うとき、入力データ供給手段より読みだされたデータがデータ誤り検出装置で判定される際にエラーが検出された個数により、処理を停止するか演算処理装置に入力するデータの入れ換えを行うような機能を持ったことを特徴とする画像処理装置。 2. The method of claim 1, when performing certain processing, the number of errors is detected when it was read out from the input data supply means data is determined by the data error detecting apparatus, the process stops the image processing apparatus characterized by having a function that performs replacement of data to be input or the processing unit.
  3. 【請求項3】請求項1において、ある個数未満のバンクでパリティエラーが検出された場合そのバンクの近傍のデータの平均値を求め、それをそのバンクのデータとするように制御する機能を持ったことを特徴とする画像処理装置。 3. The method of claim 1, if a parity error is detected an average value of the data in the vicinity of the bank in the bank of less than a certain number, have the ability to control to it with data of the bank the image processing apparatus characterized by a.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189206A (en) * 2005-12-15 2007-07-26 Nuflare Technology Inc Charged particle beam lithography method and apparatus thereof
JP2008078352A (en) * 2006-09-21 2008-04-03 Nuflare Technology Inc Drawing data processing controller, drawing method and apparatus
JP2009016439A (en) * 2007-07-02 2009-01-22 Jeol Ltd Method and apparatus for correcting proximity effect correction rate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007189206A (en) * 2005-12-15 2007-07-26 Nuflare Technology Inc Charged particle beam lithography method and apparatus thereof
JP2008078352A (en) * 2006-09-21 2008-04-03 Nuflare Technology Inc Drawing data processing controller, drawing method and apparatus
JP2009016439A (en) * 2007-07-02 2009-01-22 Jeol Ltd Method and apparatus for correcting proximity effect correction rate

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