JPH06303123A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH06303123A
JPH06303123A JP5091069A JP9106993A JPH06303123A JP H06303123 A JPH06303123 A JP H06303123A JP 5091069 A JP5091069 A JP 5091069A JP 9106993 A JP9106993 A JP 9106993A JP H06303123 A JPH06303123 A JP H06303123A
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JP
Japan
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circuit
input buffer
step
down
voltage
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Application number
JP5091069A
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Japanese (ja)
Inventor
Kazuhiko Kajitani
Akimitsu Mimura
Takashi Yamazaki
晃満 三村
隆 山▲ざき▼
一彦 梶谷
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Publication of JPH06303123A publication Critical patent/JPH06303123A/en
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Abstract

PURPOSE: To provide a technology to take a sufficient operating margin in an input buffer regardless of fine-adjustment of an output voltage of a voltage step-down voltage.
CONSTITUTION: This integrated circuit is provided with plural inverters 15-18 whose logic thresholds differ and a fuse circuit 50 to adjust a logic threshold as an input buffer to select any of the inverters 15-18. Then the operating margin of the input buffer is secured by adjusting the logic threshold of the input buffer depending on a power supply voltage fed to the input buffer.
COPYRIGHT: (C)1994,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路、さらにはそれに含まれる入力バッファの論理しきい値の適正化を図るための技術に関し、例えば半導体記憶装置に適用して有効な技術に関する。 The present invention relates to a semiconductor integrated circuit, furthermore relates to a technique for achieve an appropriate logic threshold of an input buffer included thereto to a technique effectively applied to, for example, a semiconductor memory device.

【0002】 [0002]

【従来の技術】BiCMOS回路のように、複数種の回路ブロックが同一の半導体基板に形成される場合、高速性が要求される入出力回路についてはECL回路とされ、それ以外の内部機能ブロックについてはCMOS回路とされる。 As BACKGROUND OF THE INVENTION BiCMOS circuit, when a plurality of types of circuit blocks are formed on the same semiconductor substrate, the input-output circuit requiring high speed is the ECL circuit, the other internal functional blocks It is a CMOS circuit. そのような半導体集積回路において、EC In such a semiconductor integrated circuit, EC
Lインタフェイス信号を発生させるため、電源電圧を約−3Vにするのが一般的であるが、内部回路のCMOS To generate the L interface signal and to the power supply voltage to about -3V is common, CMOS internal circuit
回路は、それを構成するMOSトランジスタの耐圧が、 Circuit, the breakdown voltage of the MOS transistor is to configure it,
高集積化のための微細化により、約2Vに低下されるため、通常−1.5Vとされる。 The finer for higher integration, because it is reduced to about 2V, are usually -1.5V. このようにデバイス耐圧が異なる複数種の回路ブロックを同一の半導体基板に集積する場合、外部から印加される電源電圧を所定の電圧レベルに降下するための降圧回路を設け、それによって、ブロック毎に適切な電源電圧の供給を可能としている。 If integrated in this way the device breakdown voltage is a plurality of different kinds of circuit blocks on the same semiconductor substrate, the step-down circuit for lowering the power supply voltage applied from the outside to a predetermined voltage level is provided, whereby, for each block thereby making it possible to supply the appropriate power supply voltage.

【0003】そのような半導体集積回路において、外部端子を介して信号を取込むための入力バッファは、降圧された電圧の1/2を設計的中心とした論理しきい値に設定される。 [0003] In such a semiconductor integrated circuit, an input buffer for taking a signal through the external terminals is set to a logic threshold value which is a design center half of the step-down voltage. また、通常、降圧回路の出力電圧は微調整可能とされ、通常は、ウェーハプロービング試験の段階で、必要に応じて微調整される。 Also, usually, the output voltage of the step-down circuit can be adjusted finely, usually, in the stage of wafer probing test, it is finely adjusted as required.

【0004】尚、半導体集積回路における電源供給技術について記載された文献の例としては、例えば特開昭5 [0004] As an example of a document described for power supply technology in a semiconductor integrated circuit, for example, JP 5
9−11033号公報がある。 There is 9-11033 JP.

【0005】 [0005]

【発明が解決しようとする課題】上記のように、降圧回路の出力電圧は微調整可能とされ、通常は、ウェーハプロービング試験の段階で、必要に応じて微調整されるが、入力バッファの論理しきい値の調整は不可能とされ、またその必要性もないとされていた。 As described above [0005], the output voltage of the step-down circuit can be adjusted finely, usually, in the stage of wafer probing test, but is finely adjusted as required, the input buffer logic adjustment of the threshold is impossible, also has been considered nor that need. しかしながら、降圧回路の出力電圧を微調整した場合、入力バッファの論理しきい値が、高電位側又は低電位側にずれてしまい、そのために、外部からの信号入力に対して、ハイレベル又はローレベルのいずれかで余裕がなくなってしまうことが、本願発明者によって見いだされた。 However, if the output voltage of the step-down circuit is finely adjusted, the logic threshold value of the input buffer is deviated to a high potential or a low potential side, Therefore, for the signal input from the outside, high or low it disappears afford at any level has been found by the present inventors.

【0006】本発明の目的は、降圧回路の出力電圧の微調整にかかわらず、入力バッファにおいて十分な動作マージンをとるための技術を提供することにある。 An object of the present invention, regardless of the fine adjustment of the output voltage of the step-down circuit, is to provide a technique for taking a sufficient operating margin in the input buffer.

【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 [0007] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0008】 [0008]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical ones are as follows.

【0009】すなわち、入力バッファの論理しきい値を調整するための調整回路を設け、入力バッファに供給される電源電圧に応じて上記論理しきい値を調整する。 [0009] That is, an adjusting circuit for adjusting a logic threshold of an input buffer, adjusting the logic threshold according to the power supply voltage supplied to the input buffer.

【0010】 [0010]

【作用】上記した手段によれば、上記調整回路は、入力バッファに供給される電源電圧に応じて上記論理しきい値の調整を可能とし、このことが、降圧回路の出力電圧の微調整にかかわらず、入力バッファにおいて十分な動作マージン確保を達成する。 SUMMARY OF] According to the above means, the adjustment circuit is configured to allow adjustment of the logical threshold value according to the power supply voltage supplied to the input buffer, this is, the fine adjustment of the output voltage of the step-down circuit regardless, to achieve a sufficient operation margin ensured in the input buffer.

【0011】 [0011]

【実施例】図4には本発明の一実施例に係るスタティックRAM(SRAMと略記する)が示される。 The Embodiment] FIG 4 static RAM according to an embodiment of the present invention (abbreviated as SRAM) is shown.

【0012】図4に示されるSRAMは、特に制限されないが、公知の半導体集積回路製造技術によってシリコン基板などの一つの半導体基板に形成される。 [0012] SRAM shown in FIG. 4 is not particularly limited, is formed on one semiconductor substrate such as a silicon substrate by known semiconductor integrated circuit manufacturing technique.

【0013】図4において6は、複数個のスタティック型メモリセルをマトリクス配置したメモリセルアレイであり、メモリセルの選択端子はロウ方向毎にワード線に結合され、メモリセルのデータ入出力端子はカラム方向毎に相補データ線(相補ビット線とも称される)に結合される。 [0013] 6 4 is a memory cell array matrix disposed a plurality of static memory cells, selection terminals of the memory cells coupled to the word line for each row direction, data input and output terminals of the memory cell column It is coupled to the complementary data lines (also referred to as complementary bit lines) for each direction. それぞれの相補データ線は、相補データ線に1 Each of the complementary data lines, 1 to the complementary data lines
対1で結合された複数個のカラム選択スイッチを含むY Y comprising a plurality of column selecting switches coupled in pairs 1
選択スイッチ回路9を介して相補コモンデータ線に共通接続されている。 It is commonly connected to a complementary common data line via a selection switch circuit 9.

【0014】外部より入力されるアドレス信号A0〜A [0014] The address signal A0~A to be input from the outside
mのうちA0〜Anは、それに対応して配置されたアドレスバッファ1−0〜1−nを介してXデコーダ4に伝達され、アドレス信号An+1〜Amは、それに対応して配置されたアドレスバッファ1−n+1〜1−mを介してYデコーダ8に伝達される。 A0~An of m is transmitted to the X decoder 4 via the address buffer 1-0~1-n arranged corresponding thereto, the address signal An + 1~Am the address buffer arranged correspondingly It is transmitted to the Y decoder 8 via a 1-n + 1~1-m. ワードドライバ5はX Word driver 5 X
デコーダ4のデコード出力に基づいて、入力アドレス信号に対応するワード線を選択レベルに駆動する。 Based on the decoded output of the decoder 4 and drives the selection level of the word line corresponding to the input address signal. 所定のワード線が駆動されると、このワード線に結合されたメモリセルが選択される。 When a word line is driven, the memory cells coupled to the word line is selected. またYデコーダ8は、これに供給されるアドレス信号に対応するカラム選択スイッチをオン動作させて、上記選択された相補コモンデータ線に導通する。 The Y decoder 8 is turned on to operate the column select switch corresponding to the address signal supplied thereto, electrically connected to said selected complementary common data line. このとき相補コモンデータ線の電位は、データ入出力回路10に含まれるセンスアンプで増幅され、 The potential of the complementary common data line at this time is amplified by the sense amplifier included in the data output circuit 10,
さらに出力バッファを介して外部に出力可能とされる。 It is capable of outputting to the outside through the further output buffer.
また、データ入出力回路10に含まれる入力バッファに外部から書込みデータが与えられると、その書込みデータに従って相補コモンデータ線が駆動され、それにより、アドレス信号によって選択された相補データ線を介して所定のメモリセルにそのデータに応ずる電荷情報が蓄積される。 Further, when the write data from the outside is applied to the input buffer included in the data output circuit 10, a complementary common data lines in accordance with the write data is driven, whereby via the complementary data lines selected by the address signal given charge information to comply with the data is stored in the memory cell. ここで、上記データ入出力回路10は、特に制限されないが、4ビット構成とされ、4個の入力バッファと、それに対応する4個の出力バッファが含まれる。 Here, the data input-output circuit 10 is not particularly limited, is a 4-bit configuration, and four input buffers includes four output buffers corresponding thereto. そしてそのような構成において、外部端子数の減少のため、同一のビットにおいて入力バッファとそれに対応する出力バッファとで同一のデータ外部端子が共有される。 And in such an arrangement, for the reduction of the number of external terminals, the same data external terminal is shared by the output buffer and its corresponding input buffer in the same bit.

【0015】更に、本実施例では、アドレス信号A0〜 Furthermore, in this embodiment, the address signal A0~
Amの変化を検出するアドレス変化検出回路(ATD回路とも称される)11が設けられ、このアドレス変化検出回路11の検出結果が制御部7に伝達されるようになっている。 (Also ATD circuit called) address transition detection circuit for detecting a change in Am 11 is provided, the detection result of the address transition detection circuit 11 is adapted to be transmitted to the control unit 7. そして外部から与えられる選択信号としてのチップセレクト信号CS*(*はローアクティブ又は信号反転を示す)及びライトイネーブル信号WE*がそれぞれCS*バッファ2及びWE*バッファ3を介して上記制御部7に取込まれ、この制御部7により本実施例各部の動作制御信号が生成されるようになっている。 Then the chip select signal CS * (* indicates a low active or signal inversion) and the write enable signal WE * is the control unit 7 via the CS * buffer 2, and WE * buffer 3 each as a selection signal given from outside incorporated, the operation control signal of the present embodiment each portion is adapted to be generated by the control unit 7.

【0016】12は、外部から供給される電源電圧例えば5ボルト電圧を、3.3ボルト程度の内部電源電圧V [0016] 12, a power supply voltage, for example, 5 volts voltage is supplied from the outside, of the order of 3.3 volt internal power supply voltage V
coに降圧するための降圧回路であり、この降圧回路1 A step-down circuit for stepping down the co, the step-down circuit 1
2によって生成された電圧は、本実施例SRAMの各構成ブロックに供給される。 Voltage generated by 2 is supplied to each building block of the present example SRAM. 特に制限されないが、この降圧回路12には、基準電圧発生を発生するための基準電圧発生回路や、発生された基準電圧に基づいて所定の降圧出力を得るための演算増幅回路等を含んで構成され、 Is not particularly limited, configuration The step-down circuit 12, and the reference voltage generating circuit for generating a reference voltage generator, on the basis of the generated reference voltage comprise such operational amplifier circuit for obtaining a predetermined down output It is,
この演算増幅回路の帰還量を調整することによって、降圧出力電圧の微調整が可能とされる。 By adjusting the feedback amount of the operational amplifier, it is possible to finely adjust the buck output voltage.

【0017】本実施例SRAMに含まれる入力バッファ、例えば、図1に示されるアドレスバッファ1−n+ The input buffer included in the present embodiment SRAM, for example, the address buffer 1-n shown in FIG. 1 +
1〜1−m、CS*バッファ2、WE*バッファ、さらにはデータ入力バッファ等は、互いに論理しきい値が異なる複数の入力バッファによって一つの外部端子が共有され、ヒューズ回路などの調整回路によってこの複数の入力バッファのうちの一つが回路動作に選択的に関与されるようになっている。 1 to 1-m, CS * buffer 2, WE * buffer, more data input buffer and the like are shared single external terminal by a plurality of input buffers logical threshold are different from each other, by an adjustment circuit such as a fuse circuit one of the plurality of input buffers and is selectively involved in the circuit operation. それにより、入力バッファに供給される電源電圧に応じて上記論理しきい値の調整が可能とされ、降圧回路12の出力電圧の微調整にかかわらず、入力バッファにおいて十分な動作マージン確保をすることができる。 Thereby, the input buffer according to the power supply voltage supplied to the enabling adjustment of the logical threshold value, regardless of the fine adjustment of the output voltage of the step-down circuit 12, to a sufficient operation margin ensured in the input buffer can.

【0018】図1には、本実施例SRAMに含まれる複数の入力バッファのうち、CS*バッファ2の構成例が代表的に示される。 [0018] Figure 1, of the plurality of input buffer included in the present embodiment SRAM, configuration example of CS * buffer 2 are representatively shown.

【0019】図1に示されるように、このCS*バッファ2は、特に制限されないが、インバータ15乃至18 [0019] As shown in FIG. 1, the CS * buffer 2 is not particularly limited, inverters 15 to 18
と、nチャンネル型MOSトランジスタQ1乃至Q8を含む。 When an n-channel type MOS transistors Q1 to Q8. インバータ15乃至18の電源電圧は、上記降圧回路12の出力電圧Vcoとされる。 Supply voltage of the inverter 15 through 18, is the output voltage Vco of the step-down circuit 12. また、このインバータ15乃至18の論理しきい値は、互いに少しづつずれており、各インバータの前段及び後段に配置されたM The logical threshold value of the inverter 15 through 18 are offset little by little from one another, disposed upstream and downstream of each inverter M
OSトランジスタを制御することによって、回路動作に関与させるべきインバータの選択が可能とされる。 By controlling the OS transistor, it is is possible to select the inverter to be involved in the circuit operation. すなわち、インバータ15とnチャンネル型MOSトランジスタQ1,Q5とで第1のバッファが構成され、インバータ16とnチャンネル型MOSトランジスタQ2,Q That is, the first buffer is composed of an inverter 15 and the n-channel type MOS transistors Q1, Q5, the inverter 16 and the n-channel type MOS transistor Q2, Q
6とで第2のバッファが構成され、インバータ17とn 6 and the second buffer is composed of an inverter 17 and n
チャンネル型MOSトランジスタQ3,Q7とで第3のバッファが構成され、インバータ18とnチャンネル型MOSトランジスタQ4,Q8とで第4のバッファが構成され、この4個のバッファによって、一つの外部端子(ボンディングパッド)14が共有されており、選択信号tr1乃至tr4によって、いずれか一つが、選択されるようになっている。 Channel type MOS transistors Q3, Q7 and the third buffer is configured, the fourth buffer is composed of an inverter 18 and the n-channel type MOS transistor Q4, Q8, this four buffers, one external terminal ( bonding pads) 14 are shared by the selection signal tr1 through tr4, any one is adapted to be selected.

【0020】上記選択信号tr1乃至tr4は、ヒューズ回路50及びこのヒューズ回路50の出力をデコードするデコード回路60とによって生成される。 [0020] The selection signal tr1 through tr4 are generated by a decoding circuit 60 for decoding the output of the fuse circuit 50 and the fuse circuit 50.

【0021】図2には上記ヒューズ回路50及びデコード回路60の構成例が示される。 [0021] FIG. 2 example configuration of the fuse circuit 50 and decoding circuit 60 is shown.

【0022】上記ヒューズ回路50は、基本的に二つのヒューズ回路50A,50Bを有する。 [0022] The fuse circuit 50 basically has two fuse circuits 50A, 50B. ヒューズ回路5 Fuse circuit 5
0Aは、降圧電圧Vcoに結合されたヒューズFA、それに直列接続された抵抗54A、インバータ52A、5 0A is the step-down voltage Vco coupled to fuse FA, it serially connected resistors 54A, an inverter 52A, 5
3A、nチャンネル型MOSトランジスタ51Aを含んで成る。 3A, comprising n-channel MOS transistor 51A. ヒューズ回路50Bも同様に構成され、降圧電圧Vcoに結合されたヒューズFB、それに直列接続された抵抗54B、インバータ52B、53B、nチャンネル型MOSトランジスタ51Bを含んで成る。 Fuse circuit 50B is also the same configuration as the fuse FB coupled to the step-down voltage Vco, it serially connected resistors 54B, comprising an inverter 52B, 53B, include n-channel MOS transistor 51B. この回路はヒューズを熔断するか否かによって、インバータ5 Depending on whether the circuit is fusible fuses, inverter 5
2A,52Bの論理状態が異なり、それを後段のインバータ53A,53Bで反転することによって、それぞれ相補レベルの信号を得るようになっている。 2A, different logic state of 52B, it downstream inverters 53A, by inverting at 53B, so that the respective obtain complementary level signal. そのようなヒューズ回路50の後段に配置されたデコード回路60 Decode circuit 60 which is arranged downstream of such a fuse circuit 50
は、2入力ナンドゲート61〜64、及びそれの後段に配置されたインバータ65乃至68が結合されて成る。 Is 2-input NAND gate 61 to 64, and inverters 65 to 68 are disposed downstream of it is formed by bonding.

【0023】上記構成によれば、図3に示されるように、ヒューズFA,FBが熔断されるか否かによって、 According to the above configuration, as shown in FIG. 3, depending on whether the fuse FA, FB are fusible,
デコード回路60から出力される選択信号tr1乃至t Selection signal output from the decoding circuit 60 tr1 to t
r4の論理状態が決定される。 r4 logic state of is determined. すなわち、ヒューズF In other words, the fuse F
A,FBが熔断されない状態では、選択信号tr1がハイレベルにアサートされることによって図1のインバータ15が回路動作に関与されるし、ヒューズFBのみが熔断された状態では、選択信号tr2がハイレベルにアサートされることによって図1のインバータ16が回路動作に関与されるし、ヒューズFAのみが熔断された状態では、選択信号tr3がハイレベルにアサートされることによって図1のインバータ17が回路動作に関与されるし、ヒューズFA,FBが熔断された状態では、選択信号tr4がハイレベルにアサートされることによって図1のインバータ18が回路動作に関与される。 A, in the state where FB is not fusible, to inverter 15 of FIG. 1 is involved in the circuit operation by the selection signals tr1 is asserted to a high level, in a state where only the fuse FB is fusible, high selection signal tr2 it inverter 16 of FIG. 1 is involved in the circuit operation by being asserted to the level, in the state where only the fuse FA is fusible, inverter 17 of FIG. 1 circuit by the selection signal tr3 it is asserted high level it is involved in the operation, in the state in which the fuse FA, FB is fusible, inverter 18 of FIG. 1 is involved in the circuit operation by the selection signal tr4 is asserted high.

【0024】このように本実施例SRAMにおいては、 In the present embodiment SRAM Thus, the
ヒューズ回路50の状態によって、互いに論理しきい値が異なるインバータ15乃至18のいずれかを選択的に回路動作に関与させることによって、外部端子から見た場合の論理しきい値を、ウェーハプロービングの段階で、降圧電圧Vcoに応じて、調整することができるので、降圧回路12の出力電圧Vcoの微調整にかかわらず、入力バッファにおいて十分な動作マージンをとることができる。 The state of the fuse circuit 50, by participating in selective circuit operates any logical thresholds of different inverters 15 to 18 to each other, the logic threshold when viewed from the external terminal, the stage of wafer probing in, in accordance with the step-down voltage Vco, can be adjusted, regardless of the fine adjustment of the output voltage Vco of the step-down circuit 12, it is possible to take a sufficient operating margin in the input buffer.

【0025】図5には他の実施例が示される。 [0025] Other embodiments in FIG. 5 is shown.

【0026】図5に示される実施例では、上記降圧回路12の出力電圧調整に連動して上記入力バッファの論理しきい値の調整が可能とされる。 [0026] In the embodiment shown in FIG. 5, in conjunction with the output voltage adjustment of the step-down circuit 12 is possible to adjust the logical threshold of the input buffer.

【0027】図5において、ヒューズ回路50及びデコード回路60は、上記実施例と同様の構成とされる。 [0027] In FIG. 5, the fuse circuit 50 and decoding circuit 60 is the same configuration as the above embodiment.

【0028】本実施例において、特に制限されないが、 In the present embodiment, it is not particularly limited,
基準電圧発生回路70の出力電圧Vrefは、演算増幅回路71の非反転入力端子(+)に印加される。 The output voltage Vref of the reference voltage generating circuit 70 is applied to the non-inverting input terminal of the operational amplifier 71 (+). 演算増幅回路71の出力端子は、抵抗列73に結合されており、この抵抗列73の他端は、グランド(低電位側電源Vss)に接地されている。 Output terminal of the operational amplifier circuit 71, the resistor string 73 is coupled, the other end of the resistor string 73 is connected to ground (low-potential-side power supply Vss). 抵抗列73の中間タップは、アナログセレクタ72を介して演算増幅回路71の反転入力端子に接続されており、それにより負帰還経路が構成される。 Center tap of the resistor string 73 is connected to the inverting input terminal of the operational amplifier 71 through the analog selector 72, the negative feedback path is formed thereby. アナログセレクタ72は、アナログスイッチのトーナメントツリー型構成とされ、4bitのデコード回路60出力情報により、抵抗列73の中間タップ点を選択する。 Analog selector 72 is a tournament tree type construction of the analog switch, by the decode circuit 60 outputs information of 4bit, selecting an intermediate tap point of resistor string 73. そのタップ選択により、回路に関与する抵抗値が変るため、演算増幅回路71の増幅率が変化する。 By the tap selection, the resistance value involved in the circuit is changed, the amplification factor of the operational amplifier circuit 71 is changed.

【0029】基準電圧発生回路70の出力電圧Vref The output voltage Vref of the reference voltage generating circuit 70
は、プロセスにより、ある程度ばらつくが、上記のように、ヒューズの溶断によるトリミングにより、演算増幅回路71の増幅率を変えることができる。 Is the process, to some extent varies, as described above, the trimming by fuse blowing, it is possible to change the amplification factor of the operational amplifier 71. 演算増幅回路71の後段には、演算増幅回路74が配置され、その出力によりnチャンネル型MOSトランジスタ75を制御することによって、降圧出力Vcoを得ることができる。 The subsequent stage of the operational amplifier circuit 71, the operational amplifier circuit 74 is arranged, by controlling the n-channel type MOS transistor 75 by its output, it is possible to obtain a step-down output Vco.

【0030】本実施例では、上記実施例のようにデコード回路60の出力tr1乃至tr4に基づいて、インバータ選択を行うとともに(図1参照)、アナログセレクタ72を制御することによって、降圧電圧Vcoのレベルをも同時に調整するようになっている。 [0030] In this embodiment, on the basis of the output tr1 through tr4 decoding circuit 60 as in the above embodiment, it performs inverter selection (see FIG. 1), by controlling the analog selector 72, the step-down voltage Vco and adjusts simultaneously the levels. つまり、降圧電圧Vcoの調整に連動して、入力バッファの論理しきい値の調整が可能とされる。 That, in conjunction with the adjustment of the step-down voltage Vco, is possible to adjust the logical threshold of the input buffer.

【0031】図6には、図5に示される基準電圧発生回路70の構成例が示される。 [0031] FIG. 6 shows an example of the configuration of the reference voltage generating circuit 70 shown in FIG. 5 is shown.

【0032】MOSトランジスタM1〜M8により、基準電圧発生回路70の基本回路部が構成される。 [0032] The MOS transistors M1 to M8, the basic circuit of the reference voltage generating circuit 70 is constituted. MOS MOS
トランジスタMB1〜MB4、及び電流源IDによって構成される回路は、この基準電圧の発生動作が非安定状態に陥り、電流値が異常に小さくなっているときに強制的に電流を流して起動をかけるための起動回路である。 Circuit constituted by transistors MB1 to MB4, and current source ID, the operation of generating the reference voltage falls into a non-stable state, applying the activation force the flowing current when the current value becomes abnormally small it is a start-up circuit for.
M1〜M4は通常のpチャンネル型MOSトランジスタであり、カレントミラー回路を構成している。 M1~M4 is a conventional p-channel type MOS transistors constitute a current mirror circuit. pチャンネル型MOSトランジスタM1,M2には、高電位側電源Vddが印加されるようになっている。 p channel type MOS transistors M1, M2 is configured higher voltage power supply Vdd is applied. M5,M6は通常のnチャンネル型MOSトランジスタで 、MOS M5, M6 in a normal n-channel type MOS transistor, MOS
トランジスタM7とM8のVDS(ドレイン・ソース間電圧)を等しくし、動作状態を等しくするために直流帰還を行っている。 Transistors M7 and equal to VDS (drain-source voltage) of the M8, is performed DC feedback to equalize the operating state. M8は通常のnチャンネル型MOSトランジスタ(エンハンスメント型)であるが、M7はA M8 is the usual n-channel type MOS transistor (enhancement type) but, M7 is A
sイオン打ち込みを行うことによって、しきい値Vth By performing the s ion implantation, the threshold voltage Vth
が下げられたデプレッション型MOSトランジスタであり、そのゲート電極は接地されている。 Is a depletion type MOS transistor is lowered, its gate electrode is grounded. 基準電圧発生回路70の電流IRは、MOSトランジスタM7で決定される。 Current IR of the reference voltage generating circuit 70 is determined by the MOS transistor M7.

【0033】カレントミラー比が等しく、そしてMOS The current mirror ratio is equal, and MOS
トランジスタM7とM8のサイズが等しく、MOSトランジスタM7の電流増幅率β7とMOSトランジスタM Equal size of the transistors M7 and M8, the current amplification factor β7 of the MOS transistor of the MOS transistor M7 M
8の電流増幅率β8とが等しいものとすると、MOSトランジスタM8にも、電流IRが流れ、MOSトランジスタM7のしきい値VtdとMOSトランジスタM8のしきい値Vteとの差が、基準電圧発生回路70の出力電圧Vrefとして取り出される。 With 8 and a current amplification factor β8 of the assumed equal, even MOS transistor M8, the current IR flows, the difference between the threshold Vte threshold Vtd and MOS transistor M8 of the MOS transistor M7 is, the reference voltage generating circuit It is taken out as the output voltage Vref of 70. MOSトランジスタM7とM8とのしきい値の差は、一回のAsイオン打ち込みのみで決まるので、制御性が良く、また、Asイオンによるnチャンネル型デプレッションMOSトランジスタと、通常のnチャンネル型エンハンスメントMOS Difference between the threshold of the MOS transistor M7 and M8, so determined only implantation one of As ions, good controllability, also, the n-channel type depletion MOS transistor according to As ions, the usual n-channel type enhancement MOS
トランジスタとは、MOS特性が比較的相似なので、温度依存性が小さく、安定な基準電圧Vrefを得ることができる。 The transistor, the MOS characteristic is relatively similar, it can be temperature dependence is small and obtain a stable reference voltage Vref.

【0034】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 [0034] Although described specifically with reference to the embodiment invention made by the above inventors, the present invention is not limited thereto, it is needless to say without departing from the scope and spirit thereof may be variously modified There.

【0035】例えば、上記実施例では、互いに論理しきい値の異なる複数のインバータを設け、それを選択するようにしたが、MOSトランジスタのゲート幅を異ならせるようにしても、論理しきい値の調整が可能である。 [0035] For example, in the above embodiment, a plurality of inverters having different logical threshold provided together, but so as to select it, be made different gate widths of the MOS transistors, the logic threshold value adjustment is possible.
例えば、入力バッファにおける入力初段は通常pチャンネル型MOSトランジスタとnチャンネル型MOSトランジスタとが直列接続されて成るインバータが適用され、その場合において、pチャンネル型MOSトランジスタに対してさらにpチャンネル型MOSトランジスタを並列接続することによって論理しきい値を高くすることができるので、それを利用することによって、入力バッファの論理しきい値の調整を行うようにしてもよい。 For example, the first input stage of the input buffer is an ordinary p-channel type MOS transistor and the n-channel type MOS transistor is applied inverter formed by connecting in series, in which case, further p-channel type MOS transistors for p-channel type MOS transistor it is possible to increase the logic threshold value by parallel connection, by using it, it may be adjusted in the input buffer logic threshold.

【0036】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるSRA [0036] The above in the description is mainly used field of the invention made by the inventors of the present invention has been made with the background SRA
Mのバッファに適用した場合について説明したが、本発明はそれに限定されるものではなく、ダイナミックRA Has been described as being applied to M buffers, the present invention is not limited thereto, dynamically RA
Mや、その他の半導体記憶装置、さらにはデータ処理装置などの各種半導体集積回路に適用することができる。 M and other semiconductor memory devices, further can be applied to various semiconductor integrated circuits such as a data processing device.

【0037】本発明は、少なくとも入力バッファを含むことを条件に適用することができる。 The present invention is applicable on condition that at least an input buffer.

【0038】 [0038]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 As it follows explains briefly the effect acquired by the typical invention among the herein disclosed invention, according to the present invention.

【0039】すなわち、調整回路により、入力バッファの論理しきい値の調整が可能とされるので、降圧回路の出力電圧の微調整にかかわらず、入力バッファにおいて十分な動作マージンを確保することができる。 [0039] That is, the adjusting circuit, since it is possible to adjust the logical threshold of the input buffer, regardless of the fine adjustment of the output voltage of the step-down circuit, it is possible to ensure a sufficient operating margin in the input buffer .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1は本発明の一実施例であるSRAMにおける主要部の詳細な構成回路図である。 FIG. 1 is a detailed block circuit diagram of a main part of SRAM which is an embodiment of the present invention.

【図2】図2は図1に示されるヒューズ回路及びデコード回路の構成回路図、 Figure 2 configuration circuit diagram of a fuse circuit and decoding circuit shown in FIG. 1,

【図3】図3は上記SRAMにおける主要部の動作説明図である。 Figure 3 is an operation explanatory view of a main part in the SRAM.

【図4】図4は本発明の一実施例であるSRAMの全体的な構成ブロック図である。 Figure 4 is an overall block diagram of an SRAM according to an embodiment of the present invention.

【図5】図5は本発明の他の実施例における主要部の構成ブロック図である。 Figure 5 is a block diagram of a main part of another embodiment of the present invention.

【図6】図6は図5に示される実施例における主要部の詳細な構成回路図である。 Figure 6 is a detailed block circuit diagram of a main part of the embodiment shown in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1−0乃至1−n アドレスバッファ 2 CS*バッファ 3 WE*バッファ 4 Xデコーダ 5 ワードドライバ 6 メモリセルアレイ 7 制御部 8 Yデコーダ 9 Y選択スイッチ回路 10 データ入出力回路 14 外部端子 12 降圧回路 50 ヒューズ回路 60 デコード回路 70 基準電圧発生回路 71 演算増幅回路 72 アナログセレクタ 73 抵抗列 74 演算増幅回路 1-0 to 1-n address buffer 2 CS * buffer 3 WE * buffer 4 X decoder 5 word driver 6 memory cell array 7 control unit 8 Y decoder 9 Y selection switch circuit 10 the data input-output circuit 14 external terminal 12 a step-down circuit 50 Fuse circuit 60 decoding circuit 70 a reference voltage generating circuit 71 operational amplifier 72 the analog selector 73 resistor array 74 operational amplifier

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 U 8427−4M 6866−5L G11C 11/34 341 D ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 27/04 U 8427-4M 6866-5L G11C 11/34 341 D

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 外部端子を介して信号を取込むための入力バッファを有する半導体集積回路において、上記入力バッファの論理しきい値を調整するための調整回路を有し、上記入力バッファに供給される電源電圧に応じて上記論理しきい値が調整されて成る半導体集積回路。 1. A semiconductor integrated circuit having an input buffer for through the external terminals capture the signal, has an adjusting circuit for adjusting the logical threshold of the input buffer is supplied to the input buffer the semiconductor integrated circuit formed by the logic threshold is adjusted according to the power supply voltage that.
  2. 【請求項2】 互いに論理しきい値が異なる複数の入力バッファによって一つの外部端子が共有され、上記調整回路によってこの複数の入力バッファのうちの一つが回路動作に選択的に関与されて成る請求項1記載の半導体集積回路。 2. A logic threshold is shared one external terminal by a different plurality of input buffers each other, one of the plurality of input buffers by the adjustment circuit is formed by selectively involved in the circuit operation according the semiconductor integrated circuit of claim 1, wherein.
  3. 【請求項3】 外部から供給される電源電圧を降圧するための降圧回路を有し、この降圧回路の出力電圧が上記入力バッファに供給されるとき、この降圧回路の出力電圧調整に連動して上記入力バッファの論理しきい値が調整されて成る請求項1又は2記載の半導体集積回路。 3. have a step-down circuit for stepping down a supply voltage supplied from the outside, when the output voltage of the step-down circuit is supplied to the input buffer, in conjunction with the output voltage adjustment of the step-down circuit the semiconductor integrated circuit according to claim 1 or 2, wherein the logic threshold of the input buffer is formed by adjusting.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894229A (en) * 1996-05-24 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry
US6292424B1 (en) 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
US6351426B1 (en) 1995-01-20 2002-02-26 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit

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