JPH06295921A - Bipolar transistor, semiconductor device and manufacture thereof - Google Patents

Bipolar transistor, semiconductor device and manufacture thereof

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JPH06295921A
JPH06295921A JP10597993A JP10597993A JPH06295921A JP H06295921 A JPH06295921 A JP H06295921A JP 10597993 A JP10597993 A JP 10597993A JP 10597993 A JP10597993 A JP 10597993A JP H06295921 A JPH06295921 A JP H06295921A
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semiconductor
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semiconductor region
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JP10597993A
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Japanese (ja)
Inventor
Shigeki Kondo
茂樹 近藤
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PURPOSE:To control an ion-implantation condition to make it possible to control microscopically a base width being affected by the limit of the present photolithography technique by a method wherein the junction surface on at least one side of a base-emitter junction surface and a base-collector junction surface is prevented from being vertical substantially to the surface of a semiconductor substrate. CONSTITUTION:An impurity region, which comprises a base region 106 and has the same conductivity type as that of the region 106, is previously formed and impurities for forming emitter region and collector regions are implanted at a certain angle phifrom a perpendicular to the surface of a SOI substrate 101 via a mask 110 for ion implantation, whereby the emitter region 107, the base region 106 and the collector regions 105 and 106 are respectively formed in the lateral direction in a SOI layer 103. As a result, a base-emitter junction surface 109 and a high-connection collector region-low-concentration collector region boundary surface 108 are formed in such a way as to have an inclination of roughly the same angle as an angle that an ion implantation direction makes with the perpendicular to the surface of the substrate 101 and a base width can be controlled to be small.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は絶縁面上の半導体層に形成されたバイポーラトランジスタ、半導体装置及びその製造方法に係り、特に、絶縁面上の半導体層の横方向にエミッタ、ベース、及びコレクタの各領域が形成されたバイポーラトランジスタ、または該バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとが混在する半導体装置及びその製造方法に関する。 The present invention relates relates to a bipolar transistor, a semiconductor device and a manufacturing method thereof which is formed on the semiconductor layer on an insulating surface, in particular, the emitter in the horizontal direction of the semiconductor layer on the insulating surface, base, and collector bipolar transistor each region is formed or a semiconductor device and a manufacturing method thereof with said bipolar transistor and an insulated gate field effect transistor are mixed.

【0002】 [0002]

【従来の技術】近年、高性能半導体素子として、SOI In recent years, as a high-performance semiconductor devices, SOI
型半導体装置が、盛んに研究されている。 Type semiconductor device, it has been actively studied. そこでは、高耐圧、高耐放射線特性、完全誘電体分離によるCMOS There, high-voltage, high radiation resistance, CMOS with full dielectric isolation
ラッチアップフリーなどの従来から言われているSOI SOI, which is said from the prior art, such as latch-up free
の特徴を活かしたデバイスの他に、SOI層の膜厚を薄くすることによるMOSトランジスタの高駆動能力化、 Besides, the high driving capability of the MOS transistor by reducing the thickness of the SOI layer in a device utilizing the characteristics of,
フローティングデバイスでのKINK現象の抑制、といった試みも多くなされている。 Suppression of KINK phenomenon in floating devices, have been made many attempts such. また、デザインルールが微細化し、例えば0.1μmを切るようなデバイスにおいては、SOIデバイスが、BLK(バルク)デバイスを凌駕するというシミュレーション結果も報告されている。 Further, finer design rule, for example, in the device, such as cutting 0.1 [mu] m, SOI devices, the simulation results have also been reported that surpass BLK (bulk) device.

【0003】そこで、これら超薄膜SOIデバイスは、 [0003] Accordingly, these ultra-thin film SOI device,
次世代高速半導体デバイスとしておおいに期待されている。 Much is expected as a next-generation high-speed semiconductor device.

【0004】また、薄膜SOIデバイスにおいて、薄膜トランジスタは三次元集積回路や、密着型イメージセンサー及び平面ディスプレイ用装置を構成する半導体装置として注目されている。 [0004] Further, in the thin film SOI device, the thin film transistor and a three-dimensional integrated circuits, has been attracting attention as a semiconductor device constituting the contact image sensor and for a flat display device. 特に基板にとしてシリコンを用いたMOS型電界効果トランジスタ(MOSFET)においては、結晶性を単結晶のそれに近づけて高性能化を図るとともに、最近では、上記のように膜厚を超薄型(0.1μm以下)における固有のメカニズムによって非常に高いキャリアのモビリティを得ようとする研究が行われている。 Particularly in the MOS-type field-effect transistor using silicon as the substrate (MOSFET), a crystalline together improve the performance close to that of single crystal, in recent years, ultra-thin (0 thickness as described above It has been carried out research order to obtain a very high carrier mobility by a unique mechanism in .1μm below). しかしそのような研究においては、特定の特性のみが注目されているだけで、それに付随して他のトランジスタ特性がどう変化するかがまだまだ解明されていない。 However, in such studies, only only specific properties have been noted, it is not still clarified or in association with it to change how other transistor characteristics.

【0005】本発明者らは、SOI構造を有するMOS [0005] The present inventors have, MOS having an SOI structure
型電界効果トランジスタの全般的な電気特性に関する研究を進めてきた結果、半導体層の膜厚がある膜厚より薄くなると、ドレイン耐圧が急激に劣化することを見いだし、その原因がドレイン端でのアバランシェブレイクダウンが、一般に膜厚が厚い場合はゲート界面近傍での発生であるのに対して、ある膜厚以下では下地の絶縁基板との界面近傍での発生であることを突き止めた。 Type field effect transistor results have been studying about the general electrical characteristics of, becomes thinner than the film thickness is the film thickness of the semiconductor layer, it found that the drain breakdown voltage is deteriorated rapidly, avalanche the cause at the drain end break down, generally when the large thickness whereas the occurrence of the gate near the interface, have found that below a certain film thickness is generated in the vicinity of the interface between the insulating substrate of the substrate.

【0006】そこでこの対策として、特開平3-155676号に示したような、ドレインとチャネルとの接合面が上記絶縁膜から下地絶縁膜に向かうにしたがってゲート端から遠ざかるような構造を提案した。 [0006] Therefore as a countermeasure, as shown in JP-A-3-155676, the junction surface of the drain and the channel has proposed a structure away from the gate edge towards the base insulating film from the insulating film. この構造をとることにより、ドレインと下地絶縁基板との界面近傍の電界を緩和することができ、その結果、薄膜トランジスタとしての高いキャリアモビリティは維持しつつ、ドレイン耐圧が向上した。 By adopting this structure, it is possible to reduce the electric field in the vicinity of the interface between the drain and the underlying insulating substrate, as a result, a high carrier mobility as a thin film transistor while keeping the drain breakdown voltage is improved.

【0007】 [0007]

【発明が解決しようとしている課題】しかしながら、これら超薄膜デバイスの産業上の応用というのは、ディジタル論理回路に限定されている。 However INVENTION Problems are Solved, because industrial applications of these ultra-thin film devices are limited to digital logic circuits. この理由は、現在研究されているSOIデバイスは、上記高速デバイスとはいっても、トランジスタは、ほぼMOSFETに限定されており、現状薄膜SOIデバイスの分野で高速・高ゲインのバイポーラトランジスタが形成できる手段はまだない。 This is because, SOI devices currently studies also entered as the high-speed device, the transistor is limited to approximately MOSFET, high-speed, high-gain bipolar transistor can be formed means in the field of current thin-film SOI device there is still no.

【0008】SOI構造で、高速、高ゲインのバイポーラトランジスタができない最大の理由は、SOI層の膜厚が薄いため、BLKのようにバーティカル構造のトランジスタが形成できず、ラテラル構造のトランジスタのみしか形成できないためである。 [0008] In SOI structure, high speed, the biggest reason can not bipolar transistor of high gain, since the thickness of the SOI layer is thin, can not be formed transistor of vertical structure as BLK, only the transistor of lateral structure only formed This is because you can not.

【0009】すなわち、トランジスタの性能に大きく効くトランジスタのベース幅が、フォトリソグラフィの加工限界で決まってしまうため、あまり狭くできない。 [0009] In other words, the base width of the larger effective against the transistor on the performance of the transistor, because the result determined by the processing limit of photolithography, can not be too narrow. 現状のフォトリソグラフィ技術の限界値は、量産レベルの最先端技術を用いても0.5〔μm〕であり、それ以上微細な加工に関しては、様々な工夫、改良が必要であり、すぐにデバイス作成レベルまで引き上げることはできない。 Limit of the current photolithography technology is also using state-of-the-art production level 0.5 [μm], for more fine machining, various measures are necessary to improve quickly the device It can not be raised to create level. その結果、SOI構造のデバイスにおいては、 In result, the SOI structure devices,
さほど高性能のバイポーラトランジスタが形成できない。 Less can not be formed high-performance bipolar transistor.

【0010】もし、薄膜SOI構造で、高速、高ゲインのバイポーラトランジスタが形成できれば、現状のBL [0010] If, in the thin film SOI structure, high speed, if the bipolar transistor of high gain formation, current BL
K BiCMOSデバイスの様にその産業上の応用範囲は、ディジタル素子のみからアナログ素子、ディジタル・アナログ混在素子の分野まで広がることになる。 Range of applications on the industrial like the K BiCMOS device will be spread only digital element analog devices, to the field of digital-analog hybrid element.

【0011】 [0011]

【課題を解決するための手段】本発明のバイポーラトランジスタは、絶縁面上の半導体層の横方向にエミッタ、 Means for Solving the Problems] bipolar transistor of the present invention, the emitter in the lateral direction of the semiconductor layer on the insulating surface,
ベース、及びコレクタの各領域が形成されたバイポーラトランジスタにおいて、前記ベース・エミッタ接合面及び前記ベース・コレクタ接合面の少なくとも一方の接合面が前記半導体層表面に対して実質的に垂直でないことを特徴とする。 Feature-based, and the bipolar transistor each region is formed of a collector, said base-emitter junction surface and at least one of the bonding surfaces of the base-collector junction surface is not substantially perpendicular to the semiconductor layer surface to.

【0012】本発明のバイポーラトランジスタの製造方法の第1は、上記バイポーラトランジスタを製造する方法であり、絶縁面上の半導体層に、第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成する工程と、端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第1半導体領域の少なくとも一部を覆うマスク領域を形成するマスク形成工程と、少なくとも前記第2半導体領域に、 [0012] The first method for manufacturing a bipolar transistor of the present invention is a method for manufacturing the bipolar transistor, the semiconductor layer on an insulating surface, a first semiconductor region of a first conductivity type and the second conductivity type 2 forming in contact with the semiconductor region, the end portion is arranged on the bonding surface on or near the first semiconductor region and said second semiconductor region, the mask covering at least a portion of said first semiconductor region a mask formation step of forming a region, at least in the second semiconductor region,
前記マスク領域をマスクとして接合面について前記第1 The first for bonding surfaces using the mask region as a mask
半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入する工程と、を備えたものである。 Obliquely inclined in the semiconductor region side implanting first conductivity type impurity ions are those with a.

【0013】また本発明のバイポーラトランジスタの製造方法の第2は、上記バイポーラトランジスタを製造する方法であり、絶縁面上の半導体層に、第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成する工程と、端部が前記第1半導体領域と前記第2 [0013] The second method for manufacturing a bipolar transistor of the present invention is a method for manufacturing the bipolar transistor, the semiconductor layer on an insulating surface, a first semiconductor region of a first conductivity type and the second conductivity type forming in contact with the second semiconductor region, wherein the end portion and the first semiconductor region second
半導体領域との接合面上又はその近傍に配され、前記第2半導体領域の少なくとも一部を覆うマスク領域を形成するマスク形成工程と、少なくとも前記第2半導体領域に、前記マスク領域をマスクとして接合面について前記第2半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入する工程と、を備えたものである。 Disposed on the bonding surface on or near the semiconductor region, and a mask formation step of forming a mask region covering at least a portion of said second semiconductor region, at least in the second semiconductor region, bonding the mask region as a mask implanting first conductivity type impurity ions from the inclined obliquely the second semiconductor region side on the surface, those having a.

【0014】本発明の半導体装置は、絶縁面上の半導体層に、該半導体層の横方向にエミッタ、ベース、及びコレクタの各領域が形成された少なくとも1つのバイポーラトランジスタと、前記半導体層にチャネル領域と2つの主電極領域が設けられるとともに、該チャネル領域上に絶縁層を介して制御電極が設けられてなる少なくとも1つの絶縁ゲート型電界効果トランジスタとが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタのチャネル領域と少なくとも1つの主電極領域との界面が、前記絶縁層側から前記絶縁面側に近づくにしたがって前記制御電極より遠ざかるように傾斜しており、且つ、前記バイポーラトランジスタのベース・エミッタ接合面及びベース・コレクタ接合面の少なくとも一方の接合面が、前 [0014] The semiconductor device of the present invention, the semiconductor layer on the insulating surface, the emitter in the lateral direction of the semiconductor layer, a base, and at least one bipolar transistor each region of the collector is formed, the channel in the semiconductor layer with regions and two main electrode regions are provided, there is provided a semiconductor device comprising at least one insulated gate field effect transistor the control electrode through an insulating layer on the channel region is provided is formed, the the interface between the insulating gate type channel region of the field effect transistor and at least one main electrode region, is inclined away from the control electrode toward the said insulating surface from the insulating layer side, and the bipolar At least one of the bonding surfaces of the base-emitter junction surface and base-collector junction surface of the transistor, before 絶縁ゲート型電界効果トランジスタの前記界面と実質的に同一方向に傾斜している、ことを特徴とする。 We are inclined in the interface substantially same direction of the insulated gate field effect transistor, characterized in that.

【0015】本発明の半導体装置の製造方法の第1は、 The first method of manufacturing the semiconductor device of the present invention,
上記半導体装置を製造する方法であり、絶縁面の半導体層のバイポーラトランジスタを形成する領域に第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成し、該絶縁面の半導体層の絶縁ゲート型電界効果トランジスタを形成する領域に第2導電型の第3半導体領域を形成する工程と、端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第1半導体領域の少なくとも一部を覆う第1のマスク領域を形成し、前記第3半導体領域上に絶縁層を介して形成された第2のマスク領域とを形成する工程と、少なくとも前記第2半導体領域に、前記第1のマスク領域をマスクとして接合面について前記第1半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入し、前記第3半導 The A method of manufacturing a semiconductor device, formed in contact with the first semiconductor region and the second semiconductor region of a second conductivity type first conductivity type region forming a bipolar transistor of the semiconductor layer of the insulating surface, the bonding surface of the step, the end portion and the first semiconductor region and the second semiconductor region forming a third semiconductor region of the second conductivity type region forming an insulated gate field effect transistor of the semiconductor layer of the insulating surface disposed on or near the said first forming a first mask area covering at least part of the semiconductor region, the second mask region formed through an insulating layer on the third semiconductor region forming, on at least the second semiconductor region, and injecting the first of the first conductivity type impurity ions of the mask area from an oblique direction inclined to the first semiconductor region side for the bonding surface as a mask, the third semiconductors 領域に、前記第2のマスク領域をマスクとして該斜め方向と実質的に同一方向から第1導電型不純物イオンを注入する工程と、を備えたものである。 In the region, in which and a step of injecting the second the oblique direction substantially first conductivity type impurity ions from the same direction of the mask region as a mask.

【0016】また本発明の半導体装置の製造方法の第2 [0016] The second method for manufacturing a semiconductor device of the present invention
は、上記半導体装置を製造する方法であり、絶縁面の半導体層のバイポーラトランジスタを形成する領域に第1 Is a method for manufacturing the semiconductor device, a first to a region for forming a bipolar transistor of the semiconductor layer of the insulating surface
導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成し、該絶縁面の半導体層の絶縁ゲート型電界効果トランジスタを形成する領域に第2導電型の第3半導体領域を形成する工程と、端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第2半導体領域の少なくとも一部を覆う第1のマスク領域を形成し、前記第3半導体領域上に絶縁層を介して形成された第2のマスク領域とを形成する工程と、少なくとも前記第2半導体領域に、前記第1のマスク領域をマスクとして接合面について前記第2半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入し、前記第3半導体領域に、前記第2のマスク領域をマスクとして該斜め方向と実質的に同一方向から第1 Conductivity type first formed in contact with the semiconductor region and the second semiconductor region of a second conductivity type, the third semiconductor of the second conductivity type region forming an insulated gate field effect transistor of the semiconductor layer of the insulating surface forming a region, arranged on the bonding surface on or near the end with the first semiconductor region and said second semiconductor region, the first mask region covering at least a portion of said second semiconductor region formed, and forming a second mask region which is formed via the insulating layer on the third semiconductor region, at least the second semiconductor region, the bonding surface of the first mask region as a mask implanting first conductivity type impurity ions from an oblique direction inclined to the second semiconductor region side to said third semiconductor region, the oblique direction substantially first from the same direction the second mask region as a mask
導電型不純物イオンを注入する工程と、を備えたものである。 Implanting conductivity type impurity ions are those with a.

【0017】 [0017]

【作用】本発明のバイポーラトランジスタは、バイポーラトランジスタのベース・エミッタ接合面及びベース・ [Action] bipolar transistor of the present invention, the base-emitter junction surface and base of the bipolar transistor
コレクタ接合面の少なくとも一方が半導体層表面に対して傾斜(なお、傾斜は必ずしも一定角度である必要はない。)して形成することで、バイポーラトランジスタのベース幅を非常に狭く設定し、高電流増幅率及び高遮断周波数を有するバイポーラトランジスタを実現するものである。 At least one of inclination with respect to the semiconductor layer surface of the collector junction surface (Incidentally, the inclination is not necessarily constant angle.) And that formed by the base width of the bipolar transistor is set very narrow, high current It realizes the bipolar transistor having an amplification factor and a high cutoff frequency.

【0018】また、本発明のバイポーラトランジスタの製造方法は、バイポーラトランジスタのベース及びエミッタ,コレクタの少なくとも一方の領域をマスクを介して斜めにイオン注入することで形成し、狭いベース幅を容易に実現するものである。 [0018] A method of manufacturing a bipolar transistor of the present invention, the base and emitter of the bipolar transistor, at least one region of the collector is formed by ion implantation obliquely through the mask, easily realize a narrow base width it is intended to.

【0019】本発明の半導体装置は、上記本発明のバイポーラトランジスタと、特開平3-155676号公報の絶縁ゲート型電界効果トランジスタとを組み合わせたものであり、バイポーラトランジスタのベース・エミッタ接合面及びベース・コレクタ接合面の少なくとも一方の接合面と、該絶縁ゲート型電界効果トランジスタの少なくともドレイン・チャネル界面とを実質的に同一方向に傾斜させることで、バイポーラトランジスタのベース幅を非常に狭くするとともに、絶縁ゲート型電界効果トランジスタのドレイン耐圧を向上させたものである。 The semiconductor device of the present invention includes a bipolar transistor of the present invention is a combination of an insulated gate field effect transistor of JP-A 3-155676 and JP-base-emitter junction surface of the bipolar transistor and the base - at least one of the bonding surfaces of the collector junction surface, by substantially inclined in the same direction and at least the drain-channel interface of the insulating gate type field effect transistor, with a very narrow base width of the bipolar transistor, those with improved drain breakdown voltage of insulated gate field effect transistor.

【0020】また、本発明の半導体装置は、上記本発明のバイポーラトランジスタと、特開平3-155676号公報の絶縁ゲート型電界効果トランジスタとを同一平面に簡易な工程で作製するものである。 Further, the semiconductor device of the present invention is to produce a bipolar transistor and, a simple process and an insulated gate field effect transistor of JP-A 3-155676 discloses the same plane of the present invention.

【0021】 [0021]

【実施例】以下、本発明の実施例について図面を用いて詳細に説明する。 EXAMPLES The following examples of the present invention will be described in detail with reference to the accompanying drawings. 〔バイポーラトランジスタの実施例〕まず、図1を用いて、本発明によるバイポーラトランジスタの一実施例の構成について説明する。 [Bipolar embodiment of a transistor] First, with reference to FIG. 1, the configuration of an embodiment of a bipolar transistor according to the present invention.

【0022】本発明によるバイポーラトランジスタは、 [0022] The bipolar transistor according to the present invention,
支持基板101上に、埋め込み酸化膜102を挟んでS The supporting substrate 101, across the buried oxide film 102 S
OI層103、その上表面に酸化膜112が形成されている、いわゆるSOI基板において、高濃度コレクタ領域104、低濃度コレクタ領域105、ベース領域10 OI layer 103, the upper oxide on the surface layer 112 is formed, in a so-called SOI substrate, high concentration collector region 104, the low-concentration collector region 105, the base region 10
6、エミッタ領域107、がそれぞれ平面上に配置された、いわゆるラテラルバイポーラトランジスタである。 6, the emitter region 107, but disposed on a plane, respectively, a so-called lateral bipolar transistor.
図中108′は、ベース・コレクタ接合面、109は、 During 108 'figure, the base-collector junction face, is 109,
ベース・エミッタ接合面である。 It is the base-emitter junction surface.

【0023】あらかじめベース領域106を含む、ベース領域と同一導電型の不純物領域を形成しておき、イオン注入用マスク110を介して、エミッタ、及び、コレクタ領域を形成する不純物をSOI基板表面の垂線からある角度φをもって注入することにより、SOI層10 The advance comprises a base region 106, previously formed a base region of the same conductivity type impurity region, through an ion implantation mask 110, an emitter, and, perpendicular surface of the SOI substrate the impurity for forming the collector region by injecting at an angle φ of from, SOI layer 10
3中のラテラル方向に、エミッタ領域107、ベース領域106、コレクタ領域105、104がそれぞれ形成される。 The lateral direction in 3, the emitter region 107, base region 106, collector region 105, 104 are formed.

【0024】この結果、ベース・エミッタ接合面109 [0024] As a result, the base-emitter junction surface 109
及び高濃度コレクタ領域・低濃度コレクタ領域との境界面108は、イオン注入方向のSOI基板表面の垂線との角度φとほぼ同一の傾きを持つ様に形成される。 And the boundary surface 108 between the high concentration collector region and low concentration collector region is formed so as to have substantially the same inclination as the angle φ between the normal of the ion implantation direction of the SOI substrate surface.

【0025】このように形成されたバイポーラトランジスタにおいて、その特性に大きく影響するベース幅は、 [0025] In the thus formed bipolar transistor, the base width to increase affect its characteristics,
SOI層103と上表面酸化膜112との界面付近ではWbase1、SOI層103と下地酸化膜102界面付近ではWbase2となり、両者の関係は、SOI層103の膜厚をTSOI 、上表面酸化膜の膜厚をTox、イオン注入用マスクの膜厚をTmask、イオン注入角度をφ、とすると、 Wbase1=(Tmask+Tox)/tanφ Wbase2=(Tmask+Tox+TSOI )/tanφ となり、Wbase1<Wbase2となる。 SOI layer 103 and the upper surface in the vicinity of the interface between the oxide film 112 Wbase1, SOI layer 103 and the underlying oxide film 102 becomes Wbase2 in the vicinity of the interface, the relationship between the two, TSOI the thickness of the SOI layer 103, the film of the upper surface of oxide film the thickness Tox, Tmask the thickness of the ion implantation mask, the ion implantation angle phi, that, Wbase1 = (Tmask + Tox) / tanφ Wbase2 = (Tmask + Tox + TSOI) / tanφ, and becomes a Wbase1 <Wbase2. この結果、ベース領域中をキャリアが走行する際、主に上表面近傍を走行するキャリアによってトランジスタの性能が決定される(この場合、低濃度コレクタ領域105は、殆ど空乏化され、そこでのキャリアの走行時間は無視できる)。 As a result, when the in the base region is carrier travels, mainly the performance of the transistor is determined by the carrier to travel over the surface vicinity (in this case, the low-concentration collector region 105 is almost depleted, the carriers therein running time is negligible).

【0026】例えば、TSOI =1000〔Å〕、Tox= [0026] For example, TSOI = 1000 [Å], Tox =
500〔Å〕、Tmask=5000〔Å〕、φ=75°、 500 [Å], Tmask = 5000 [Å], φ = 75 °,
とすると、 Wbase1=1470〔Å〕 Wbase2=1740〔Å〕 となり、トランジスタのベース幅を非常に狭く設定することが可能となる。 When, it is possible to set very narrow Wbase1 = 1470 [Å] Wbase2 = 1740 [Å], and the base width of the transistor. このオーダーのベース幅は、現状のBLKバーティカルトランジスタの値に匹敵するものである。 Base width of this order is comparable to the current value of the BLK vertical transistor.

【0027】このように狭いベース幅を実現することは、現状のフォトリソグラフィ技術では非常に難しい。 [0027] It is very difficult in the current state of the photolithography technique to realize such a narrow base width.
本発明は、ベース幅をフォトリソグラフィ技術の性能で決定するのではなく、イオン注入の注入条件(イオン注入角度)によって制御できる。 The present invention is, instead of determining the base width by the performance of photolithography technique, can be controlled by ion implantation of implantation conditions (ion implantation angle). また、その際用いる注入用マスクの大きさは、設定しようとしているベース幅に制御する必要はなく、その値よりも充分大きな値に設定できる。 The size of the implantation mask to be used at that time, not necessary to control the base width that is trying to set, can be set sufficiently larger than that value. イオン注入用マスクとしては、通常のフォトリソグラフィ加工で用いられるレジストはもちろん、イオン注入用マスクとして一般に用いられている多結晶シリコン層や、酸化シリコン膜などを用いることができる。 The ion implantation mask, a resist used in a conventional photolithography process, of course, the polycrystalline silicon layer and which is generally used as an ion implantation mask, or the like can be used silicon oxide film.

【0028】また、イオン注入用マスクとして多結晶シリコンを用いる場合、それをそのままベース電位取り出し電極として用いることも可能である。 [0028] In the case of using the polycrystalline silicon as a mask for ion implantation, it is also possible to use it as an intact base potential extraction electrode.

【0029】また、本実施例では、トランジスタのエミッタ領域、及び、コレクタ領域を斜めイオン注入により形成したが、ベース領域を形成する際も、同様の方法で形成しても良い。 Further, in the present embodiment, the emitter region of the transistor, and has been formed by oblique ion implantation collector region, even when forming the base region may be formed in a similar manner. この場合、注入角度を一定にすることにより、ベース幅の深さ方向の変動はなくなり、深さ方向に均一なベース幅を持つトランジスタが形成できる。 In this case, by the implantation angle constant, variations in the depth direction of the base width can not be transistors formed having a uniform base width in the depth direction.

【0030】次に、上記実施例及びその他の実施例のバイポーラトランジスタの製造方法を説明する。 [0030] Next, a method for manufacturing a bipolar transistor of the embodiment and other embodiments. 〔第1の実施例〕図2(a)〜(c)に、本発明の第1 [First embodiment] FIG. 2 (a) ~ (c), the first of the present invention
の実施例によるSOI型バイポーラトランジスタの断面工程フロー図を示した。 It showed sectional process flow diagram of an SOI-type bipolar transistor according to the embodiment.

【0031】まず、図2(a)に示すように、P型1〜 First, as shown in FIG. 2 (a), P-type 1
2〔Ω・cm〕の支持基板201、膜厚5000〔Å〕 2 [Omega · cm] of the supporting substrate 201, the thickness 5000 [Å]
の埋め込み酸化膜202、膜厚1000〔Å〕、N型不純物濃度1×10 15 〔cm -3 〕のSOI層203を持つSOI基板表面に、膜厚500〔Å〕の熱酸化膜212 Of the buried oxide film 202, the thickness 1000 [Å], the SOI substrate surfaces with N-type impurity concentration of 1 × 10 15 SOI layer 203 [cm -3], the thermal oxide film having a thickness of 500 [Å] 212
を形成した後、所望の領域206にその濃度が1×10 After forming the, its concentration in the desired region 206 1 × 10
17 〔cm -3 〕になるようにボロンイオン(B 11+ 〕をイオン注入した。 17 [cm -3] in comprising as boron ions (B 11+] is ion-implanted.

【0032】次に、図2(b)に示すように、領域20 [0032] Next, as shown in FIG. 2 (b), region 20
6(第2半導体領域となる)と他の領域203′(第1 6 (a second semiconductor region) and another region 203 '(first
半導体領域)との境界上に一方のエッジがくるように膜厚1.0〔μm〕のフォトレジスト210をパターニング形成した。 The photoresist 210 having a thickness of 1.0 [μm] so that one edge comes to the boundary between the semiconductor region) was formed by patterning. なお、フォトレジスト210は境界の近傍上にエッジがくるように設けても良い。 Incidentally, the photoresist 210 may be provided such that the edge comes on the vicinity of the boundary.

【0033】次に、図2(c)に示すように、図中の矢印211の方向からφ=75度の角度で燐イオン(P Next, as shown in FIG. 2 (c), the direction of the arrow 211 in FIG phi = 75 degree angle with phosphorus ions (P
31+ )を2×10 15 〔cm -2 〕のドーズ量で注入した。 31Tasu) was injected at a dose of 2 × 10 15 [cm -2].
その後レジストを除去し、900℃の熱処理を行ない、 Then the resist is removed, subjected to heat treatment at 900 ° C.,
注入不純物の活性化を行なった。 It was performed to activate the implanted impurities.

【0034】この結果、トランジスタのエミッタ領域2 [0034] As a result, the emitter of the transistor region 2
07、ベース領域206、コレクタ領域205、204 07, the base region 206, the collector region 205,204
が形成できた。 There could be formed. このときの最小ベース幅213は、28 Minimum base width 213 at this time, 28
00〔Å〕であった。 Was 00 [Å].

【0035】このトランジスタのエミッタ接地電流増幅率hfeは、100以上、遮断周波数f Tは、1GHz The grounded emitter current amplification factor hfe of the transistor is more than 100, the cut-off frequency f T is 1 GHz
(at Ic=2mA)であった。 It was (at Ic = 2mA).

【0036】この値は、現状のBLKトランジスタの値に匹敵するものであり、本発明によるSOI型バイポーラトランジスタが、実用レベルにあることを示すものである。 [0036] This value is comparable to the current value of the BLK transistors, SOI bipolar transistor according to the present invention, showing that in the practical level. 〔第2の実施例〕図3(a)〜(c)に、本発明の第2 The Second Embodiment FIG. 3 (a) ~ (c), the second of the present invention
の実施例によるSOI型バイポーラトランジスタの断面工程フロー図を示した。 It showed sectional process flow diagram of an SOI-type bipolar transistor according to the embodiment.

【0037】まず、図3(a)に示すように、P型1〜 First, as shown in FIG. 3 (a), P-type 1
2〔Ω・cm〕の支持基板301、膜厚5000〔Å〕 2 [Omega · cm] of the supporting substrate 301, the thickness 5000 [Å]
の埋め込み酸化膜302、膜厚1000〔Å〕、N型不純物濃度1×10 15 〔cm -3 〕のSOI層303を持つSOI基板表面に、膜厚500〔Å〕の熱酸化膜312 The buried oxide film 302, the thickness 1000 [Å], the SOI substrate surfaces with N-type impurity concentration of 1 × 10 15 SOI layer 303 [cm -3], the thermal oxide film having a thickness of 500 [Å] 312
を形成した後、酸化膜312の所望の領域314を開孔した。 After formation it was opening a desired region 314 of the oxide film 312.

【0038】次に、図3(b)に示すように、開孔領域314をおおうように膜厚0.4〔μm〕のP型低抵抗多結晶シリコン310をパターニング形成した。 Next, as shown in FIG. 3 (b), and the P-type low-resistance polycrystalline silicon 310 having a thickness of 0.4 μm] so as to cover the opening region 314 is formed by patterning. その後、形成した多結晶シリコン層を通して、その濃度が1 Through Thereafter, the formed polysilicon layer, the concentration of 1
×10 17 〔cm -3 〕になるようにボロンイオンを注入し、熱処理を経て、SOI層303中にP型不純物層3 × 10 17 [cm -3] in the implanted boron ions so as, through heat treatment, P-type impurity layer 3 in the SOI layer 303
06(第2半導体領域となる)を形成した。 06 (a second semiconductor region) was formed. なお、30 In addition, 30
3′はSOI層(第1半導体領域となる)、308はコレクタ・ベース接合面を構成する。 3 '(a first semiconductor region) SOI layer, 308 constituting the collector-base junction surface.

【0039】次に、図3(c)に示すように、図中の矢印311の方向からφ=75度の角度で燐イオン(P Next, as shown in FIG. 3 (c), the direction of the arrow 311 in FIG phi = 75 degree angle with phosphorus ions (P
31+ )を2×10 15 〔cm -2 〕のドーズ量で注入した。 31Tasu) was injected at a dose of 2 × 10 15 [cm -2].

【0040】この結果、トランジスタのエミッタ領域3 [0040] As a result, the emitter region 3 of the transistor
07、ベース領域306、コレクタ領域305、304 07, the base region 306, the collector region 305,304
が形成できた。 There could be formed. このときの最小ベース幅313は、12 Minimum base width 313 at this time, 12
00〔Å〕であった。 Was 00 [Å].

【0041】このトランジスタのエミッタ接地電流増幅率hfeは、100以上、遮断周波数f Tは、2GHz The grounded emitter current amplification factor hfe of the transistor is more than 100, the cut-off frequency f T is 2 GHz
(at Ic=2mA)であった。 It was (at Ic = 2mA).

【0042】この値は、現状のBLKトランジスタの値と同程度かそれを上回るものであり、本発明によるSO [0042] This value is for either the same level as the current value of the BLK transistor exceeds that, SO accordance with the invention
I型バイポーラトランジスタが、実用レベルにあることを示すものである。 I bipolar transistor is an indication that in a practical level. 〔第3の実施例〕図4(a)〜(c)に、本発明の第3 The Third Embodiment FIG. 4 (a) ~ (c), the third of the present invention
の実施例によるSOI型バイポーラトランジスタの断面工程フロー図を示した。 It showed sectional process flow diagram of an SOI-type bipolar transistor according to the embodiment.

【0043】まず、図4(a)に示すように、P型1〜 [0043] First, as shown in FIG. 4 (a), P-type 1
2〔Ω・cm〕の支持基板401、膜厚5000〔Å〕 Supporting substrate 401 of 2 [Omega · cm], the thickness 5000 [Å]
の埋め込み酸化膜402、膜厚1000〔Å〕、N型不純物濃度1×10 15 〔cm -3 〕のSOI層403を持つSOI基板表面に、膜厚500〔Å〕の熱酸化膜412 The buried oxide film 402, the thickness 1000 [Å], the SOI substrate surfaces with N-type impurity concentration of 1 × 10 15 SOI layer 403 of [cm -3], the thermal oxide film having a thickness of 500 [Å] 412
を形成した後、熱酸化膜412上の所望の領域に、第1 After forming the, in a desired region on the thermal oxide film 412, the first
のイオン注入用マスク414を形成した後、所望の領域206にその濃度が1×10 17 〔cm -3 〕になるようにボロンイオン(B 11+ )を、注入角度φ=75度でイオン注入した。 After forming the ion implantation mask 414, the ion implantation at the desired boron ions so that the concentration in the region 206 is 1 × 10 17 [cm -3] (B 11+), implantation angle phi = 75 degrees did.

【0044】次に、図4(b)に示すように、領域40 Next, as shown in FIG. 4 (b), region 40
6と他の領域との境界上に一方のエッジがくるように膜厚0.4〔μm〕の低抵抗P型多結晶シリコン層410 6 and other thickness 0.4 to come one edge on the boundary between the region [μm] of the low-resistance P-type polycrystalline silicon layer 410
をパターニング形成した。 It was formed by patterning.

【0045】次に、図4(c)に示すように、図中の矢印411の方向からφ=75度の角度で燐イオン(P Next, as shown in FIG. 4 (c), the direction of the arrow 411 in FIG phi = 75 degree angle with phosphorus ions (P
31+ )を2×10 15 〔cm -2 〕のドーズ量で注入した。 31Tasu) was injected at a dose of 2 × 10 15 [cm -2].
その後、900℃の熱処理を行ない、注入不純物の活性化を行なった。 Thereafter, and was heat-treated in 900 ° C., it was carried out to activate the implanted impurities.

【0046】この結果、トランジスタのエミッタ領域4 [0046] As a result, the emitter region 4 of the transistor
07、ベース領域406、コレクタ領域405、404 07, the base region 406, the collector region 405 and 404
が形成できた。 There could be formed. このときの最小ベース幅413は、12 Minimum base width 413 at this time, 12
00〔Å〕であった。 Was 00 [Å].

【0047】このトランジスタのエミッタ接地電流増幅率hfeは、100以上、遮断周波数f Tは、2GHz The grounded emitter current amplification factor hfe of the transistor is more than 100, the cut-off frequency f T is 2 GHz
(at Ic=2mA)であった。 It was (at Ic = 2mA).

【0048】この値は、現状のBLKトランジスタの値と同程度かそれを上回るものであり、本発明によるSO [0048] This value is for either the same level as the current value of the BLK transistor exceeds that, SO accordance with the invention
I型バイポーラトランジスタが、実用レベルにあることを示すものである。 I bipolar transistor is an indication that in a practical level. 〔第4の実施例〕図5に、本発明の第4の実施例によるSOI型バイポーラトランジスタの断面構造図を示した。 The Fourth Embodiment] FIG. 5 shows a sectional structure view of an SOI-type bipolar transistor according to the fourth embodiment of the present invention.

【0049】まず、第1の実施例でも示したのと同様の方法により、後にベース領域となる領域506を形成した後、ベース領域506上の一部の領域に開孔部514 Firstly, by the same method as shown in the first embodiment, after forming the region 506 serving as the base region after, opening 514 in a part of the area on the base region 506
を設けた後、その開孔部をおおうようにP型低抵抗多結晶シリコン層510を形成した。 After the provided, to form a P-type low-resistance polycrystalline silicon layer 510 to cover the opening. その後、熱処理を行ない、多結晶シリコン層510とベース領域506とのオーミック接触をとった。 Thereafter, and was heat-treated was taken ohmic contact between the polycrystalline silicon layer 510 and the base region 506.

【0050】その後、上述の3つの実施例でも示したのと同様の方法により、多結晶シリコン層510を注入用マスクとして、φ=75度の斜め方向からイオン注入を行ない、エミッタ領域507、コレクタ領域505、5 [0050] Thereafter, by the same method as shown in the three embodiments described above, as implantation mask the polycrystalline silicon layer 510, ion implantation is performed while the oblique direction of phi = 75 degrees, the emitter region 507, a collector area 505,5
04を形成した。 04 was formed. 〔第5の実施例〕図6に、本発明によるSOI型バイポーラトランジスタを用いて作成した差動増幅器の等価回路図を示した。 The Fifth Embodiment FIG. 6, showing an equivalent circuit diagram of a differential amplifier using the SOI bipolar transistor according to the present invention.

【0051】図中、601は、センスアンプ部、602 [0051] In the figure, 601, sense amplifier section, 602
は、出力バッファとしてのエミッタフォロア部、である。 The emitter follower of an output buffer is.

【0052】本実施例においては、エミッタフォロア部のバイポーラトランジスタは、上述第2、もしくは、第4の実施例によって作成されたトランジスタを用いた。 [0052] In this embodiment, the bipolar transistor of the emitter follower section above the second, or, using the fourth examples created transistors.
これは、ベース領域とのオーミック接触をとる多結晶シリコンを、センスアンプ部の負荷抵抗として使用するためであり、これにより、パターン集積化が可能となった。 This polycrystalline silicon ohmic contact with the base region, is for use as a load resistance of the sense amplifier portion, which enabled the pattern integration.

【0053】本発明を用いたこの差動増幅器を64kビットSRAMのセンス回路に適用した。 [0053] The differential amplifier using the present invention is applied to a sense circuit of 64k bit SRAM. そのときの本発明による差動増幅器の遅延時間は、共通ビット線(60 The delay time of the differential amplifier according to the invention at that time, the common bit line (60
3、603′)の入力信号振幅が100mVの時、約8 When the input signal amplitude of 3,603 ') is 100 mV, about 8
00ピコ秒であった。 00 was picoseconds. このときのプロセスルールは、 Process rules at this time,
1.5μmであった。 It was 1.5μm. 〔第6の実施例〕図7に、本発明の第1の実施例によるSOI型バイポーラトランジスタを用いて作成した2入力NAND ECL(Emitter Coupled 7 Sixth Embodiment of], 2 input NAND ECL (Emitter Coupled created using the SOI bipolar transistor according to the first embodiment of the present invention
Logic)の等価回路図を示した。 Showing an equivalent circuit diagram of a Logic).

【0054】本発明を用いたこの論理ゲートの遅延時間は、駆動周波数5MHz、負荷容量1pFの条件において、約500ピコ秒であった。 [0054] Delay time of the logic gate using the invention, the drive frequency 5 MHz, the condition of the load capacitance 1 pF, was about 500 picoseconds. このときのプロセスルールは、1.5μmであった。 Process rules at this time, was 1.5μm. 〔バイポーラトランジスタとMOSFETとが混在する半導体装置の実施例〕図8 Example of a semiconductor device comprising a bipolar transistor and MOSFET are mixed] Figure 8
を用いて、本発明の半導体装置の一実施例の構成について説明する。 It is used to describe the configuration of an embodiment of a semiconductor device of the present invention. 但し、図1と同じ構成要素には同一番号を付す。 However, given the same numerals to the same components as FIG. 1.

【0055】本発明による薄膜SOI Bi−CMOS [0055] thin film according to the present invention SOI Bi-CMOS
トランジスタは、支持基板101上に、埋め込み酸化膜102を挟んでSOI層103、その上表面に酸化膜1 Transistor, the supporting substrate 101, oxidized SOI layer 103 across the buried oxide film 102, on the surface layer 1
12が形成されている、いわゆるSOI基板において、 12 is formed, in a so-called SOI substrate,
高濃度コレクタ領域104、低濃度コレクタ領域10 The high concentration collector region 104, the low-concentration collector region 10
5、ベース領域106、エミッタ領域107、がそれぞれ平面上に配置された、いわゆるラテラルバイポーラトランジスタ部121、そして、ソース・ドレイン領域1 5, base region 106, the emitter region 107, but arranged on a plane, respectively, a so-called lateral bipolar transistor section 121, and, the source and drain regions 1
32、134、チャネル領域133、ゲート電極13 32,134, the channel region 133, a gate electrode 13
5、からなるNMOSトランジスタ部131、及び、ソース・ドレイン領域142、144、チャネル領域14 5, NMOS transistors 131 made of, and, the source and drain regions 142 and 144, the channel region 14
3、ゲート電極145、からなるPMOSトランジスタ部141、からなる。 3, PMOS transistor 141 a gate electrode 145, made of a. 図中108′は、ベース・コレクタ接合面、109は、ベース・エミッタ接合面である。 During 108 'figure, the base-collector junction surface, 109 is a base-emitter junction surface.

【0056】本発明によるバイポーラトランジスタ部の作成方法の概略は図1において説明した通りである。 [0056] Summary of creating a bipolar transistor part according to the present invention is as described in FIG. なお、本発明のバイポーラトランジスタ部の他の実施例として図3、図4、図5において説明した構成を用いてもよいことは勿論である。 Incidentally, FIG. 3 as another embodiment of the bipolar transistor portion of the present invention, FIG. 4, it is of course possible to use the configuration described in FIG.

【0057】また、バイポーラトランジスタがNPN型であれば、NMOSトランジスタの、PNP型であればPMOSトランジスタのソース・ドレイン領域も同時に形成する。 [0057] In addition, if bipolar transistors are NPN type, of the NMOS transistor, the source and drain regions of the PMOS transistor, if the PNP is also formed at the same time.

【0058】また、MOSトランジスタのソース・ドレインとチャネルとの接合面も、イオン注入方向のSOI [0058] Further, the junction surface of the source-drain and channel of the MOS transistors also, the ion implantation direction SOI
基板表面の垂線と角度φとほぼ同一の傾きを持つように形成される。 It is formed so as to have substantially the same inclination as the perpendicular and the angle φ of the substrate surface.

【0059】また、イオン注入用マスクとして多結晶シリコンを用いる場合、MOSトランジスタのゲート電極を形成するのと同時に形成することができる。 [0059] In the case of using the polycrystalline silicon as a mask for ion implantation, it can be formed simultaneously with forming the gate electrode of the MOS transistor.

【0060】また、本発明によれば、例えば、NPN型バイポーラトランジスタのエミッタ・コレクタ領域を斜めイオン注入で形成する際、NMOSFETのソース・ Further, according to the present invention, for example, when forming the emitter-collector region of the NPN bipolar transistor in the oblique ion implantation, the source of the NMOSFET
ドレイン領域をも同時に形成する。 Also formed at the same time the drain region. これにより、特開平 As a result, the Japanese Patent Laid-Open
3-155676号公報で開示した発明の効果をもMOSFET MOSFET also the effect of the invention disclosed 3-155676 JP
部に付与することができ、MOS部の高耐圧化が同時に図られる。 It can be applied to the parts, a high withstand voltage of the MOS section is achieved at the same time. 〔第7の実施例〕図9(a),(b)に、本発明の第7 Seventh embodiment] FIG. 9 (a), the (b), the seventh invention
の実施例によるSOI型Bi−CMOSの断面工程フロー図を示した。 It showed sectional process flow diagram of an SOI-type Bi-CMOS according to embodiments.

【0061】まず、図9(a)に示すように、P型1〜 [0061] First, as shown in FIG. 9 (a), P-type 1
2〔Ω・cm〕の支持基板201、膜厚5000〔Å〕 2 [Omega · cm] of the supporting substrate 201, the thickness 5000 [Å]
の埋め込み酸化膜202、膜厚1000〔Å〕,N型不純物濃度2×10 15 〔cm -3 〕のSOI層203を持つSOI基板表面に、膜厚500〔Å〕の熱酸化膜212 Of the buried oxide film 202, the thickness 1000 [Å], the SOI substrate surface with an N-type impurity concentration of 2 × 10 15 SOI layer 203 [cm -3], the thermal oxide film having a thickness of 500 [Å] 212
を形成した後、後にNMOSFETが形成される領域2 After forming a region NMOSFET is formed after 2
31のチャネル領域233の濃度が5×10 15 〔c The concentration of the channel region 233 of 31 5 × 10 15 [c
-3 〕になるように、また、後にバイポーラトランジスタが形成される領域221のベース領域206にその濃度が1×10 17 〔cm -3 〕になるように、それぞれボロンイオン(B 11+ )をイオン注入した。 m -3 in so that], also later as its concentration in the base region 206 of the region 221 where the bipolar transistor is formed is 1 × 10 17 [cm -3], respectively boron ions (B 11+) It was ion implantation.

【0062】次に、領域206と他の領域との境界上に一方のエッジがくるように、また、後にNMOSFET Next, as one edge comes to the boundary between the region 206 and another region, after NMOSFET
が形成される領域231上に、それぞれ膜厚0.5〔μ On area 231 but formed, respectively a thickness of 0.5 [μ
m〕のP型多結晶シリコン208をパターニング形成した。 The P-type polycrystalline silicon 208 m] was patterned.

【0063】次に、後にPMOSFETが形成される領域241上に、膜厚0.5〔μm〕のN型多結晶シリコン208′をパターニング形成した。 Next, PMOSFET later on area 241 which is formed, by patterning an N-type polycrystalline silicon 208 having a thickness of 0.5 [μm] '.

【0064】次に、後にPMOSFETが形成される領域241上をレジストでおおった後、図中の矢印211 Next, after covering with a resist on regions 241 PMOSFET are formed after the arrow in FIG. 211
の方向からφ=75度の角度で燐イオン(P 31+ )を2 The direction phi = 75 degree angle with phosphorus ions (P 31+) 2
×10 15 〔cm -2 〕のドーズ量で注入し、900℃、3 × 10 15 was injected at a dose of [cm -2], 900 ° C., 3
0分の熱処理を加えた。 0 minutes of heat treatment was added.

【0065】この結果、トランジスタのエミッタ領域2 [0065] As a result, the emitter of the transistor region 2
07、ベース領域206、コレクタ領域205、204 07, the base region 206, the collector region 205,204
が形成できた。 There could be formed. このときの最小ベース幅213は、14 Minimum base width 213 at this time, 14
70〔Å〕であった。 Was 70 [Å].

【0066】このトランジスタのエミッタ接地電流増幅率hfeは、100以上、遮断周波数f Tは、2GHzであった。 [0066] grounded emitter current amplification factor hfe of the transistor is more than 100, the cut-off frequency f T was 2 GHz.

【0067】この値は、現状のBLKトランジスタの値に匹敵するものであり、本発明によるSOI型バイポーラトランジスタが、実用レベルにあることを示すものである。 [0067] This value is comparable to the current value of the BLK transistors, SOI bipolar transistor according to the present invention, showing that in the practical level.

【0068】この結果、NMOSFETのソース・ドレイン領域232・234が形成できた。 [0068] As a result, the source-drain regions 232, 234 of the NMOSFET was formed.

【0069】このNMOSFETのソース・ドレイン間の耐圧は10〔V〕以上であった(以上図9(a))。 [0069] the breakdown voltage between the source and drain of the NMOSFET were 10 [V] or more (more Fig 9 (a)).

【0070】次に、PMOSFET上のレジスト209 [0070] Next, a resist 209 on the PMOSFET
を除去した後、新たに、バイポーラトランジスタ領域2 After removal of the newly bipolar transistor region 2
21、NMOSFET領域231上にレジストパターンを形成し、ボロンイオン(B 11+ )を矢印251の方向から注入し、900℃、30分の熱処理を加えた(図9 21, a resist pattern is formed on the NMOSFET region 231, implanted boron ions (B 11+) in the direction of arrow 251, 900 ° C., was subjected to heat treatment for 30 minutes (Figure 9
(b))。 (B)).

【0071】この結果、PMOSFETのソース・ドレイン領域242・244、チャネル領域243が形成できた。 [0071] As a result, source and drain regions 242, 244 of the PMOSFET, the channel region 243 was formed. 〔第8の実施例〕図10(a),(b)に、本発明の第8の実施例によるSOI型Bi−CMOSの断面工程フロー図を示した。 10 Eighth Embodiment of] (a), (b), the exhibited eighth sectional process flow diagram of an embodiment according to the SOI-type Bi-CMOS of the present invention.

【0072】まず、図3(a)に示すように、P型1〜 [0072] First, as shown in FIG. 3 (a), P-type 1
2〔Ω・cm〕の支持基板301、膜厚5000〔Å〕 2 [Omega · cm] of the supporting substrate 301, the thickness 5000 [Å]
の埋め込み酸化膜302、膜厚1000〔Å〕、N型不純物濃度2×10 15 〔cm -3 〕のSOI層303を持つSOI基板表面に、膜厚500〔Å〕の熱酸化膜312 The buried oxide film 302, the thickness 1000 [Å], the SOI substrate surface with an N-type impurity concentration of 2 × 10 15 SOI layer 303 [cm -3], the thermal oxide film having a thickness of 500 [Å] 312
を形成した後、後にNMOSFETが形成される領域3 After forming a region NMOSFET is formed after 3
31のチャネル領域333の濃度が5×10 15 〔c The concentration of the channel region 333 of 31 5 × 10 15 [c
-3 〕になるように、また、後にバイポーラトランジスタが形成される領域321のベース領域306にその濃度が1×10 17 〔cm -3 〕になるように、それぞれボロンイオン(B 11+ )をイオン注入した。 m such that the -3], also later as its concentration in the base region 306 of the region 321 where the bipolar transistor is formed is 1 × 10 17 [cm -3], respectively boron ions (B 11+) It was ion implantation.

【0073】次に、領域305の所望の領域に開孔部3 Next, opening portions 3a to a desired region of the region 305
14を設けた後、その開孔部314をおおうように、また、後にNMOSFETが形成される領域331上に、 After providing 14, to cover the opening 314, also on the region 331 NMOSFET is formed later,
それぞれ膜厚0.5〔μm〕のP型多結晶シリコン30 P-type polycrystalline silicon each thickness of 0.5 [μm] 30
8をパターニング形成した。 8 was formed by patterning.

【0074】次に、後にPMOSFETが形成される領域341上に、膜厚0.5〔μm〕のN型多結晶シリコン308′をパターニング形成した。 [0074] Next, PMOSFET later on area 341 which is formed, by patterning an N-type polycrystalline silicon 308 having a thickness of 0.5 [μm] '.

【0075】次に、後にPMOSFETが形成される領域341上をレジストでおおった後、図中の矢印311 Next, after covering with a resist on regions 341 PMOSFET are formed after the arrow in FIG. 311
の方向からφ=75度の角度で燐イオン(P 31+ )を2 The direction phi = 75 degree angle with phosphorus ions (P 31+) 2
×10 15 〔cm -2 〕のドーズ量で注入し、900℃、3 × 10 15 was injected at a dose of [cm -2], 900 ° C., 3
0分の熱処理を加えた。 0 minutes of heat treatment was added.

【0076】この結果、トランジスタのエミッタ領域3 [0076] As a result, the emitter region 3 of the transistor
07、ベース領域306、コレクタ領域305、304 07, the base region 306, the collector region 305,304
が形成できた。 There could be formed. このときの最小ベース幅313は、14 Minimum base width 313 at this time, 14
70〔Å〕であった。 Was 70 [Å].

【0077】このトランジスタのエミッタ接地電流増幅率hfeは、100以上、遮断周波数f Tは、2GHzであった。 [0077] grounded emitter current amplification factor hfe of the transistor is more than 100, the cut-off frequency f T was 2 GHz.

【0078】この値は、現状のBLKトランジスタの値に匹敵するものであり、本発明によるSOI型バイポーラトランジスタが、実用レベルにあることを示すものである。 [0078] This value is comparable to the current value of the BLK transistors, SOI bipolar transistor according to the present invention, showing that in the practical level.

【0079】また、この結果、NMOSFETのソース・ドレイン領域332・334が形成できた。 [0079] In addition, as a result, source and drain regions 332, 334 of the NMOSFET could be formed. このNM The NM
OSFETのソース・ドレイン間の耐圧は10〔V〕以上であった(以上図10(a))。 Withstand voltage between the source and the drain of OSFET were 10 [V] or more (more Fig 10 (a)).

【0080】次に、PMOSFET上のレジスト309 [0080] Next, a resist 309 on the PMOSFET
を除去した後、新たに、バイポーラトランジスタ領域3 After removal of the newly, bipolar transistor region 3
21、NMOSFET領域331上にレジストパターンを形成し、ボロンイオン(B 11+ )を矢印351の方向から注入し、900℃、30分の熱処理を加えた(図1 21, a resist pattern is formed on the NMOSFET region 331, implanted boron ions (B 11+) in the direction of arrow 351, 900 ° C., was subjected to heat treatment for 30 minutes (Fig. 1
0(b))。 0 (b)).

【0081】また、この結果、PMOSFETのソース・ドレイン領域342・344、チャネル領域343が形成できた。 [0081] Further, as a result, the source-drain regions 342, 344 of the PMOSFET, the channel region 343 was formed. 〔第9の実施例〕図11に、本発明によるSOI型Bi 11 Example of Ninth], SOI type according to the invention Bi
−CMOSの一例を用いて作成した差動増幅器の等価回路図を示した。 Showing an equivalent circuit diagram of a differential amplifier made using an example of -CMOS.

【0082】図中、1101は、センスアンプ部、11 [0082] In the figure, 1101, the sense amplifier section, 11
02は、出力バッファとしてのエミッタフォロア部、である。 02, the emitter follower of an output buffer is.

【0083】本発明を用いたこの差動増幅器を64kビットSRAMのセンス回路に適用した。 [0083] The differential amplifier using the present invention is applied to a sense circuit of 64k bit SRAM. そのときの本発明による差動増幅器の遅延時間は、共通ビット線の入力信号振幅が100mVの時、約800ピコ秒であった。 The delay time of the differential amplifier according to the invention at that time, the input signal amplitude of the common bit line when 100 mV, was about 800 picoseconds.
このときのプロセスルールは、1.5μmであった。 Process rules at this time, was 1.5μm. 〔第10の実施例〕図12に、本発明によるSOI型B 12 Tenth embodiment of], SOI type B according to the present invention
i−CMOSの一例を用いて作成した2入力NANDゲートの等価回路図を示した。 Showing an equivalent circuit diagram of a 2-input NAND gates created using an example of i-CMOS.

【0084】本発明を用いたこの論理ゲートの遅延時間は、駆動周波数5MHz、負荷容量1pFの条件において、約600ピコ秒であった。 [0084] Delay time of the logic gate using the invention, the drive frequency 5 MHz, the condition of the load capacitance 1 pF, was about 600 picoseconds. このときのプロセスルールは、1.5μmであった。 Process rules at this time, was 1.5μm.

【0085】 [0085]

【発明の効果】本発明による半導体装置によれば、高速化、高ゲイン化が難しいとされてきたSOI型バイポーラトランジスタにおいて、現状のフォトリソグラフィ技術の限界に左右されることなく、イオン注入の条件を制御することで容易に、ベース幅を微細に制御できる。 According to the semiconductor device according to the present invention, high-speed, in the SOI-type bipolar transistor has been the high gain of difficult, without being influenced by the limitations of current photolithographic techniques, ion implantation conditions easily by controlling the, the base width can be finely controlled.

【0086】更に言えば、上記イオン注入用マスクをベース領域の電位取り出し電極としても利用でき、工程をとくに複雑にすることはない。 [0086] Additionally speaking, the ion implantation mask can be used as potential extraction electrode of the base region, does not particularly complicate the process.

【0087】更に言えば、上記イオン注入マスクを形成するのと同時に他の領域でMOSFETのゲート電極をも形成できるメリットもある。 [0087] In addition speaking, there is a merit that it is also forming a gate electrode simultaneously MOSFET in other areas and to form the ion implantation mask.

【0088】この結果、本発明によって、高性能のSO [0088] As a result, in accordance with the present invention, a high performance of SO
I型Bi−CMOSデバイスが実現可能となった。 Type I Bi-CMOS device can be realized.

【0089】上述の説明では、トランジスタのタイプとして、NPN型トランジスタのみを説明したが、本発明の言わんとするところは、何もこのタイプに限定されるものではなく、不純物タイプが逆になっても有効であることは言うまでもない。 [0089] In the above description, as the type of transistor, has been described only NPN transistor, it is an does say of the present invention is, nothing but the present invention is not limited to this type, the impurity type is reversed even if it is effective it is needless to say.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるバイポーラトランジスタの一実施例の模式的断面構造図である。 Is a schematic sectional view of an embodiment of a bipolar transistor according to the invention; FIG.

【図2】本発明の第1の実施例によるSOI型バイポーラトランジスタの断面工程フロー図である。 It is a cross-sectional process flow diagram of a SOI-type bipolar transistor according to the first embodiment of the present invention; FIG.

【図3】本発明の第2の実施例によるSOI型バイポーラトランジスタの断面工程フロー図である。 It is a cross-sectional process flow diagram of a SOI-type bipolar transistor according to the second embodiment of the present invention; FIG.

【図4】本発明の第3の実施例によるSOI型バイポーラトランジスタの断面工程フロー図である。 It is a cross-sectional process flow diagram of a SOI-type bipolar transistor according to a third embodiment of the present invention; FIG.

【図5】本発明の第4の実施例によるSOI型バイポーラトランジスタの断面構造図である。 It is a sectional view of an SOI-type bipolar transistor according to a fourth embodiment of the present invention; FIG.

【図6】本発明によるバイポーラトランジスタを用いた差動増幅器の等価回路図である。 It is an equivalent circuit diagram of a differential amplifier using a bipolar transistor according to the present invention; FIG.

【図7】本発明によるバイポーラトランジスタを用いた2入力NAND ECLの等価回路図である。 7 is an equivalent circuit diagram of a 2 input NAND ECL using bipolar transistors according to the present invention.

【図8】本発明によるバイポーラトランジスタと電界効果トランジスタが混在したデバイスの一実施例の概略的断面構成図である。 8 is a schematic sectional view of an embodiment of a device having a bipolar transistor and a field-effect transistor are mixed according to the present invention.

【図9】本発明の第7の実施例によるSOI型Bi−C [9] SOI type Bi-C according to the seventh embodiment of the present invention
MOSの断面工程フロー図である。 MOS of cross-sectional process flow diagram.

【図10】本発明の第8の実施例によるSOI型Bi− [10] The 8 SOI type according to an embodiment of the present invention Bi-
CMOSの断面工程フロー図である。 Is a cross-sectional process flow diagram in CMOS.

【図11】本発明によるSOI型Bi−CMOSを用いた差動増幅器の等価回路図である。 11 is an equivalent circuit diagram of a differential amplifier using an SOI type Bi-CMOS according to the present invention.

【図12】本発明によるSOI型Bi−CMOSを用いた2入力NANDゲートの等価回路図である。 It is an equivalent circuit diagram of a 2 input NAND gate using the SOI type Bi-CMOS according the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

110、135、145、208、208′、308、 110,135,145,208,208 ', 308,
308′、210、310、410、510 イオン注入用マスク 106、206、306、406、506 ベース領域 121、221、321 バイポーラトランジスタ領域 131、231、331 NMOSFET領域 141、241、341 PMOSFET領域 308 ', 210, 310, 410, 510 an ion implantation mask 106,206,306,406,506 base region 121,221,321 bipolar transistor region 131,231,331 NMOSFET region 141, 241, and 341 PMOSFET region

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁面上の半導体層の横方向にエミッタ、ベース、及びコレクタの各領域が形成されたバイポーラトランジスタにおいて、 前記ベース・エミッタ接合面及び前記ベース・コレクタ接合面の少なくとも一方の接合面が前記半導体層表面に対して実質的に垂直でないことを特徴とするバイポーラトランジスタ。 1. A emitters in the transverse direction of the semiconductor layer on the insulating surface, a base, and in a bipolar transistor in which each region is formed of a collector, the base-emitter junction surface and at least one of the junction of the base-collector junction surface bipolar transistor, wherein the substantially non-perpendicular to the plane surface of the semiconductor layer.
  2. 【請求項2】 前記ベース・エミッタ接合面と前記ベース・コレクタ接合面との間隔が、前記半導体層表面の垂直方向に沿って実質的に一様でないことを特徴とする請求項1記載のバイポーラトランジスタ。 2. A distance between the base-emitter junction face and the base-collector junction face, bipolar claim 1 wherein the substantially non-uniform along the vertical direction of the semiconductor layer surface transistor.
  3. 【請求項3】 前記ベース・エミッタ接合面と前記ベース・コレクタ接合面とが、実質的に平行であることを特徴とする請求項1記載のバイポーラトランジスタ。 Wherein the base-emitter junction surface and the base-collector junction face, bipolar transistor according to claim 1, wherein the substantially parallel.
  4. 【請求項4】 前記ベース・エミッタ接合面及び前記ベース・コレクタ接合面のいずれか一方の接合面が前記半導体層表面に対して実質的に垂直でなく、他方の接合面が前記半導体層表面に対して実質的に垂直であることを特徴とする請求項2記載のバイポーラトランジスタ。 4. not substantially perpendicular the base-emitter junction surface and one of the bonding surfaces of the base-collector junction surface with respect to the semiconductor layer surface, the the other junction surface of the semiconductor layer surface bipolar transistor according to claim 2, wherein the substantially vertically against.
  5. 【請求項5】 絶縁面上の半導体層に、該半導体層の横方向にエミッタ、ベース、及びコレクタの各領域が形成された少なくとも1つのバイポーラトランジスタと、前記半導体層にチャネル領域と2つの主電極領域が設けられるとともに、該チャネル領域上に絶縁層を介して制御電極が設けられてなる少なくとも1つの絶縁ゲート型電界効果トランジスタとが形成された半導体装置であって、 前記絶縁ゲート型電界効果トランジスタのチャネル領域と少なくとも1つの主電極領域との界面が、前記絶縁層側から前記絶縁面側に近づくにしたがって前記制御電極より遠ざかるように傾斜しており、且つ、 前記バイポーラトランジスタのベース・エミッタ接合面及びベース・コレクタ接合面の少なくとも一方の接合面が、前記絶縁ゲート型電界効 A semiconductor layer on 5. insulating surface, transversely to the emitter, the base of the semiconductor layer, and at least one bipolar transistor each region of the collector is formed, the semiconductor layer in the channel region and the two main together with the electrode region is provided, there is provided a semiconductor device comprising at least one insulated gate field effect transistor the control electrode through an insulating layer on the channel region is provided is formed, the insulated gate field effect interface of the channel region of the transistor and the at least one main electrode region, is inclined away from the control electrode in accordance with approaching from the insulating layer side to the insulating surface, and the base and emitter of said bipolar transistor At least one of the bonding surfaces of the bonding surface and the base-collector junction surface, the insulated gate field effect トランジスタの前記界面と実質的に同一方向に傾斜している、 ことを特徴とする半導体装置。 We are inclined in the interface substantially same direction of the transistor, wherein a.
  6. 【請求項6】 前記バイポーラトランジスタのエミッタ、コレクタ領域と、前記絶縁ゲート型電界効果トランジスタの2つの主電極領域とが同一導電型の半導体領域であることを特徴とする請求項5記載の半導体装置。 Wherein an emitter of said bipolar transistor, a collector region, said insulated gate field effect two semiconductor device according to claim 5, wherein the main electrode region is a semiconductor region of the same conductivity type transistors .
  7. 【請求項7】 絶縁面上の半導体層に、第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成する工程と、 端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第1半導体領域の少なくとも一部を覆うマスク領域を形成するマスク形成工程と、 少なくとも前記第2半導体領域に、前記マスク領域をマスクとして接合面について前記第1半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入する工程と、 を備えたバイポーラトランジスタの製造方法。 A semiconductor layer on 7. insulating surface, forming in contact with the first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type, and wherein the ends the first semiconductor region disposed on the bonding surface on or near said second semiconductor region, and a mask formation step of forming a mask region covering at least a portion of said first semiconductor region, at least in the second semiconductor region, the mask region method of manufacturing a bipolar transistor having a step, the injecting of the first conductivity type impurity ions from the inclined oblique direction to the first semiconductor region side for the bonding surface as a mask.
  8. 【請求項8】 前記マスク領域は、コレクタまたはエミッタの電極であることを特徴とする請求項7記載のバイポーラトランジスタの製造方法。 Wherein said mask region, method for producing a bipolar transistor according to claim 7, characterized in that the electrodes of the collector or emitter.
  9. 【請求項9】 前記マスク形成工程において、前記マスク領域は前記第1半導体領域と前記第2半導体領域との接合面を跨いで形成されていることを特徴とする請求項7記載のバイポーラトランジスタの製造方法。 9. The mask forming step, the mask region of the bipolar transistor according to claim 7, characterized in that it is formed across the junction surface between the second semiconductor region and said first semiconductor region Production method.
  10. 【請求項10】 前記マスク領域は、ベースの電極であることを特徴とする請求項9記載のバイポーラトランジスタの製造方法。 Wherein said mask region, method for producing a bipolar transistor according to claim 9, wherein it is a base electrode.
  11. 【請求項11】 絶縁面上の半導体層に、第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成する工程と、 端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第2半導体領域の少なくとも一部を覆うマスク領域を形成するマスク形成工程と、 少なくとも前記第2半導体領域に、前記マスク領域をマスクとして接合面について前記第2半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入する工程と、 を備えたバイポーラトランジスタの製造方法。 11. A semiconductor layer on an insulating surface, forming in contact with the first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type, and wherein the ends the first semiconductor region disposed on the bonding surface on or near said second semiconductor region, and a mask formation step of forming a mask region covering at least a portion of said second semiconductor region, at least in the second semiconductor region, the mask region method of manufacturing a bipolar transistor having a step, the injecting of the first conductivity type impurity ions from an oblique direction inclined to the second semiconductor region side on the bonding surface as a mask.
  12. 【請求項12】 前記マスク領域は、ベースの電極であることを特徴とする請求項11記載のバイポーラトランジスタの製造方法。 12. The method of claim 11, wherein the mask region, method for producing a bipolar transistor according to claim 11, wherein it is a base electrode.
  13. 【請求項13】 前記半導体層に第1導電型の第1半導体領域と第2導電型の第2半導体領域とを形成する工程は、 第1導電型の半導体層上の一部にマスク領域を形成する過程と、 前記マスク領域をマスクとして斜め方向から第2導電型不純物イオンを前記第1導電型半導体層へ注入する過程と、 からなることを特徴とする請求項7又は請求項11記載のバイポーラトランジスタの製造方法。 13. Step of forming a second semiconductor region of the first semiconductor region and the second conductivity type of a first conductivity type in the semiconductor layer, a mask area on a portion of the semiconductor layer of the first conductivity type a step of forming, according to claim 7 or claim 11, wherein the composed the second conductivity type impurity ions from an oblique direction the mask region as a mask from the steps of injecting into the first conductivity type semiconductor layer method of manufacturing a bipolar transistor.
  14. 【請求項14】 絶縁面の半導体層のバイポーラトランジスタを形成する領域に第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成し、該絶縁面の半導体層の絶縁ゲート型電界効果トランジスタを形成する領域に第2導電型の第3半導体領域を形成する工程と、 端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第1半導体領域の少なくとも一部を覆う第1のマスク領域を形成し、前記第3半導体領域上に絶縁層を介して形成された第2のマスク領域とを形成する工程と、 少なくとも前記第2半導体領域に、前記第1のマスク領域をマスクとして接合面について前記第1半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入し、前記第3半導体領域に、前記第2の 14. formed in contact with the first semiconductor region and the second semiconductor region of a second conductivity type first conductivity type region forming a bipolar transistor of the semiconductor layer of the insulating surface, the semiconductor layer of the insulating surface of forming a third semiconductor region of the second conductivity type region forming an insulated gate field effect transistor, on the bonding surface of the end portion and the first semiconductor region and the second semiconductor region or in the vicinity thereof provided is a step of forming the first to form a first mask area covering at least part of the semiconductor region, the second mask region formed through an insulating layer on the third semiconductor region, at least in the second semiconductor region, the first of the first conductivity type impurity ions from an oblique direction inclined to the first semiconductor region side is injected for joint surface of the mask region as a mask, the third semiconductor region, wherein the second of スク領域をマスクとして該斜め方向と実質的に同一方向から第1導電型不純物イオンを注入する工程と、 を備えた半導体装置の製造方法。 A manufacturing method of a semiconductor device having a disk area from the oblique direction substantially same direction as a mask and implanting the first conductivity type impurity ions, the.
  15. 【請求項15】 絶縁面の半導体層のバイポーラトランジスタを形成する領域に第1導電型の第1半導体領域と第2導電型の第2半導体領域とを接して形成し、該絶縁面の半導体層の絶縁ゲート型電界効果トランジスタを形成する領域に第2導電型の第3半導体領域を形成する工程と、 端部が前記第1半導体領域と前記第2半導体領域との接合面上又はその近傍に配され、前記第2半導体領域の少なくとも一部を覆う第1のマスク領域を形成し、前記第3半導体領域上に絶縁層を介して形成された第2のマスク領域とを形成する工程と、 少なくとも前記第2半導体領域に、前記第1のマスク領域をマスクとして接合面について前記第2半導体領域側に傾いた斜め方向から第1導電型不純物イオンを注入し、前記第3半導体領域に、前記第2の 15. formed in contact with a first conductivity type first semiconductor region and the second semiconductor region of a second conductivity type region forming a bipolar transistor of the semiconductor layer of the insulating surface, the semiconductor layer of the insulating surface of forming a third semiconductor region of the second conductivity type region forming an insulated gate field effect transistor, on the bonding surface of the end portion and the first semiconductor region and the second semiconductor region or in the vicinity thereof provided is a step of forming a second to form a first mask area covering at least part of the semiconductor region, the second mask region formed through an insulating layer on the third semiconductor region, at least in the second semiconductor region, said bonding surface a first conductivity type impurity ions from an oblique direction inclined to the second semiconductor region side is injected for the first mask region as a mask, the third semiconductor region, wherein the second of スク領域をマスクとして該斜め方向と実質的に同一方向から第1導電型不純物イオンを注入する工程と、 を備えた半導体装置の製造方法。 A manufacturing method of a semiconductor device having a disk area from the oblique direction substantially same direction as a mask and implanting the first conductivity type impurity ions, the.
  16. 【請求項16】 前記第2半導体領域及び前記第3半導体領域に注入される第1導電型不純物イオンは同時に注入されることを特徴とする請求項14又は請求項15記載の半導体装置の製造方法。 16. The method of the second semiconductor region and the semiconductor device according to claim 14 or claim 15, wherein the third first-conductivity type impurity ions implanted into the semiconductor region characterized in that it is injected simultaneously .
  17. 【請求項17】 前記第2のマスク領域は、絶縁ゲート型電界効果トランジスタのゲート電極であることを特徴とする請求項14又は請求項15記載の半導体装置の製造方法。 17. The second mask area, The method of claim 14 or claim 15 semiconductor device, wherein the a gate electrode of an insulated gate field effect transistor.
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