JPH0628898A - Method for testing nonvolatile semiconductor memory - Google Patents

Method for testing nonvolatile semiconductor memory

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JPH0628898A
JPH0628898A JP18379992A JP18379992A JPH0628898A JP H0628898 A JPH0628898 A JP H0628898A JP 18379992 A JP18379992 A JP 18379992A JP 18379992 A JP18379992 A JP 18379992A JP H0628898 A JPH0628898 A JP H0628898A
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JP18379992A
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Japanese (ja)
Inventor
Shoichi Kawamura
祥一 河村
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PURPOSE:To simply perform a compensation test to data in a flash memory in a short time concerning a method for testing a nonvolatile semiconductor memory obtained by improving the compensation test to the data in the flash memory. CONSTITUTION:This method is the method for testing the nonvolatile semiconductor memory constituted of plural MIS transistors MC for memory cell having a floating gate 3 and storing information according to charge conditions in respective floating gates. This method is constituted so that a condition when the charge condition in the floating gate 3 of the MIS transistor for memory cell is positive or zero is regarded as a first data hold condition '1', and the condition when the charge condition in the floating gate 3 is negative is regarded as a second data hold condition '2', and a data read test is performed for only a test voltage V1 set between a gate voltage area for the first data hold condition and the gate voltage area for the second data hold condition.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は不揮発性半導体記憶装置の試験方法に関し、特に、フラッシュメモリにおけるデータの補償試験を改良した不揮発性半導体記憶装置の試験方法に関する。 BACKGROUND OF THE INVENTION This invention relates to a method for testing a nonvolatile semiconductor memory device and, more particularly, to a method of testing a nonvolatile semiconductor memory device with an improved compensating test data in the flash memory. 近年、不揮発性半導体記憶装置として、フラッシュメモリなるデバイスが提案されている。 Recently, as a non-volatile semiconductor memory device, a flash memory comprising the device have been proposed.
フラッシュメモリとは、データを電気的にプログラムすることができ、しかも、プログラムしたデータを電気的に一括して消去することが可能なROMである。 The flash memory, data can be electrically programmed, moreover, a ROM that can be erased electrically collectively programmed data. そして、最近では、このようなフラッシュメモリに対して、 And, in recent years, for such a flash memory,
データの補償試験を短時間で簡単に行うことが要望されている。 Be easily performed in a short time compensation test data is desired.

【0002】 [0002]

【従来の技術】近年、データを電気的にプログラムし、 In recent years, electrically program the data,
また、プログラムしたデータを電気的に一括して消去することができる不揮発性半導体記憶装置としてフラッシュメモリが使用されるようになって来ている。 The flash memory is becoming to be used to program data as a non-volatile semiconductor memory device can be erased electrically collectively. 図2は不揮発性半導体記憶装置に使用するメモリセル用MISトランジスタ10(MC:メモリセル) を説明するための図である。 2 MIS transistor 10 for a memory cell used in a nonvolatile semiconductor memory device: is a diagram for explaining the (MC memory cell). 同図において、参照符号1はコントロールゲート, In the figure, reference numeral 1 control gate,
2は酸化膜(絶縁膜),3はフローティングゲート, 4はトンネル酸化膜, 5は半導体基板, 6および7はソース領域およびドレイン領域を示している。 2 oxide film (insulating film), 3 floating gate, 4 the tunnel oxide film, 5 denotes a semiconductor substrate, 6 and 7 show the source and drain regions.

【0003】図2に示すフローティングゲート3を有するメモリセル10において、書き込みを行う場合には、例えば、ソース6を0ボルト, ドレイン7を9ボルト, そして, コントロールゲート1を12ボルトにする。 [0003] In the memory cell 10 having a floating gate 3 shown in FIG. 2, the case of writing, for example, a source 6 0 volts, the drain 7 9 volts and the control gate 1 to 12 volts. これにより、ソース6からドレイン7へ流れる電子(ホットエレクトロン)の一部がフローティングゲート3にトラップ(注入)され、メモリセル10にはデータ“0”が書き込まれる。 Thus, some of the electrons flowing from the source 6 to the drain 7 (hot electrons) are trapped (injected) into the floating gate 3, the memory cell 10 data "0" is written. 一方、消去を行う場合には、例えば、ソース6を12ボルト, ドレイン7をフローティング状態, On the other hand, when erasing, for example, the source 6 12 volts, the drain 7 floating state,
そして, コントロールゲート1を0ボルトにすると、フローティングゲート3にトラップされていた電子が抜き取られ、メモリセル10には、データ『1』が書き込まれる(データが消去される)。 When the control gate 1 to 0 volts, electrons trapped in the floating gate 3 is withdrawn, the memory cell 10, data "1" is (data is erased) written. ここで、例えば、フローティングゲート3に対して正の電荷が注入された場合には、データ“1”が書き込まれていることになる。 Here, for example, when a positive charge is injected into the floating gate 3, the data "1" is written.

【0004】図3は従来の不揮発性半導体記憶装置の一例を示す回路図であり、一般的なフラッシュメモリの回路構成を示すものである。 [0004] Figure 3 is a circuit diagram showing an example of a conventional nonvolatile semiconductor memory device, it shows a circuit configuration of a typical flash memory. 同図に示すフラッシュメモリにおいて、消去を行う場合、例えば、全てのメモリセルMCに共通のソース線SLに対して12Vを印加し、全てのワード線WL(コントロールゲート)および半導体基板の電位を0Vとし、且つ、全てのビット線BL(ドレイン)をオープンにすることにより、トンネル現象を生じさせて各メモリセルMCのフローティングゲートから電子を抜き取る。 In the flash memory shown in the figure, when erasing, for example, by applying a 12V to the common source line SL to all the memory cells MC, 0V potential of all the word lines WL (control gate) and the semiconductor substrate and then, and, by the open all of the bit line BL (drain), the electrons are extracted from the floating gate of each memory cell MC causes tunneling. そして、トンネル時間を制御することにより、フローティングゲートの電荷をほぼ零にして消去を行うようになっている。 By controlling the tunneling time, so as to erase in the substantially zero charge in the floating gate.

【0005】 [0005]

【発明が解決しようとする課題】上述したフラッシュメモリにおいて、メモリセルMCにおいて、セルの記憶状態としては3種類が考えられる。 In the flash memory described above INVENTION SUMMARY it is ## in the memory cell MC, and a storage state of the cell can be considered three. すなわち、第1はフローティングゲート3が正に帯電する状態、第2はフローティングゲート3が負に帯電する状態、そして、第3はフローティングゲート3が正にも負にも帯電していない状態である。 That is, the state first in the floating gate 3 is positively charged, the second state the floating gate 3 is negatively charged, and, third is the state in which the floating gate 3 is not also negatively charged to positively .

【0006】ところで、フラッシュメモリは、不揮発性であるためフローティングゲート3の電荷状態が正の場合でも負の場合でもデータ保持を一定年限保証する必要がある。 [0006] Flash memory is required for a certain maturity assure retention even when the charge state of the floating gate 3 is negative, even if positive for non-volatile. そのため、データ保持を一定年限保証するための試験においてスクリーニングを行う必要がある。 Therefore, it is necessary to perform screening in a test for a certain maturity assure retention. そして、スクリーニングを完全に実施するためには、フローティングゲート3の電荷状態が正の場合に対する補償と、フローティングゲート3の電荷状態が負の場合に対する補償とを両方とも実施する必要がある。 Then, in order to implement completely screened, and compensation for the case where the charge state of the floating gate 3 is positive, charge state of the floating gate 3 is required to implement both the compensation for the case of negative. その結果、 as a result,
データの補償試験に要する時間が非常に長く掛かることになっている。 The time required for compensating test data is supposed to take very long.

【0007】本発明は、上述した従来の不揮発性半導体記憶装置が有する課題に鑑み、フラッシュメモリにおけるデータの補償試験を短時間で簡単に行うことを目的とする。 [0007] The present invention has been made in view of the problems with the conventional nonvolatile semiconductor memory device described above, and an object thereof is easily performed in a short time compensation test data in the flash memory.

【0008】 [0008]

【課題を解決するための手段】本発明によれば、フローティングゲート3を有する複数のメモリセル用MISトランジスタMCで構成し、該各フローティングゲートの電荷状態により情報を記憶する不揮発性半導体記憶装置の試験方法であって、前記メモリセル用MISトランジスタMCのフローティングゲート3の電荷状態が正および零の時を第1のデータ保持状態“1”とし、且つ、該フローティングゲート3の電荷状態が負の時を第2のデータ保持状態“0”とし、該第1のデータ保持状態用のゲート電圧領域と該第2のデータ保持状態用のゲート電圧領域との間に設定した試験電圧V1に対してのみデータ読み出し試験を行うようにしたことを特徴とする不揮発性半導体記憶装置の試験方法が提供される。 According to the present invention SUMMARY OF], constituted by MIS transistors MC for a plurality of memory cells having a floating gate 3, the nonvolatile semiconductor memory device for storing information by the charge state of each of the floating gate a testing method, the charge state of the floating gate 3 of the MIS transistor MC for the memory cell when the positive and zero as the first data holding state "1", and the charge state of the floating gate 3 is negative the time the second data holding state "0", with respect to the test voltage V1 set between the gate voltage region and the gate voltage region of the data holding state of the second data holding state of said first test method of the nonvolatile semiconductor memory device being characterized in that to perform the data reading test only is provided.

【0009】 [0009]

【作用】本発明の不揮発性半導体記憶装置によれば、メモリセル用MISトランジスタMCのフローティングゲート3の電荷状態が正および零の時を第1のデータ保持状態“1”、且つ、該フローティングゲート3の電荷状態が負の時を第2のデータ保持状態“0”とされる。 According to the nonvolatile semiconductor memory device of the present invention, a first data holding state when the positive and zero charge state of the floating gate 3 of the MIS transistor MC for the memory cell "1", and, the floating gate 3 charge state is when the negative and the second data holding state "0". そして、第1のデータ保持状態用のゲート電圧領域と第2 Then, a gate voltage region for the first data holding state and a second
のデータ保持状態用のゲート電圧領域との間に試験電圧V1が設定され、この試験電圧V1に対してのみデータ読み出し試験が行われるようになている。 Tested voltage V1 is set between the gate voltage region of the data holding state of, and such as data reading test is performed only for the test voltage V1. これによって、データの補償試験を短時間で簡単に行うことができる。 This can be easily performed in a short time compensation test data.

【0010】 [0010]

【実施例】以下、図面を参照して本発明に係る不揮発性半導体記憶装置の試験方法の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of a test method for a nonvolatile semiconductor memory device according to the present invention with reference to the drawings. ここで、本実施例の方法が適用される不揮発性半導体記憶装置(フラッシュメモリ)および該フラッシュメモリに使用するメモリセル用MISトランジスタ(メモリセル) Here, the nonvolatile semiconductor memory device in which the method is applied in this embodiment (flash memory) and MIS transistor memory cell for use in the flash memory (memory cells)
は、基本的には、図3および図2を参照して説明したものと同様である。 Is basically the same as that described with reference to FIGS. 3 and FIG. すなわち、本実施例が適用されるフラッシュメモリは、図2および図3に示すように、複数のワード線WLおよび複数のビット線BLの交差個所にフローティングゲート3を有する複数のメモリセルMCをマトリクス状に配置して構成され、各メモリセルMCにおけるフローティングゲートの電荷状態により情報を記憶するようになっている。 That is, the flash memory of the present embodiment is applied, as shown in FIGS. 2 and 3, a plurality of memory cells MC having a floating gate 3 to intersections of a plurality of word lines WL and a plurality of bit lines BL matrix is constructed by arranging the Jo, it is adapted to store information by the charge state of the floating gate in each memory cell MC.

【0011】図1は本発明に係る不揮発性半導体記憶装置の試験方法の原理を説明するための図である。 [0011] Figure 1 is a diagram for explaining the principle of the non-volatile test method of the semiconductor memory device according to the present invention. まず、 First of all,
図1中の一点鎖線で示すように、第1の実施例では、メモリセル(メモリセル用MISトランジスタ)MCのフローティングゲート3の電荷状態が正の時(FG=+) As shown by a chain line in FIG. 1, in the first embodiment, a memory cell when the charge state of the floating gate 3 of MC (MIS transistor memory cell) is positive (FG = +)
および零の時(FG=空)をデータ“1”の状態とし、 And then when the zero (FG = empty) the state of data "1",
また、フローティングゲート3の電荷状態が負の時(F Further, when the charge state of the floating gate 3 is negative (F
G=−)をデータ“0”の状態とするようになっている。 G = -) is made to be the state of data "0". そして、図1から明らかなように、データ“1”を読み出すためのゲート電圧領域R 11とデータ“0”を読み出すためのゲート電圧領域R 10との間に試験電圧V1 As apparent from FIG. 1, the test voltage between the gate voltage region R 10 for reading a gate voltage region R 11 and data "0" for reading data "1" V1
を設定し、該試験電圧V1に対してのみデータ読み出し試験を行うようになっている。 Set, and performs a data read test only for the test voltage V1.

【0012】すなわち、読み出し時におけるメモリセルMCのコントロールゲート1に対するバイアス電圧VG Namely, the bias voltage VG to the control gate 1 of the memory cells MC during the read
を、フローティングゲート3の電荷状態が零の時の電圧(Vth−B)と負の時の電圧(Vth+C)との中間(V The intermediate between the voltage when the charge state of the floating gate 3 is zero (Vth-B) and negative when the voltage (Vth + C) (V
1:例えば、5ボルト程度)に設定するようになっている。 1: for example, so as to set to about 5 volts). この状態において、仮に、メモリセルMCのデータ保持特性が劣化していった場合を考える。 In this state, if, consider a case where data retention characteristic of the memory cell MC began to deteriorate. まず、メモリセルMCのフローティングゲート3が正(+)に帯電していた場合、データ保持特性の劣化により、フローティングゲート3の電荷は、正(+)から零(空)に向かって減少するが、この時の出力データは“1”のままである。 First, if you were charged to the floating gate 3 is positive in the memory cell MC (+), the deterioration of the data retention characteristic, the charge of the floating gate 3 is reduced toward zero from the positive (+) (empty) , output data at this time remains at "1". しかしながら、メモリセルMCのフローティングゲート3が負(−)に帯電していた場合、データ保持特性の劣化により、フローティングゲート3の電荷は、負(−)から零(空)に向かって減少するが、この時の出力データは“0”から“1”に変化して、データ保持特性不良が見えてくる。 However, the floating gate 3 of the memory cell MC is negative - if you were charged, due to deterioration of the data retention characteristic, the charge of the floating gate 3, a negative () (-), but decreases towards zero (empty) to , output data at this time is changed from "0" to "1", the data retention characteristic failure comes into view. 従って、本第1の実施例においては、試験電圧を電圧V1、すなわち、フローティングゲート3の電荷状態が零の時の閾値電圧よりも十分高く設定することによって、1回のデータ読み出し試験だけでデータ保持特性保証用のスクリーニングを行うようになっている。 Accordingly, the present first embodiment, the test voltage voltage V1, i.e., by charge state of the floating gate 3 is set sufficiently higher than the threshold voltage when the zero data only once in the data reading test It is adapted to perform screening for retention characteristics guarantee.

【0013】次に、図1中の破線で示すように、第2の実施例では、メモリセルMCのフローティングゲート3 Next, as indicated by a broken line in FIG. 1, in the second embodiment, the floating gate 3 of the memory cells MC
の電荷状態が正の時(FG=+)をデータ“1”の状態とし、また、フローティングゲート3の電荷状態が零の時(FG=空)および負の時(FG=−)をデータ“0”の状態とするようになっている。 When the state of charge is positive (FG = +) and the state of data "1", and when the charge state of the floating gate 3 is zero (FG = empty) and when negative (FG = -) data " It is adapted to the state of 0 ". そして、図1から明らかなように、データ“1”を読み出すためのゲート電圧領域R 21とデータ“0”を読み出すためのゲート電圧領域R 20との間に試験電圧V2を設定し、該試験電圧V2に対してのみデータ読み出し試験を行うようになっている。 As apparent from FIG. 1, to set the test voltage V2 between the gate voltage region R 20 for reading the gate voltage region R 21 and the data "0" for reading data "1", the test and it performs a data read test only for voltage V2.

【0014】すなわち、読み出し時におけるメモリセルMCのコントロールゲート1に対するバイアス電圧VG [0014] That is, the bias voltage VG to the control gate 1 of the memory cells MC during the read
を、フローティングゲート3の電荷状態が正の時の電圧(Vth−A)と零の時の電圧(Vth−B)との中間(V The intermediate (V between the voltage when the charge state is positive floating gate 3 (Vth-A) and voltage when zero (Vth-B)
2:例えば、0ボルト程度)に設定するようになっている。 2: For example, so as to set to 0 degree volts). この状態において、仮に、メモリセルMCのデータ保持特性が劣化していった場合を考える。 In this state, if, consider a case where data retention characteristic of the memory cell MC began to deteriorate. まず、メモリセルMCのフローティングゲート3が正(+)に帯電していた場合、データ保持特性の劣化により、フローティングゲート3の電荷は、正(+)から零(空)に向かって減少する。 First, if you were charged to the floating gate 3 is positive in the memory cell MC (+), the deterioration of the data retention characteristic, the charge of the floating gate 3 is reduced toward the positive (+) to zero (empty). この時、出力データは“1”から“0”に変化して、データ保持特性不良が見えてくる。 At this time, the output data is changed from "0" to "1", the data retention characteristics failure comes into view. しかしながら、メモリセルMCのフローティングゲート3が負(−)に帯電していた場合、データ保持特性の劣化により、フローティングゲート3の電荷は、負(−)から零(空)に向かって減少するが、この時の出力データは“0”のままである。 However, the floating gate 3 of the memory cell MC is negative - if you were charged, due to deterioration of the data retention characteristic, the charge of the floating gate 3, a negative () (-), but decreases towards zero (empty) to , output data at this time remains at "0". 従って、本第2の実施例においては、試験電圧を電圧V2、すなわち、フローティングゲート3の電荷状態が零の時の閾値電圧よりも十分低く設定することによって、1回のデータ読み出し試験だけでデータ保持特性保証用のスクリーニングを行うようになっている。 Accordingly, In the second embodiment, the test voltage voltage V2, i.e., by charge state of the floating gate 3 is set to be sufficiently lower than the threshold voltage when the zero data only once in the data reading test It is adapted to perform screening for retention characteristics guarantee.

【0015】このように、本実施例の不揮発性半導体記憶装置の試験方法によれば、メモリセルMCのフローティングゲート3の電荷状態が正および零の時を第1のデータ保持状態“1",且つ, 負の時を第2のデータ保持状態“0”と規定するか、或いは、正の時を第1のデータ保持状態“1",且つ, 零および負の時を第2のデータ保持状態“0”と規定し、第1のデータ保持状態用のゲート電圧領域と第2のデータ保持状態用のゲート電圧領域との間に設定された試験電圧V1或いはV2に対してデータ読み出し試験を1回だけ行えば、メモリセルMCのデータ保持特性を保証を試験したことになる。 [0015] Thus, according to the test method of the nonvolatile semiconductor memory device of this embodiment, the first data holding state when the positive and zero charge state of the floating gate 3 of the memory cell MC "1", and, when the negative or defining a second data holding state "0", or positive first data holding state when "1", and, when the zero and negative second data holding state defined as "0", 1 data reading test for the configured test voltage V1 or V2 between the gate voltage region for the first data holding state and the gate voltage region for the second data holding state by performing only times, it means that the tested assure retention characteristics of the memory cell MC.

【0016】 [0016]

【発明の効果】以上、詳述したように、本発明の不揮発性半導体記憶装置によれば、データの補償試験を短時間で簡単に行うことができる。 Effect of the Invention] As described above in detail, according to the nonvolatile semiconductor memory device of the present invention can be easily performed in a short time compensation test data.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る不揮発性半導体記憶装置の試験方法の原理を説明するための図である。 1 is a diagram for explaining the principle of the test method of the nonvolatile semiconductor memory device according to the present invention.

【図2】不揮発性半導体記憶装置に使用するメモリセル用MISトランジスタを説明するための図である。 2 is a diagram for explaining a MIS transistor memory cell used in a nonvolatile semiconductor memory device.

【図3】従来の不揮発性半導体記憶装置の一例を示す回路図である。 3 is a circuit diagram showing an example of a conventional nonvolatile semiconductor memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…コントロールゲート 2…酸化膜 3…フローティングゲート 4…トンネル酸化膜 5…半導体基板 6…ソース領域(ソース) 7…ドレイン領域(ドレイン) 10,MC…メモリセル BL…ビット線 WL…ワード線 SL…ソース線 1 ... control gate 2 ... oxide film 3 ... floating gate 4 ... tunnel oxide film 5 ... semiconductor substrate 6 ... source region (source) 7 ... drain region (drain) 10, MC ... memory cell BL ... bit lines WL ... word line SL ... source line

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/10 8728−4M 421 8728−4M ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 5 in the identification symbol Agency Docket No. FI technology display location H01L 27/10 8728-4M 421 8728-4M

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 フローティングゲート(3) を有する複数のメモリセル用MISトランジスタ(MC)で構成し、該各フローティングゲートの電荷状態により情報を記憶する不揮発性半導体記憶装置の試験方法であって、 前記メモリセル用MISトランジスタ(MC)のフローティングゲート(3) の電荷状態が正および零の時を第1のデータ保持状態("1") とし、且つ、該フローティングゲート(3) の電荷状態が負の時を第2のデータ保持状態 1. A constituted by the floating gate (3) MIS transistor for a plurality of memory cells having (MC), a test method for a nonvolatile semiconductor memory device for storing information by the charge state of each of the floating gates, wherein the floating gate (3) a first data holding state when the charge state is positive and zero of the memory cell MIS transistor (MC) ( "1"), and, the charge state of the floating gate (3) second data holding state when the negative
    ("0") とし、該第1のデータ保持状態用のゲート電圧領域と該第2のデータ保持状態用のゲート電圧領域との間に設定した試験電圧(V1)に対してのみデータ読み出し試験を行うようにしたことを特徴とする不揮発性半導体記憶装置の試験方法。 ( "0"), and only the data read tested against the set test voltage (V1) between the gate voltage region and the second gate voltage region of the data holding state of the data holding state of said first the method of testing a nonvolatile semiconductor memory device is characterized in that to perform the.
  2. 【請求項2】 前記試験電圧(V1)を、前記フローティングゲート(3) の電荷状態が零の時の閾値電圧よりも十分高く設定するようにしたことを特徴とする請求項1の不揮発性半導体記憶装置の試験方法。 Wherein said test voltage (V1), said floating gate (3) non-volatile semiconductor according to claim 1 in which the charge state is characterized in that so as to set sufficiently higher than the threshold voltage when the zero the method of testing a storage device.
  3. 【請求項3】 フローティングゲート(3) を有する複数のメモリセル用MISトランジスタ(MC)で構成し、該各フローティングゲートの電荷状態により情報を記憶する不揮発性半導体記憶装置の試験方法であって、 前記メモリセル用MISトランジスタ(MC)のフローティングゲート(3) の電荷状態が正の時を第1のデータ保持状態("1") とし、且つ、該フローティングゲート(3) の電荷状態が零および負の時を第2のデータ保持状態 3. Configure a floating gate (3) MIS transistor for a plurality of memory cells having (MC), a test method for a nonvolatile semiconductor memory device for storing information by the charge state of each of the floating gates, wherein the memory cell MIS transistor first data holding state when the charge state is positive floating gate (3) of the (MC) ( "1"), and the charge state of the floating gate (3) is zero and second data holding state when the negative
    ("0") とし、該第1のデータ保持状態用のゲート電圧領域と該第2のデータ保持状態用のゲート電圧領域との間に設定した試験電圧(V2)に対してのみデータ読み出し試験を行うようにしたことを特徴とする不揮発性半導体記憶装置の試験方法。 ( "0"), and only the data read tested against the set test voltage (V2) between the gate voltage region and the second gate voltage region of the data holding state of the data holding state of said first the method of testing a nonvolatile semiconductor memory device is characterized in that to perform the.
  4. 【請求項4】 前記試験電圧(V1)を、前記フローティングゲート(3) の電荷状態が零の時の閾値電圧よりも十分低く設定するようにしたことを特徴とする請求項1の不揮発性半導体記憶装置の試験方法。 Wherein said test voltage (V1), said floating gate (3) non-volatile semiconductor according to claim 1 in which the charge state is characterized in that so as to set sufficiently lower than the threshold voltage when the zero the method of testing a storage device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150707A (en) * 2003-09-17 2005-06-09 Sandisk Corp Method for discriminating non-volatile memory element by inadequate subthreshold value gradient or weak transconductance

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