JPH06267285A - Non-volatile semiconductor memory and method for using it - Google Patents
Non-volatile semiconductor memory and method for using itInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電気的に情報を書き込
むことができる不揮発性半導体記憶装置及びその使用方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device capable of electrically writing information and a method of using the same.
【０００２】[0002]
【従来の技術】不揮発性半導体記憶装置の一種にＥＰＲ
ＯＭ（Erasable and Programmable Read Only Memory)
がある。このＥＰＲＯＭは、記憶されている情報を紫外
線の照射により消去することができ且つ電気的に繰り返
して情報を書き込むことができる読み出し専用メモリ
（ＲＯＭ）である。2. Description of the Related Art EPR is a type of non-volatile semiconductor memory device.
OM (Erasable and Programmable Read Only Memory)
There is. This EPROM is a read-only memory (ROM) in which stored information can be erased by irradiation of ultraviolet rays and information can be electrically and repeatedly written.
【０００３】図３に、代表的なＥＰＲＯＭの電気的結線
の様子を４個のメモリセルについて示す。FIG. 3 shows a state of electrical connection of a typical EPROM for four memory cells.
【０００４】各メモリセル１０〜１３は、電極を持たな
いフローティングゲート１１０〜１１３を有している。
そして、ワード線１００がメモリセル１０と１１のコン
トロールゲートに夫々接続され、ワード線１０１がメモ
リセル１２と１３のコントロールゲートに夫々接続され
ている。但し、実際には、各ワード線と各コントロール
ゲートは例えばポリシリコンにより一体に構成され、ワ
ード線自体が、各メモリセルの領域において、そのコン
トロールゲートを構成する。一方、メモリセル１０と１
２のドレインには夫々ビット線１０２が接続され、メモ
リセル１１と１３のドレインには夫々ビット線１０３が
接続されている。更に、各メモリセル１０〜１３のソー
スは共通のソース線１０４に接続されている。Each of the memory cells 10 to 13 has floating gates 110 to 113 having no electrodes.
The word line 100 is connected to the control gates of the memory cells 10 and 11, respectively, and the word line 101 is connected to the control gates of the memory cells 12 and 13, respectively. However, in reality, each word line and each control gate are integrally formed of, for example, polysilicon, and the word line itself constitutes the control gate in the region of each memory cell. On the other hand, memory cells 10 and 1
The bit line 102 is connected to the drains of the memory cells 2 and 2, and the bit line 103 is connected to the drains of the memory cells 11 and 13, respectively. Further, the sources of the memory cells 10 to 13 are connected to the common source line 104.
【０００５】このように構成されたＥＰＲＯＭにおい
て、従来、例えばメモリセル１０に書き込みを行う場
合、ワード線１００の電位を例えば１２Ｖにするととも
にその他のワード線の電位を０Ｖにし、また、ビット線
１０２の電位を例えば５Ｖにするとともにその他のビッ
ト線の電位を０Ｖにし、更に、ソース線１０４の電位を
０Ｖにする。In the EPROM having such a structure, conventionally, for example, when writing to the memory cell 10, the potential of the word line 100 is set to 12 V, the potentials of the other word lines are set to 0 V, and the bit line 102 is used. Is set to 5V, the potentials of the other bit lines are set to 0V, and the potential of the source line 104 is set to 0V.
【０００６】この時、各メモリセルにおけるコントロー
ルゲートとフローティングゲートの間の容量結合係数
（カップリングレシオ）を０．６とすると、メモリセル
１０のフローティングゲート１１０には約７Ｖの電位が
誘起される。そして、これにより、メモリセル１０のド
レイン−ソース間にチャネルが形成され、高いゲート電
圧とドレイン電圧のために、ドレイン近傍で高エネルギ
ーの電子（ホットエレクトロン）が発生し、このホット
エレクトロンがシリコン基板とゲート酸化膜の間の電位
障壁（電子の場合、例えば、３．２ｅＶ）を越えてフロ
ーティングゲート１１０に注入される。At this time, assuming that the capacitive coupling coefficient (coupling ratio) between the control gate and the floating gate in each memory cell is 0.6, a potential of about 7 V is induced in the floating gate 110 of the memory cell 10. . As a result, a channel is formed between the drain and source of the memory cell 10, high energy electrons (hot electrons) are generated near the drain due to the high gate voltage and drain voltage, and these hot electrons are generated in the silicon substrate. Is injected into the floating gate 110 across a potential barrier (for example, 3.2 eV in the case of electrons) between the gate oxide film and the gate oxide film.
【０００７】このようにして注入された電子は、フロー
ティングゲート１１０が非常に低い導電率の酸化膜に囲
まれているために、ワード線１００とビット線１０２の
電圧を開放した後も、そのフローティングゲート１１０
に半永久的に留まり、記憶状態が保持される。この記憶
状態をデータ“０”とする。一方、ワード線とビット線
の何れかに電圧が印加されないメモリセルでは、そのフ
ローティングゲートに電子が注入されず、記憶状態がデ
ータ“１”になる。Since the floating gate 110 is surrounded by an oxide film having a very low conductivity, the electrons injected in this manner are floating even after the voltage of the word line 100 and the bit line 102 is released. Gate 110
It remains semi-permanently in, and the memory state is retained. This storage state is data "0". On the other hand, in a memory cell to which a voltage is not applied to either the word line or the bit line, electrons are not injected into the floating gate, and the storage state becomes data “1”.
【０００８】そして、このメモリセル１０からデータを
読み出す場合には、ワード線１００の電位を例えば５Ｖ
にするとともにその他のワード線の電位を０Ｖにし、ま
た、ビット線１０２の電位を例えば１Ｖにするとともに
その他のビット線の電位を０Ｖにし、更に、ソース線１
０４の電位を０Ｖにする。When reading data from the memory cell 10, the potential of the word line 100 is set to 5 V, for example.
And the potentials of the other word lines are set to 0V, the potentials of the bit lines 102 are set to 1V, and the potentials of the other bit lines are set to 0V, respectively.
The potential of 04 is set to 0V.
【０００９】すると、メモリセル１０の記憶状態が
“０”でそのしきい値電圧が高い（例えば６〜８Ｖ）場
合には、そのメモリセルのドレイン−ソース間に電流が
流れないが、記憶状態が“１”でしきい値電圧が低い
（例えば２〜３Ｖ）場合には、そのメモリセルのドレイ
ン−ソース間に電流が流れる。そして、この電流の違い
をダミーセルの電流値と比較することにより、メモリセ
ル１０の記憶状態が検出され、データの読み出しが行わ
れる。Then, when the memory state of the memory cell 10 is "0" and its threshold voltage is high (for example, 6 to 8 V), no current flows between the drain and source of the memory cell, but the memory state is Is 1 and the threshold voltage is low (for example, 2 to 3 V), a current flows between the drain and source of the memory cell. Then, by comparing this difference in current with the current value of the dummy cell, the storage state of the memory cell 10 is detected and data is read.
【００１０】[0010]
【発明が解決しようとする課題】従来のＥＰＲＯＭで
は、上述したように、１個のメモリセルに“０”と
“１”の２個の記憶状態しか与えていなかった。即ち、
単位メモリセルを１ビット（２値）のデータの記憶にし
か用いていなかった。このため、メモリセルアレイ全体
で記憶する情報量が少ないという欠点があった。In the conventional EPROM, as described above, only one memory cell is provided with two storage states, "0" and "1". That is,
The unit memory cell was used only for storing 1-bit (binary) data. Therefore, there is a drawback that the amount of information stored in the entire memory cell array is small.
【００１１】そこで、本発明の目的は、特にメモリセル
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置及びその使用方法を提供
することである。Therefore, an object of the present invention is to provide a non-volatile semiconductor memory device which can increase its storage capacity without increasing the number of memory cells and a method of using the same.
【００１２】[0012]
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、コントロールゲートとフローティ
ングゲートの２重ゲート構造を有するメモリセルの前記
フローティングゲートに電荷を注入することによってそ
のメモリセルのしきい値電圧を変化させ、このしきい値
電圧の変化状態を情報の記憶に利用する不揮発性半導体
記憶装置において、前記コントロールゲートに接続され
たワード線と、前記メモリセルに形成されたドレインに
接続されたビット線と、少なくとも３段階のレベルに変
化する電圧を前記ワード線に印加する書き込み電圧発生
回路と、前記ビット線に所定のタイミングでパルス状の
電圧を印加する書き込みパルス発生回路とを有する。In order to solve the above-mentioned problems, the present invention provides a memory cell having a double gate structure of a control gate and a floating gate by injecting charges into the floating gate of the memory cell. And a drain formed in the memory cell in a nonvolatile semiconductor memory device that changes the threshold voltage of the memory cell and uses the changed state of the threshold voltage for storing information. A bit line connected to the bit line, a write voltage generation circuit that applies a voltage that changes to at least three levels to the word line, and a write pulse generation circuit that applies a pulsed voltage to the bit line at a predetermined timing. Have.
【００１３】本発明の好ましい態様においては、前記書
き込み電圧発生回路が、２n （ｎ≧２）段階のレベルに
階段状に変化する電圧を発生する。In a preferred aspect of the present invention, the write voltage generating circuit generates a voltage that changes stepwise at a level of 2 n (n ≧ 2) stages.
【００１４】また、本発明の不揮発性半導体記憶装置の
使用方法では、複数の前記メモリセルからなるマトリク
スの列線又は行線を構成する複数の前記ワード線のうち
の選択されたワード線に少なくとも３段階のレベルに変
化する書き込み電圧を印加するとともに、前記選択され
たワード線に所望レベルの書き込み電圧が印加されてい
る時に、前記マトリクスの行線又は列線を構成する複数
の前記ビット線のうちの選択されたビット線にパルス状
の電圧を印加し、これにより、前記選択されたワード線
と前記選択されたビット線により選択されたメモリセル
のフローティングゲートに、前記選択されたビット線に
前記パルス状の電圧が印加された時に前記選択されたワ
ード線に印加されている書き込み電圧のレベルに対応し
た所定量の電荷を注入し、その選択されたメモリセル
に、その書き込み電圧のレベルに対応した情報を記憶さ
せる。In the method of using the nonvolatile semiconductor memory device of the present invention, at least a selected word line of the plurality of word lines forming the column line or the row line of the matrix composed of the plurality of memory cells is at least selected. When a write voltage that changes in three levels is applied and a write voltage of a desired level is applied to the selected word line, a plurality of bit lines that form a row line or a column line of the matrix are applied. A pulsed voltage is applied to one of the selected bit lines, whereby a floating gate of the memory cell selected by the selected word line and the selected bit line is applied to the selected bit line. When the pulsed voltage is applied, a predetermined amount of charge corresponding to the level of the write voltage applied to the selected word line is applied. Type in the selected memory cell, and stores the information corresponding to the level of the write voltage.
【００１５】また、本発明の好ましい態様においては、
前記選択されたワード線に、２n （ｎ≧２）段階のレベ
ルに階段状に変化する電圧を印加する。In a preferred embodiment of the present invention,
A voltage that changes stepwise at a level of 2 n (n ≧ 2) is applied to the selected word line.
【００１６】[0016]
【作用】本発明の不揮発性半導体記憶装置及びその書き
込み方法では、単位メモリセルに３値以上のデータ、例
えば、２n （ｎ≧２）段階のレベルに変化する書き込み
電圧を用いて書き込みを行った場合にはｎビット（２ｎ
値）のデータを記憶させることができるので、特にメモ
リセルの数を増やさなくても、装置全体の記憶容量を大
きくすることができる。In the non-volatile semiconductor memory device and the method of writing the same according to the present invention, data is written into a unit memory cell by using three or more values of data, for example, a write voltage that changes to a level of 2 n (n ≧ 2) stages. N bits (2n
Since (value) data can be stored, the storage capacity of the entire device can be increased without increasing the number of memory cells.
【００１７】[0017]
【実施例】以下、本発明を実施例につき図面を参照して
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings.
【００１８】図１（ａ）に、本発明を適用したＥＰＲＯ
Ｍの主要構成を示す。FIG. 1A shows an EPRO to which the present invention is applied.
The main structure of M is shown.
【００１９】同図において、メモリセルアレイ１を構成
する各メモリセルの構成並びにそれらとワード線、ビッ
ト線及びソース線との接続は、図３で説明したものと同
じである。そして、各メモリセルのコントロールゲート
に接続されたワード線が列デコーダ２に接続され、一
方、各メモリセルのドレインに接続されたビット線が行
セレクタ４を介して行デコーダ３に接続されている。In the figure, the configuration of each memory cell that constitutes the memory cell array 1 and the connection between each memory cell and the word line, bit line and source line are the same as those described with reference to FIG. The word line connected to the control gate of each memory cell is connected to the column decoder 2, while the bit line connected to the drain of each memory cell is connected to the row decoder 3 via the row selector 4. .
【００２０】そして、アドレスバッファ５を介して入力
されたアドレス信号がこれらのデコーダ２及び３に送ら
れ、これらのデコーダ２及び３で夫々列線（ワード線）
及び行線（ビット線）の選択が行われる。Then, the address signal input through the address buffer 5 is sent to the decoders 2 and 3, and the decoders 2 and 3 respectively supply column lines (word lines).
The row line (bit line) is selected.
【００２１】また、レベルが階段状に変化する電圧を発
生する可変電圧発生回路６が列デコーダ２を介してメモ
リセルアレイ１の各ワード線に接続されるとともに、パ
ルス状の電圧を発生するパルス発生回路７が行セレクタ
４を介してメモリセルアレイ１の各ビット線に接続され
ている。なお、図中、８は読み出し回路である。A variable voltage generating circuit 6 for generating a voltage whose level changes stepwise is connected to each word line of the memory cell array 1 through a column decoder 2 and a pulse generating circuit for generating a pulsed voltage is generated. The circuit 7 is connected to each bit line of the memory cell array 1 via the row selector 4. In the figure, reference numeral 8 is a read circuit.
【００２２】次に、図１（ａ）（ｂ）及び図３を参照し
て本実施例のＥＰＲＯＭの書き込み動作を説明する。Next, the writing operation of the EPROM of this embodiment will be described with reference to FIGS. 1A and 1B and FIG.
【００２３】今、図３のメモリセル１０に書き込みを行
う場合には、図１（ｂ）に示すように、０Ｖから１ｍｓ
毎に１０Ｖ、１１Ｖ、１２Ｖと階段状にレベルが変化す
る階段状電圧を、半導体チップ内に内蔵する可変電圧発
生回路６で発生させ、この階段状電圧を、列デコーダ２
により選択したワード線１００に印加し、その他のワー
ド線の電位を全て０Ｖにする。Now, when writing to the memory cell 10 of FIG. 3, as shown in FIG.
The variable voltage generating circuit 6 built in the semiconductor chip generates a stepwise voltage whose level changes stepwisely by 10V, 11V, and 12V for each, and the stepwise voltage is generated by the column decoder 2
Is applied to the selected word line 100, and the potentials of the other word lines are all set to 0V.
【００２４】そして、例えば、ワード線１００に１１Ｖ
の電圧が印加されているタイミングに合わせて、行デコ
ーダ３により選択したビット線１０２にパルス発生回路
７から例えば８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、その他のビット線の電位は全て０Ｖにする。この印
加時間は、０．５〜１ｍｓの間の適当な値を設定可能で
ある。また、共通ソース１０４の電位は０Ｖにする。Then, for example, 11 V is applied to the word line 100.
A voltage of 8.5 V, for example, is applied from the pulse generation circuit 7 to the bit line 102 selected by the row decoder 3 for 0.8 ms in accordance with the timing at which the voltage of 1 is applied. Set all to 0V. This application time can be set to an appropriate value between 0.5 and 1 ms. Further, the potential of the common source 104 is set to 0V.
【００２５】これによりメモリセル１０のドレイン−ソ
ース間にチャネルが形成され、且つ、高いゲート電圧と
ドレイン電圧のためにドレイン近傍で発生したホットエ
レクトロンがシリコン−ゲート酸化膜間の電位障壁を越
えてフローティングゲート１１０に注入されることによ
り情報が書き込まれる。この結果、メモリセル１０のし
きい値電圧が約４Ｖになり、この状態を“１０”状態と
する。As a result, a channel is formed between the drain and source of the memory cell 10, and hot electrons generated near the drain due to the high gate voltage and drain voltage exceed the potential barrier between the silicon and the gate oxide film. Information is written by being injected into the floating gate 110. As a result, the threshold voltage of the memory cell 10 becomes about 4V, and this state is set to the "10" state.
【００２６】同様にして、ワード線１００に１０Ｖの電
圧が印加されているタイミングに合わせて、ビット線１
０２に８．５Ｖのパルス状電圧を印加すると、メモリセ
ル１０のしきい値電圧は約３Ｖになり、この状態を“０
１”状態とする。Similarly, the bit line 1 is synchronized with the timing when the voltage of 10 V is applied to the word line 100.
When a pulsed voltage of 8.5 V is applied to 02, the threshold voltage of the memory cell 10 becomes about 3 V, and this state is set to "0".
1 ”state.
【００２７】更に、ワード線１００に１２Ｖの電圧が印
加されているタイミングに合わせて、ビット線１０２に
８．５Ｖのパルス状電圧を印加すると、メモリセル１０
のしきい値電圧は約５Ｖになり、この状態を“１１”状
態とする。Further, when a pulsed voltage of 8.5 V is applied to the bit line 102 at the timing when the voltage of 12 V is applied to the word line 100, the memory cell 10
Has a threshold voltage of about 5 V, and this state is referred to as "11" state.
【００２８】そして、メモリセル１０に書き込みを行っ
ていない状態を“００”状態とする。この状態でのメモ
リセル１０のしきい値電圧は約２Ｖである。Then, the state where the memory cell 10 is not written is set to the "00" state. The threshold voltage of the memory cell 10 in this state is about 2V.
【００２９】以上に説明したように、プログラミング方
式は、チャネルホットエレクトロン注入方式を用い、コ
ントロールゲートにかける電圧（ＶCG）によりプログラ
ミング後のしきい値電圧（Ｖth）が変化する特性を利用
する。図４に、コントロールゲートにかける電圧を変化
させた場合の書き込み時間と書き込み後のしきい値電圧
との関係を示す。内蔵回路から発生したステップ状の電
圧を選択ワード線に印加し、ビット線にかけるパルスの
タイミングを制御することにより、プログラミング後の
しきい値電圧（Ｖth）を４種類設定することが可能とな
る。しきい値電圧の設定値は、書き込まない状態を１状
態とし、他の状態は、３〔Ｖ〕から１〔Ｖ〕おきに設定
する。As described above, the programming method uses the channel hot electron injection method and utilizes the characteristic that the threshold voltage (V th ) after programming is changed by the voltage (V CG ) applied to the control gate. . FIG. 4 shows the relationship between the writing time and the threshold voltage after writing when the voltage applied to the control gate is changed. By applying the stepwise voltage generated from the built-in circuit to the selected word line and controlling the timing of the pulse applied to the bit line, it is possible to set four types of threshold voltage (V th ) after programming. Become. As for the set value of the threshold voltage, the state where no writing is performed is set to one state, and the other states are set every 3 [V] to 1 [V].
【００３０】次に、本実施例のＥＰＲＯＭの読み出し動
作を説明する。Next, the read operation of the EPROM of this embodiment will be described.
【００３１】今、メモリセル１０の読み出しを行う場合
には、０Ｖから１ｍｓ毎に２．５Ｖ、３．５Ｖ、４．５
Ｖと階段状にレベルが変化する階段状電圧を可変電圧発
生回路６で発生させ、この階段状電圧をワード線１００
に印加し、その他のワード線の電位を全て０Ｖにする。
また、ビット線１０２の電位を例えば１Ｖにするととも
にその他のビット線の電位を全て０Ｖにし、更に、共通
ソース１０４の電位を０Ｖにする。Now, when reading the memory cell 10, 2.5V, 3.5V, and 4.5V from 0V every 1 ms.
A variable voltage generating circuit 6 generates a stepwise voltage whose level changes in a stepwise manner with V, and the stepwise voltage is generated by the word line 100.
Is applied to all the other word lines to 0V.
Further, the potential of the bit line 102 is set to, for example, 1V, the potentials of the other bit lines are set to 0V, and the potential of the common source 104 is set to 0V.
【００３２】そして、ワード線１００に２．５Ｖの電圧
が印加されている時にメモリセル１０のドレイン−ソー
ス間に電流が流れた場合には、読み出し回路８は“０
０”のデータを出力する。また、ワード線１００に２．
５Ｖの電圧が印加されている時にはドレイン−ソース間
に電流が流れず、３．５Ｖの電圧が印加された時に電流
が流れた場合には、読み出し回路８は“０１”のデータ
を出力する。更に、ワード線１００に３．５Ｖの電圧が
印加されている時にもドレイン−ソース間に電流が流れ
ず、４．５Ｖの電圧が印加された時に初めて電流が流れ
た場合には、読み出し回路８は“１０”のデータを出力
する。そして、４．５Ｖの電圧が印加されている時にも
電流が流れなかった場合には、読み出し回路８は“１
１”のデータを出力する。If a current flows between the drain and source of the memory cell 10 when the voltage of 2.5 V is applied to the word line 100, the read circuit 8 is set to "0".
The data of 0 "is output. In addition, 2.
When no current flows between the drain and the source when the voltage of 5 V is applied, and when a current flows when the voltage of 3.5 V is applied, the read circuit 8 outputs the data "01". Further, when no current flows between the drain and the source even when the voltage of 3.5 V is applied to the word line 100, and when the current first flows when the voltage of 4.5 V is applied, the read circuit 8 Outputs the data of "10". Then, when no current flows even when the voltage of 4.5 V is applied, the reading circuit 8 outputs "1".
The data of 1 "is output.
【００３３】以上に説明したように、本実施例のＥＰＲ
ＯＭでは、１個のメモリセルに“００”〜“１１”の４
値即ち２ビットのデータを記憶させることができ、且
つ、これを読み出すことができる。As described above, the EPR of this embodiment is
In the OM, four "00" to "11" are stored in one memory cell.
A value, or 2-bit data, can be stored and read.
【００３４】なお、記憶状態の消去は、従来よりよく知
られている紫外線の照射により全メモリセルを一括して
行われる。It should be noted that the erasing of the stored state is performed collectively for all the memory cells by irradiation of ultraviolet rays, which is well known in the prior art.
【００３５】また、以上の実施例において具体的な電圧
値を示したが、これらの電圧値は、メモリセルの構造、
特にゲート酸化膜や層間絶縁膜の容量並びに容量結合係
数（カップリングレシオ）の値により適宜変更されるべ
きものである。Further, specific voltage values are shown in the above embodiments. These voltage values are determined by the structure of the memory cell,
In particular, it should be appropriately changed depending on the capacitance of the gate oxide film and the interlayer insulating film and the value of the capacitive coupling coefficient (coupling ratio).
【００３６】次に、図２に示すメモリセルの等価回路を
用いて、コントロールゲートに印加する電圧により書き
込み後のしきい値電圧が変化することを原理的に説明す
る。Next, using the equivalent circuit of the memory cell shown in FIG. 2, it will be explained in principle that the threshold voltage after writing changes depending on the voltage applied to the control gate.
【００３７】今、コントロールゲート、フローティング
ゲート、ドレイン、ソース及び基板の電位を夫々ＶCG、
ＶFG、ＶD 、ＶS 及びＶSUB とし、コントロールゲート
とフローティングゲートの間、フローティングゲートと
基板の間、フローティングゲートとドレインの間及びフ
ローティングゲートとソースの間の容量を夫々Ｃ2 、Ｃ
1 、Ｃ4 及びＣ3 とする。Now, the potentials of the control gate, floating gate, drain, source and substrate are respectively set to V CG ,
V FG , V D , V S, and V SUB, and the capacitances between the control gate and the floating gate, between the floating gate and the substrate, between the floating gate and the drain, and between the floating gate and the source are C 2 and C, respectively.
1 , C 4 and C 3 .
【００３８】そして、フローティングゲートに蓄積され
ている電荷の量をＱとすると、電荷保存則により、 Ｑ＝Ｃ2 （ＶFG−ＶCG）＋Ｃ1 （ＶFG−ＶSUB ） ＋Ｃ3 （ＶFG−ＶS ）＋Ｃ4 （ＶFG−ＶD ） …（１） となる。If the amount of charge accumulated in the floating gate is Q, then Q = C 2 (V FG −V CG ) + C 1 (V FG −V SUB ) + C 3 (V FG ) according to the law of conservation of charge. −V S ) + C 4 (V FG −V D ) ... (1)
【００３９】ここで、ＶS ＝ＶSUB ＝０とすると、 ＶFG＝（Ｃ2 ・ＶCG＋Ｃ4 ・ＶD ＋Ｑ）／ＣT …（２） 但し、ＣT ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 となる。When V S = V SUB = 0, V FG = (C 2 · V CG + C 4 · V D + Q) / C T (2) where C T = C 1 + C 2 + C 3 It becomes + C 4 .
【００４０】そして、コントロールゲート及びフローテ
ィングゲートからみたトランジスタのしきい値電圧を夫
々ＶT 及びＶFTとすると、 Ｑ＝０の時は、 ＶFT＝（Ｃ2 ・ＶT ＋Ｃ4 ・ＶD ）／ＣT …（３） Ｑ＝ΔＱの時は、 ＶFT′＝（Ｃ2 ・ＶT ′＋Ｃ4 ・ＶD ＋ΔＱ）／ＣT …（４） が夫々成立する。When the threshold voltages of the transistor viewed from the control gate and the floating gate are V T and V FT , respectively, when Q = 0, V FT = (C 2 · V T + C 4 · V D ). / C T (3) When Q = ΔQ, V FT ′ = (C 2 · V T ′ + C 4 · V D + ΔQ) / C T (4) holds, respectively.
【００４１】ここで、フローティングゲートからみたト
ランジスタのしきい値電圧はＱの値にかかわらず一定な
ので、ＶFT＝ＶFT′である。Since the threshold voltage of the transistor seen from the floating gate is constant regardless of the value of Q, V FT = V FT ′.
【００４２】従って、（４）式−（３）式から、 Ｃ2 （ＶT ′−ＶT ）／ＣT ＝ΔＱ／ＣT …（５） となる。Therefore, from the formula (4) -the formula (3), C 2 (V T ′ −V T ) / C T = ΔQ / C T (5)
【００４３】依って、ＶT −ＶT ′＝ΔＶT とすると、 Ｃ2 ・ΔＶT ＝−ΔＱ …（６） となる。Therefore, if V T −V T ′ = ΔV T , then C 2 · ΔV T = −ΔQ (6)
【００４４】ところで、ＶCGを微小量だけ増加させてＶ
CG＋ΔＶCGにすると、ＱもＱ＋ΔＱになるので、（２）
式は、 ＶFG＋ΔＶFG＝｛Ｃ2 （ＶCG＋ΔＶCG）＋Ｃ4 ・ＶD ＋（Ｑ＋ΔＱ）｝／ＣT …（７） になる。By the way, by increasing V CG by a small amount, V CG
When CG + ΔV CG , Q also becomes Q + ΔQ, so (2)
The formula is V FG + ΔV FG = {C 2 (V CG + ΔV CG ) + C 4 · V D + (Q + ΔQ)} / C T (7)
【００４５】従って、（７）式−（２）式から、 ΔＶFG＝（Ｃ2 ・ΔＶCG＋ΔＱ）／ＣT …（８） となる。[0045] Thus, (7) - the equation (2), ΔV FG = (C 2 · ΔV CG + ΔQ) / C T ... (8).
【００４６】（８）式に（６）式を代入すると、 ΔＶFG＝Ｃ2 （ΔＶCG−ΔＶT ）／ＣT …（９） になる。By substituting the equation (6) into the equation (8), ΔV FG = C 2 (ΔV CG −ΔV T ) / C T (9)
【００４７】ここで、フローティングゲートに電荷を注
入する時間が充分に経過した後には、ΔＶFG＝０にな
る。Here, ΔV FG = 0 after a sufficient time has elapsed for injecting charges into the floating gate.
【００４８】従って、 ΔＶCG＝ΔＶT …（１０） になる。Therefore, ΔV CG = ΔV T (10)
【００４９】これにより、コントロールゲートに印加す
る電圧によって書き込み後のしきい値電圧が変化するこ
とが分かる。From this, it can be seen that the threshold voltage after writing changes depending on the voltage applied to the control gate.
【００５０】[0050]
【発明の効果】本発明によれば、ＥＰＲＯＭ等の不揮発
性半導体記憶装置の単位メモリセルに３値以上例えばｎ
（ｎ≧２）ビットのデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても大きな記憶容
量を得ることができる。According to the present invention, a unit memory cell of a nonvolatile semiconductor memory device such as an EPROM has three or more values, for example, n.
Since (n ≧ 2) -bit data can be stored, a large storage capacity can be obtained without particularly increasing the number of memory cells.
【図１】本発明の一実施例によるＥＰＲＯＭの要部構成
を示す回路ブロック図及び書き込み時の印加電圧を示す
タイミングチャートである。FIG. 1 is a circuit block diagram showing a configuration of main parts of an EPROM according to an embodiment of the present invention and a timing chart showing an applied voltage during writing.
【図２】ＥＰＲＯＭの単位メモリセルの等価回路図であ
る。FIG. 2 is an equivalent circuit diagram of a unit memory cell of an EPROM.
【図３】ＥＰＲＯＭの４個のメモリセルの電気的結線図
である。FIG. 3 is an electrical connection diagram of four memory cells of an EPROM.
【図４】コントロールゲートに印加する電圧を変化させ
た場合の書き込み時間と書き込み後のしきい値電圧との
関係を示すグラフである。FIG. 4 is a graph showing the relationship between the writing time and the threshold voltage after writing when the voltage applied to the control gate is changed.
１ メモリセルアレイ ２ 列デコーダ ３ 行デコーダ ６ 可変電圧発生回路 ７ パルス発生回路 ８ 読み出し回路 １０、１１、１２、１３ メモリセル １００、１０１ ワード線（コントロールゲート） １０２、１０３ ビット線 １０４ ソース線 １１０、１１１、１１２、１１３ フローティングゲー
ト1 memory cell array 2 column decoder 3 row decoder 6 variable voltage generation circuit 7 pulse generation circuit 8 read circuit 10, 11, 12, 13 memory cell 100, 101 word line (control gate) 102, 103 bit line 104 source line 110, 111 , 112, 113 Floating gate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 康夫 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内 (72)発明者 江川 雄一 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuo Sato 5-10-1 Fuchinobe, Sagamihara City Electronics Research Laboratories, Nippon Steel (72) Inventor Yuichi Egawa 5-10-1, Fuchinobe, Sagamihara Electronics Co., Ltd. Electronics Research Laboratory
Claims (4)
ートの２重ゲート構造を有するメモリセルの前記フロー
ティングゲートに電荷を注入することによってそのメモ
リセルのしきい値電圧を変化させ、このしきい値電圧の
変化状態を情報の記憶に利用する不揮発性半導体記憶装
置において、 前記コントロールゲートに接続されたワード線と、 前記メモリセルに形成されたドレインに接続されたビッ
ト線と、 少なくとも３段階のレベルに変化する電圧を前記ワード
線に印加する書き込み電圧発生回路と、 前記ビット線に所定のタイミングでパルス状の電圧を印
加する書き込みパルス発生回路とを有することを特徴と
する不揮発性半導体記憶装置。1. A threshold voltage of a memory cell is changed by injecting charges into the floating gate of a memory cell having a double gate structure of a control gate and a floating gate, and the change state of the threshold voltage is changed. In a non-volatile semiconductor memory device that uses data for storing information, a word line connected to the control gate, a bit line connected to a drain formed in the memory cell, and a voltage changing to at least three levels. A non-volatile semiconductor memory device, comprising: a write voltage generating circuit for applying a pulse voltage to the word line; and a write pulse generating circuit for applying a pulsed voltage to the bit line at a predetermined timing.
≧２）段階のレベルに階段状に変化する電圧を発生する
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。2. The write voltage generating circuit is 2 n (n
2. The non-volatile semiconductor memory device according to claim 1, wherein a voltage that changes stepwise at a level of ≧ 2) is generated.
スの列線又は行線を構成する複数の前記ワード線のうち
の選択されたワード線に少なくとも３段階のレベルに変
化する書き込み電圧を印加するとともに、 前記選択されたワード線に所望レベルの書き込み電圧が
印加されている時に、前記マトリクスの行線又は列線を
構成する複数の前記ビット線のうちの選択されたビット
線にパルス状の電圧を印加し、 これにより、前記選択されたワード線と前記選択された
ビット線により選択されたメモリセルのフローティング
ゲートに、前記選択されたビット線に前記パルス状の電
圧が印加された時に前記選択されたワード線に印加され
ている書き込み電圧のレベルに対応した所定量の電荷を
注入し、その選択されたメモリセルに、その書き込み電
圧のレベルに対応した情報を記憶させるようにしたこと
を特徴とする請求項１に記載の不揮発性半導体記憶装置
の使用方法。3. A write voltage that changes in at least three levels is applied to a selected word line among a plurality of word lines that form a column line or a row line of a matrix composed of a plurality of memory cells. When a write voltage of a desired level is applied to the selected word line, a pulsed voltage is applied to a selected bit line of the plurality of bit lines forming a row line or a column line of the matrix. As a result, the selected voltage is applied to the floating gate of the memory cell selected by the selected word line and the selected bit line when the pulsed voltage is applied to the selected bit line. A predetermined amount of charge corresponding to the level of the write voltage applied to the selected word line is injected, and the write voltage is applied to the selected memory cell. Using the non-volatile semiconductor memory device according to claim 1, wherein the level that so as to store the information corresponding to the.
２）段階のレベルに階段状に変化する電圧を印加するこ
とを特徴とする請求項３に記載の不揮発性半導体記憶装
置の使用方法。4. The selected word line has 2 n (n ≧ n)
4. The method of using a nonvolatile semiconductor memory device according to claim 3, wherein a voltage that changes stepwise is applied to the level of 2).
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