JPH06260645A - Thin-film semiconductor device and its manufacture - Google Patents

Thin-film semiconductor device and its manufacture

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JPH06260645A
JPH06260645A JP4367293A JP4367293A JPH06260645A JP H06260645 A JPH06260645 A JP H06260645A JP 4367293 A JP4367293 A JP 4367293A JP 4367293 A JP4367293 A JP 4367293A JP H06260645 A JPH06260645 A JP H06260645A
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Satoshi Takenaka
Kazuo Yudasaka
一夫 湯田坂
敏 竹中
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Kodo Eizo Gijutsu Kenkyusho:Kk
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Abstract

PURPOSE:To materialize a liquid crystal display little in flicker or display irregularity and excellent in gas preservation property by lowering the resistance of the gate wire of a film transistor without lowering the yield rate, and also, reducing an off-leak current. CONSTITUTION:A two-layer film, where a silicide film 6 is stacked on a polycrystalline silicon film 5 where impurities are added, is patterned, and then a high-resistance polycrystalline silicon film 7 is stacked at the uppermost layer, and this is patterned thicker than the two-layer film. A source 8 and a drain 9 are formed by implanting ions into this pattern in self-alignment manner, with the resist mask of the high-resistance polycrystalline silicon film at the uppermost layer left, whereby it is made offset structure. On the other hand, the resistance of the polycrystalline film at the uppermost layer is lowered, and after exfoliation of the resist mask, ions are implanted to make it LDD structure.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ゲート電極の配線抵抗が非常に小さく、しかもオフリーク電極の極めて少ない薄膜半導体装置およびその製造方法に関する。 The present invention relates to a very small wiring resistance of the gate electrode, moreover relates very small thin film semiconductor device and a manufacturing method thereof off leak electrode.

【0002】 [0002]

【従来の技術】薄膜トランジスタは、アクティブマトリクスパネルにおいて画素のスイッチング素子やドライバ回路、あるいは密着型イメージセンサ、さらにはSRA BACKGROUND OF THE INVENTION thin film transistor of the pixel in the active matrix panel switching elements and driver circuits or a contact image sensor, news SRA
M(Static Random Access Me M (Static Random Access Me
mories)等に応用されている。 mories) has been applied to like.

【0003】しかしながら、従来の薄膜トランジスタにおいては、ゲート電極は不純物添加された多結晶シリコン膜1層のみで形成されていた。 However, in the conventional thin film transistor, the gate electrode was formed only by the polycrystalline silicon film first layer that is added impurities. この不純物添加多結晶シリコン膜をたとえば3500Åの厚さに堆積させたとしても、そのシート抵抗は20Ω/□程度にしか下がらないことが報告されている{電子情報通信学会技術研究報告、SDM91−164、電子情報通信学会、199 The doping is also a polycrystalline silicon film as was deposited to a thickness of for example 3500 Å, the sheet resistance is reported not fall only to the extent 20 [Omega / □ {IEICE technical report, SDM91-164 Institute of Electronics, information and communication Engineers, 199
1年}。 1 year}.

【0004】この従来のゲート電極を液晶ディスプレイに応用した場合の問題点を以下に述べる。 [0004] discussed the problem of application of the conventional gate electrode in a liquid crystal display below.

【0005】第1の問題点は、ゲート線断線が線欠陥となり、この線欠陥が液晶ディスプレイの品質を低下させ、歩留りを低下させることである。 [0005] The first problem is that the gate line disconnection becomes line defect, the line defect is that reduce the quality of the liquid crystal display, lowering the yield. すなわち、液晶ディスプレイの駆動方法としては、通常、ゲート線に左右両側からゲート信号を入れる。 That is, the method for driving a liquid crystal display, typically, add gate signals from the left and right sides to the gate line. 例えばゲート線がある1 For example, there is a gate line 1
点で断線していても、ゲート線には両側からゲート信号がくる。 Also be broken at the point, comes gate signal from both sides to the gate line. ところが、ゲート線の抵抗が高い場合にはゲート信号の遅延が無視できなくなり、断線付近の画素の応答の遅れが目立つようになる。 However, is not negligible delay of the gate signal when the gate line resistance is high, so that a delay in the response of the pixels in the vicinity disconnection conspicuous. また、ゲート線とソース線の短絡が発生した場合にはこの短絡点の両側のゲート線を切断して短絡の影響をなくしたいところだが、ゲート線抵抗が高いために逆に線欠陥になってしまう。 Also, when the short-circuit of the gate lines and the source lines occurs but it where you want eliminate the influence of the short circuit by cutting the gate lines on both sides of the short-circuit point, so the line defect reversed to the gate line resistance is high put away. ゲート線が低抵抗化できれば、この両側からくるゲート信号の遅延は問題にならない程度に小さくなり、液晶ディスプレイの表示画面にはなんら影響がでなくなる。 If the gate lines have lower resistance, the delay of the gate signals coming from the two sides becomes smaller is not problematic, not be affected in any way on the display screen of the liquid crystal display.

【0006】第2の問題点は、フリッカすなわち画面のちらつき、あるいは表示ムラを抑えることができないことがある。 [0006] The second problem is, flickering of flicker that is screen, or it may not be possible to suppress the display unevenness. すなわち、ゲート線に矩形パルスを入力した際に、ゲート線の時定数τ=R×C(Rはゲート線抵抗、Cはゲート線容量)が大きいと画面の中央部では、 That is, when the inputted rectangular pulses to the gate lines, the time constant τ = R × C (R is the gate line resistance, C is the gate line capacitance) of the gate line at the center of the screen and is large,
前記矩形パルスの波形がなまってしまい画素トランジスタの立ち上がり特性がばらつき、その結果、フリッカとなって現れる。 The rising characteristics of the pixel transistor will be the waveform of a rectangular pulse is dulled variation, as a result appears as a flicker. ゲート線抵抗が高いと時定数τが大きくなるのでフリッカを抑えることはできない。 Since constant τ is increased when the gate line resistance is high can not be suppressed flicker.

【0007】そして、従来のゲート電極を、大画面あるいはハイビジョン液晶ディスプレイに応用していく場合には上記の問題点は、さらに顕著になる。 [0007] Then, a conventional gate electrode, the above-described problems in the case of going to apply on a large screen or high-definition liquid crystal display, becomes more pronounced.

【0008】第3の問題点は、従来通りゲート電極を不純物添加多結晶シリコン膜のみで構成した場合には、その膜厚を5000Åとしてもそのシート抵抗は15Ω/ A third problem is that when a conventional gate electrode was constituted of only the impurity-doped polycrystalline silicon film, also the sheet resistance of the film thickness of 5000 Å 15 [Omega] /
□程度にしか下がらない。 □ does not fall only on the degree. さらに低抵抗化するには、膜厚を5000Å以上にすることが必要となる。 To further reduce the resistance of, it is necessary to make the film thickness more than 5000 Å. しかし、 But,
これでは素子の表面の凹凸が大きくなり、その上に形成される膜あるいは配線の段差被覆性に問題を生じ、歩留り低下の大きな要因となる。 This increases the unevenness of the surface of the device, create problems in the step coverage of the film or wirings formed thereon, a major cause of yield loss.

【0009】第4の問題点は、低抵抗化を目的としてシリサイドを用いた場合に、石英基板に対するシリサイドの応力が大きいことである。 [0009] The fourth problem is that in the case of using a silicide for the purpose of lower resistance, is that silicide stress is large relative to a quartz substrate. 線膨張率の値を比べてみると石英基板が5.5×10 -7 /deg. Quartz substrate Comparing the value of the linear expansion coefficient of 5.5 × 10 -7 / deg. であるのに対して、MoSi 2が8.25×10 -6 /deg. , Whereas the in, MoSi 2 is 8.25 × 10 -6 / deg. 、WSi , WSi
2が6.25×10 -6 /deg. 2 6.25 × 10 -6 / deg. 程度と石英基板に対して1桁以上も大きい{半導体研究24、工業調査会、1 1 order of magnitude more than large with respect to the degree and the quartz substrate {semiconductor research 24, Industry Committee, 1
986年}。 986 years}. 従って、石英基板上のシリサイド膜は応力を受けて、膜にクラック等が入りやすくなるものと考えられる。 Thus, the silicide film on the quartz substrate is subjected to stresses, presumably made cracks easily enters the film. これも歩留り低減の原因になる。 This is also cause of yield reduction.

【0010】一方、薄膜トランジスタのオフ領域におけるリーク電流(以下、オフリーク電流という)が大きいと、画素の保持特性が劣化する。 On the other hand, the leakage current (hereinafter, referred to as off-leak current) in the off region of the thin film transistor is large, the holding characteristics of the pixel is degraded. このため、優れた液晶ディスプレイを実現するには、オフリーク電流を低減させることが必要となる。 Therefore, to achieve a good liquid crystal display, it is necessary to reduce the off-leakage current. 通常の薄膜トランジスタのオフリーク電流は、ドレイン領域近傍の電界強度に強く依存しており、ゲート電圧をオフ側に大きくしてゆくとオフリーク電流は大きくはね上がる。 Off-leak current of the conventional thin film transistor is strongly dependent on the electric field strength in the vicinity of the drain region and slide into increasing the gate voltage to the OFF-side off-leak current jump significantly. オフリーク電流を低減させるためには、LDD((Lightlydoped To reduce the off-leakage current, LDD ((Lightlydoped
drain)構造あるいはオフセットゲート構造を形成することが有効であることが従来より知られている。 It has been known that it is effective to form a drain) structure or offset gate structure.

【0011】しかし、従来のLDD構造あるいはオフセットゲート構造を作製する場合には、異方性エッチングを利用してゲート電極の側壁を設けるなどの複雑な工程を必要としていた。 [0011] However, when manufacturing the conventional LDD structure or offset gate structure, it has required a complicated process such as providing a side wall of the gate electrode by using an anisotropic etching.

【0012】すなわち、上記のような従来の方法の問題点を解決するためには、ゲート電極のシート抵抗の値を従来の3分の1の5〜8Ω/□程度に下げる必要がある。 Namely, in order to solve the problems of the conventional method as described above, it is necessary to lower the value of the sheet resistance of the gate electrode to one 5~8Ω / □ extent of conventional 3 minutes. その方法のひとつとして、最下層に多結晶シリコン膜、中間層にシリサイド膜、最上層に多結晶シリコン膜を積層した3層構造を1回のフォトエッチングでパターニングし、その3層構造をゲート電極とする方法が提案されている{Proceedings of The One of the methods, the lowermost layer to the polycrystalline silicon film, a silicide film on the intermediate layer, the 3-layer structure of the polycrystalline silicon film in the uppermost layer is patterned in a single photoetching gate electrode and the three-layer structure how to and has been proposed {Proceedings of the
12th International Displa 12th International Displa
y Research Conference(Jap y Research Conference (Jap
an Display 1992)451}。 an Display 1992) 451}.

【0013】図18は多結晶シリコン/シリサイド/多結晶シリコンの3層膜を1回のフォトエッチングすることによって形成されたゲート電極を含む薄膜トランジスタの構造を示す断面図である。 [0013] Figure 18 is a sectional view showing a structure of a thin film transistor including a gate electrode formed by photoetching of once three-layer film of polysilicon / silicide / polysilicon. 181は絶縁基板、18 181 insulating substrate, 18
2は半導体薄膜、183はソース領域、184はドレイン領域、185はゲート絶縁膜である。 2 semiconductor thin film 183 is a source region, 184 denotes a drain region, 185 denotes a gate insulating film. 186は最下層の多結晶シリコン膜、187は中間層のシリサイド膜、 186 lowermost polycrystalline silicon film, 187 of the intermediate layer a silicide film,
188は最上層の多結晶シリコン膜を示しており、これらは3層ゲート電極を構成している。 188 shows the top layer of the polycrystalline silicon film, these constitute a 3-layer gate electrode. 189は層間絶縁膜、190はソース電極、191はドレイン電極である。 189 an interlayer insulating film, 190 a source electrode, 191 is a drain electrode.

【0014】しかしながら、通常のゲート電極構造では問題はないが、オフセットゲート構造を形成するためにさらに過剰にエッチングすると、シリサイド膜のエッチングレートが最も大きいために、図18に示すように、 [0014] However, there is no problem in a normal gate electrode structure, further excessively etched to form an offset gate structure, since the largest etching rate of the silicide film, as shown in FIG. 18,
中間層のシリサイド膜が速くエッチングされてオーバーハング形状になってしまう。 A silicide film of the intermediate layer is etched faster becomes an overhang shape. このため、層間絶縁膜18 For this reason, the interlayer insulating film 18
9の段差上での被膜性が悪くなり、その上に形成される配線の断線率が大きくなってしまう。 Film becomes poor on 9 of the step, the disconnection of the interconnections formed thereon increases. このように、従来の半導体装置の製造方法では、ゲート線を低抵抗化し、 Thus, in the conventional method of manufacturing a semiconductor device, the gate lines and low resistance,
かつオフセットゲート構造を実現することは難しかった。 And it is difficult to realize the offset gate structure.

【0015】 [0015]

【発明が解決しようとする課題】本発明の目的は、このような低抵抗なゲート電極を用いてオフセットゲート構造の薄膜半導体装置を従来のプロセスと比べても難しくない方法で実現させ、オフリーク電流が小さく、しかもゲート線抵抗の低い優れた薄膜半導体装置を提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention, is implemented in such a low-resistance gate electrode by using not difficult as compared with the conventional process a thin film semiconductor device of the offset gate structure method, the off-leakage current in that the small and provides a lower good thin film semiconductor device having a gate line resistance.

【0016】 [0016]

【課題を解決するための手段】上記目的を達成するために、請求項1記載の発明は、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するプレーナー型薄膜半導体装置において、前記ゲート絶縁膜の上に形成されるゲート電極は、最下層の不純物添加された多結晶シリコン薄膜と、中間層のシリサイド膜と、これら2 To achieve the above object of the Invention The invention of Claim 1 wherein the source region, the drain region, the planar type thin film semiconductor device having a gate insulating film and the gate electrode, the gate insulating film a gate electrode formed on the polycrystalline silicon thin film doped bottom layer of the impurity, and a silicide film of the intermediate layer, the two
層構造の上に積層された最上層の高抵抗の多結晶シリコン膜とから構成される3層ゲート電極であることを特徴とする。 Characterized in that it is a three-layer gate electrode composed of a high-resistance polycrystalline silicon film of the laminated top layer over the layer structure.

【0017】請求項2記載の発明は、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するプレーナー型薄膜半導体装置において、前記ゲート絶縁膜の上に形成されるゲート電極は、最下層の不純物添加された多結晶シリコン薄膜と、中間層のシリサイド膜と、これら2層構造の上に積層された最上層の多結晶シリコン膜とから構成される3層ゲート電極であり、かつ前記最上層の多結晶シリコン膜のパターンをマスクとした不純物のイオン注入により形成されたLDD構造を有することを特徴とする。 [0017] According to a second aspect of the invention, the source region, the drain region, the planar type thin film semiconductor device having a gate insulating film and a gate electrode, a gate electrode formed on said gate insulating film, the lowermost layer of the impurity and a polycrystalline silicon thin film that has been added, a silicide film of the intermediate layer, a three-layer gate electrode composed of a polycrystalline silicon film of the uppermost layer laminated on these two-layer structure, and the uppermost characterized in that it has an LDD structure formed by the pattern ion implantation of impurities as a mask the polysilicon film.

【0018】ここで、請求項1または2に記載の薄膜半導体装置において、前記2層構造のパターン寸法は、前記最上層の高抵抗の多結晶シリコン膜のパターン寸法よりも小さく、かつ、前記2層構造のパターンは、前記最上層の高抵抗の多結晶シリコン膜のパターンにより完全に覆われていてもよい。 [0018] In the thin film semiconductor device according to claim 1 or 2, the pattern dimension of the two-layer structure, the smaller than the pattern size of the top layer of high-resistance polycrystalline silicon film, and the 2 pattern of the layer structure may be completely covered by the pattern of the top layer of high-resistance polycrystalline silicon film.

【0019】請求項1または2に記載の薄膜半導体装置において、前記ソース領域およびドレイン領域は、前記最上層の高抵抗の多結晶シリコン膜のパターンに対して自己整合的に形成されたものであってもよい。 [0019] In the thin film semiconductor device according to claim 1 or 2, wherein the source region and the drain region, be one that is formed in self-alignment with the pattern of the top layer of high-resistance polycrystalline silicon film it may be.

【0020】請求項1または2に記載の薄膜半導体装置において、前記シリサイド膜は、コバルトシリサイド(CoSi 2 )、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi 2 )、モリブデンシリサイド(MoSi 2 )、およびタングステンシリサイド(WS [0020] In the thin film semiconductor device according to claim 1 or 2, wherein the silicide layer, a cobalt silicide (CoSi 2), nickel silicide (NiSi), titanium silicide (TiSi 2), molybdenum silicide (MoSi 2), and tungsten silicide (WS
2 )からなる群より選ばれた材料を含むものでもよい。 i 2) may be those containing from material selected the group consisting of.

【0021】請求項1または2に記載の薄膜半導体装置において、前記3層ゲート電極における最下層の不純物添加された多結晶シリコン薄膜は、リン、砒素、およびボロンからなる群より選ばれた不純物元素が添加されたものであってもよい。 [0021] In the thin film semiconductor device according to claim 1 or 2, the polycrystalline silicon thin film that has been added lowermost of impurities in the three-layer gate electrode, phosphorus, arsenic, and the impurity element selected from the group consisting of boron there may be one that has been added.

【0022】請求項7記載の発明は、(a)絶縁性非晶質材料からなる基板上に第1の半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、(b)該ゲート絶縁膜上に不純物添加された多結晶シリコン膜を成膜する工程と、(c)該不純物添加された多結晶シリコン膜上にシリサイド膜を成膜する工程と、(d)1回のフォト工程により、前記不純物添加された多結晶シリコン膜とシリサイド膜の2層膜を同時にパターニングする工程と、(e)前記パターニングされた2層膜の上に最上層の高抵抗の多結晶シリコン膜を成膜する工程と、 [0022] According to a seventh aspect, the step of forming the first semiconductor layer is formed, a gate insulating film on the semiconductor layer on a substrate made of (a) an insulating amorphous material, (b ) a step of forming a polycrystalline silicon film doped impurities on the gate insulating film, a step of forming a silicide film on the polycrystalline silicon film added (c) the impurity, (d) 1 times the photo process, a step of simultaneously patterning the two-layered film of the doped polycrystalline silicon film and silicide film, (e) a polycrystalline silicon of the top layer of high resistance on the patterned second layer film a step of forming the membrane,
(f)レジストパターンを形成し、該レジストパターンをマスクとしてエッチングを行い、前記最上層の高抵抗の多結晶シリコン膜をレジストパターンと同じパターンに加工する工程と、(g)前記レジストパターンをマスクとして不純物をイオン注入することにより、前記高抵抗の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成する工程と、(h)前記レジストパターンを剥離した後に、層間絶縁膜を成膜する工程と、(i)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を少なくとも有することを特徴とする。 To form a (f) the resist pattern, the resist pattern by etching using as a mask, a step of processing the top layer of the polycrystalline silicon film having a high resistance to the same pattern as the resist pattern, mask (g) the resist pattern forming a source region and a drain region in the self-aligning manner a first semiconductor layer by impurity ion implantation, the pattern of the polycrystalline silicon film of the high resistance as, (h) the resist pattern after peeling and a step of forming an interlayer insulating film, by (i) photo process, has at least a step of forming an electrode on the interlayer insulating film to form a contact hole of the source region and the drain region it is characterized in.

【0023】ここで、請求項7記載の薄膜半導体装置の製造方法において、前記(f)工程〜(i)工程に代えて、(f′)レジストパターンを形成し、該レジストパターンをマスクとしてエッチングを行い、前記最上層の多結晶シリコン膜をレジストパターンと同じパターンに加工する工程と、(g′)前記レジストパターンを剥離する工程と、(h′)層間絶縁膜を成膜した後に、前記最上層の多結晶シリコン膜のパターンをマスクとして不純物をイオン注入することにより、前記最上層の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成すると同時に、前記シリコン膜とシリサイド膜の2層膜のパターンに対して自己整合的にLDD領域を形成する工程と、(i′)フォト [0023] In the method of manufacturing a thin film semiconductor device according to claim 7, in place of step (f) ~ (i) step, to form a (f ') resist pattern, etching the resist pattern as a mask was carried out, the a step of processing the top layer of the polycrystalline silicon film in the same pattern as the resist pattern, 'a step of removing the resist pattern, (h (g)' after forming an) interlayer insulating film, wherein by impurity ion implanted pattern of the uppermost layer of the polycrystalline silicon film as a mask, the source and drain regions in said in a self-alignment manner first semiconductor layer with respect to the pattern of the uppermost layer of the polycrystalline silicon film simultaneously with the formation, and forming a self-aligned manner LDD region for the two-layered film of the pattern of the silicon layer and the silicide film, (i ') Photos 程により、前記層間絶縁膜にコンタクトホール形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むものでもよい。 Extent by, it may be one comprising a step of forming an electrode on the interlayer insulating film in the contact hole formed to the source and drain regions.

【0024】請求項8記載の薄膜半導体装置の製造方法において、前記(h′)工程および(i′)工程に代えて、(h″)前記最上層の多結晶シリコン膜のパターンをマスクとして不純物をイオン注入することにより、前記最上層の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成すると同時に、前記シリコン膜とシリサイド膜の2層膜のパターンに対して自己整合的にLDD領域を形成する工程と、(i″)層間絶縁膜を成膜する工程と、(j)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むものでもよい。 In the method of manufacturing a thin film semiconductor device according to claim 8, wherein (h ') in place of the step and (i') step, (h ") the impurity pattern of the uppermost layer of the polycrystalline silicon film as a mask by ion implantation, the same time to form a source region and a drain region in the self-aligning manner a first semiconductor layer with respect to the pattern of the uppermost layer of the polycrystalline silicon film, two layers of the silicon film and a silicide film forming a self-aligned manner LDD region with respect to the pattern of the film, (i ") a step of forming an interlayer insulating film, the (j) photo process, forming a contact hole in the interlayer insulating film it may be one containing a step of forming an electrode on the source region and the drain region.

【0025】さらに、請求項7,8または9のいずれかに記載の薄膜半導体装置の製造方法において、前記(b)工程における最下層不純物添加された多結晶シリコン薄膜の成膜は、多結晶シリコン薄膜へのイオン注入法、LPCVD(Low Pressure Chem Furthermore, in the method of manufacturing a thin film semiconductor device according to claim 7, 8 or 9, wherein (b) deposition of a polycrystalline silicon thin film doped bottom layer impurity in step polycrystalline silicon ion implantation into the thin film, LPCVD (Low Pressure Chem
ical Vapor Deposition)法、P ical Vapor Deposition) method, P
ECVD(Plasma Enhanced CVD) ECVD (Plasma Enhanced CVD)
法、スパッタ法、または拡散法の方法によりなされてもよい。 Law, may be made by the method of sputtering, or diffusion.

【0026】 [0026]

【実施例】以下、図面を参照して本発明の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings.

【0027】[実施例1]まずはじめに、本発明の薄膜半導体装置の第1の実施例であるオフセットゲート構造を有する薄膜トランジスタの断面構造を図1に示す。 [0027] [Example 1] First, the cross-sectional structure of a thin film transistor having an offset gate structure of a first embodiment of a thin film semiconductor device of the present invention shown in FIG. 図1において符号1は絶縁性透明基板、3は多結晶シリコン膜、4はゲート絶縁膜である。 Reference numeral 1 denotes an insulating transparent substrate 1, 3 is a polycrystalline silicon film, 4 denotes a gate insulating film. 5は最下層の不純物添加された多結晶シリコン膜、6は中間層のシリサイド膜、7は最上層の高抵抗の多結晶シリコン膜をそれぞれ示し、これらは、3層ゲート電極を構成している。 5 polycrystalline silicon film doped impurity lowermost, 6 denotes a silicide film of the intermediate layer, 7 is the uppermost layer of the high-resistance polycrystalline silicon film, respectively, they constitute a 3-layer gate electrode . さらに、8はソース領域、9はドレイン領域、11は層間絶縁膜、12はソース電極、13はドレイン電極をそれぞれ示す。 Furthermore, 8 source region, the drain region 9, 11 is an interlayer insulating film, 12 denotes a source electrode, 13 drain electrode, respectively. 最下層の不純物添加された多結晶シリコン膜5 Polycrystalline silicon film is added lowermost impurities 5
と中間層のシリサイド膜6との2層構造のパターン端と最上層の高抵抗の多結晶シリコン膜7のパターン端との距離L 1をオフセット長と呼ぶ。 Referred to as the distance L 1 between the two layers pattern end and the uppermost layer of the pattern end of the high-resistance polycrystalline silicon film 7 of the structure of the silicide film 6 of the intermediate layer and the offset length.

【0028】次に、図1に示したようなオフセットゲート構造薄膜トランジスタの製造方法を図2〜図13を参照して説明する。 Next, a description will be given with reference to FIGS 13 a method of manufacturing an offset gate structure thin film transistor as shown in FIG.

【0029】図2に示すように、絶縁性非晶質材料からなる絶縁性透明基板1上に、非単結晶半導体薄膜2を成膜する。 As shown in FIG. 2, on an insulating transparent substrate 1 made of an insulating amorphous material, forming a non-single-crystal semiconductor thin film 2. ここで、上記絶縁性非晶質材料としては、石英、ガラス、窒化膜あるいはSiO 2膜等が用いられる。 Here, as the insulating amorphous material, quartz, glass, nitride or SiO 2 film or the like is used. 絶縁性透明基板21として石英基板を用いる場合はプロセス温度は1200℃程度まで許容されるが、ガラス基板では、600℃以下の低温プロセスに制限される。 Although the process temperature is allowed up to about 1200 ° C. In the case of using a quartz substrate as the insulating transparent substrate 21, a glass substrate is limited to a low temperature process of 600 ° C. or less. 以下では、石英基板を用い、前記非単結晶半導体薄膜2として固相成長Si薄膜を用いた場合を実施例として説明する。 Hereinafter, a quartz substrate, will be described as an example the case of using the solid-phase crystallization Si thin film as the non-single-crystal semiconductor thin film 2. もちろん、固相成長Si薄膜ばかりでなく、減圧CVD法やプラズマCVD法あるいはスパッタ法等で成膜された多結晶Si薄膜やSOI(Silic Of course, not only a solid-phase growth Si thin film, the low pressure CVD method, a plasma CVD method or a polycrystalline Si thin film or SOI is formed by sputtering or the like (Silic
on on Insulator)を用いても本発明を実施することができる。 Be used on on Insulator) may be used to practice the present invention.

【0030】図2に示すように石英基板1上に、プラズマCVD装置を用い、SiH 4とH 2の混合ガスを、1 [0030] On a quartz substrate 1 as shown in FIG. 2, using the plasma CVD apparatus, a mixed gas of SiH 4 and H 2, 1
3.5MHzの高周波グロー放電により分解させて非晶質Si膜22を堆積させる。 Is decomposed by high-frequency glow discharge of 3.5MHz amorphous Si film 22 is deposited. ここで用いられる混合ガスのSiH 4分圧は10〜20%、デポジット中の内圧は0.5〜1.5torr程度である。 SiH 4 partial pressure from 10 to 20 percent of the mixed gas used here, the inner pressure in the deposit is about 0.5~1.5Torr. 基板温度は250 The substrate temperature is 250
℃以下、特に180℃程度が適している。 ° C. or less, particularly suitable are about 180 ° C.. 赤外吸収測定より結合水素量を求めたところ約8原子%であった。 Was about 8 atomic% was determined bonded hydrogen content by infrared absorption measurements. 非晶質Si膜2の堆積前のチャンバがフレオン洗浄されている場合に、そのフレオン洗浄後に堆積した非晶質Si When the chamber prior to the deposition amorphous Si film 2 is Freon cleaning, amorphous Si was deposited after the Freon wash
膜は2×10 18 cm -3程度の弗素を含むことがある。 Film may contain about 2 × 10 18 cm -3 of fluorine. これを避けるため、本発明においては、フレオン洗浄後、 To avoid this, in the present invention, after Freon cleaning,
ダミーの堆積を行ってから、実際の堆積を行う。 After executing a dummy deposition, do the actual deposition. あるいは、フレオン洗浄をせずに、ビーズ処理等の別の方法でチャンバの洗浄を行う場合には、ダミーの堆積は不要となる。 Alternatively, without Freon cleaning, when performing cleaning of the chamber in a different manner bead treatment, etc., the dummy deposition is not required.

【0031】続いて、非晶質Si膜2を、400℃〜5 [0031] Subsequently, the amorphous Si film 2, 400 ° C. to 5
00℃で熱処理して水素を放出させる。 Treated at 00 ° C. and to release the hydrogen. この工程は、水素の爆発的な脱離を防ぐことを目的としている。 This step is intended to prevent explosive elimination of hydrogen.

【0032】次に、図3に示すように、非晶質Si薄膜2を固相成長させて固相成長シリコン薄膜23を形成する。 [0032] Next, as shown in FIG. 3, the amorphous Si thin film 2 to form a solid phase grown silicon thin film 23 by solid-phase growth. 固相成長には、石英管により炉アニールを用いるのが便利である。 The solid phase growth, it is convenient to use a furnace annealing quartz tube. アニール雰囲気としては、窒素ガス、水素ガス、アルゴンガス、ヘリウムガスなどを用いることができる。 The annealing atmosphere, nitrogen gas, hydrogen gas, argon gas, such as helium gas may be used. また、1×10 -6から1×10 -10 torr Further, 1 to 1 × 10 -6 × 10 -10 torr
の高真空雰囲気でアニールを行ってもよい。 Annealing may be performed in a high vacuum atmosphere of. 固相成長アニール温度は500℃〜700℃とする。 Solid phase growth annealing temperature is set to 500 ° C. to 700 ° C.. このような低温アニールでは、結晶成長の活性化エネルギーの小さな結晶方位を持つ結晶粒のみが選択的に成長し、しかもゆっくりと大きく成長する。 In such a low temperature anneal, only crystal grains having a small crystal orientation of the activation energy of the crystal growth selectively grow, yet grow slowly increased. 本発明者の実験において、アニール温度600℃、アニール時間16時間で固相成長させることにより2μm以上の大粒径シリコン薄膜が得られている。 In the present inventor's experiments, annealing temperature 600 ° C., is 2μm or more large size silicon thin film by solid phase growth at the annealing time of 16 hours is obtained.

【0033】以上は、固相成長法によるシリコン薄膜の作製方法について説明したが、そのほかに、LPCVD The above has been described a method for manufacturing a silicon thin film by solid phase growth method, on the other, LPCVD
法あるいはスパッタ法や蒸着法等の方法で作製したシリコン薄膜を本発明に用いることができる。 The silicon thin film produced by law or the sputtering method, an evaporation method, or the like method can be used in the present invention.

【0034】次に、固相成長シリコン薄膜3を例えばフォトリソグラフィ法によって図4に示すように島状にパターニングする。 Next, patterned into an island shape, as shown in FIG. 4 by a solid-phase grown silicon thin film 3 for example photolithography.

【0035】次に、図5に示すように、パターニングされた固相成長シリコン薄膜3上にゲート酸化膜4を形成する。 Next, as shown in FIG. 5, to form a gate oxide film 4 over the patterned solid phase grown silicon thin film 3. ゲート酸化膜の形成方法としてはLPCVD法、 LPCVD method as a method for forming the gate oxide film,
あるいは光励起CVD法、あるいはプラズマCVD法、 Or photo-excited CVD method, or a plasma CVD method,
ECRプラズマCVD法、あるいは高真空蒸着法、あるいはプラズマ酸化法、あるいは高圧酸化法などのような500℃以下の低温方法を挙げることができる。 It can be mentioned ECR plasma CVD method or a high vacuum deposition method, or a plasma oxidation method, or 500 ° C. or less of the low temperature methods such as high pressure oxidation. このような低温方法により成膜されたゲート酸化膜は、熱処理することによってより緻密で界面準位の少ない優れた膜となる。 The gate oxide film formed by a low temperature process becomes more dense and interface state less excellent film by heat treatment. 非晶質絶縁基板1として石英基板を用いる場合は、熱酸化法によることができる。 When using a quartz substrate as an amorphous insulating substrate 1, it is possible by thermal oxidation. この熱酸化法にはドライ酸化法とウェット酸化法とがある。 This thermal oxidation is dry oxidation and wet oxidation. 約800℃以上で酸化膜が生成されるが、石英基板を用いるには例えば1000℃以上のなるべく高い温度でドライ酸化させるのが適している。 Although oxide film at about 800 ° C. or higher is generated, to a quartz substrate is used is suitable that to dry oxidation at a temperature as high as possible above example 1000 ° C.. 上記ゲート酸化膜4の膜厚は、500 The film thickness of the gate oxide film 4 is 500
Åから1500Å程度が適している。 About 1500Å is suitable from Å.

【0036】ゲート酸化膜4の形成後、必要に応じてボロンをチャネルイオン注入し、チャネルドープしてもよい。 [0036] After formation of the gate oxide film 4, a boron channel ion implantation may optionally be channel doping. これは、Nch薄膜トランジスタのスレッシュホルド電圧がマイナス側にシフトすることを防ぐことを目的としている。 This is intended to prevent the Suresshuhorudo voltage of the Nch TFTs is shifted to the minus side. 前記非晶質シリコン膜のデポ膜厚が500 Deposited film thickness of the amorphous silicon film 500
〜1500Å程度の場合は、ボロンのドーズ量は1×1 For about ~1500A, the boron dose is 1 × 1
12 〜5×10 12 cm -2程度が適している。 0 12 ~5 × 10 12 cm approximately -2 are suitable. 非晶質シリコン膜23の膜厚を500Å以下に薄くした場合にはボロンドーズ量を少なくし、目安としては1×10 12 cm To reduce the Borondozu amount when reducing the thickness of the amorphous silicon film 23 to 500Å or less, as a guideline 1 × 10 12 cm
-2以下にする。 To -2 or less. また、上記非晶質シリコン膜23の膜厚を1500Å以上に厚くした場合にはボロンのドーズ量を多くし、目安としては5×10 12 cm -2以上にする。 Further, when increasing the film thickness of the amorphous silicon film 23 above 1500Å is often a dose of boron, as a guideline to 5 × 10 12 cm -2 or more.

【0037】上記チャネルイオン注入に代えて、シリコン膜2の堆積時にボロンを添加してもよい。 [0037] Instead of the channel ion implantation, boron may be added at the time of the deposited silicon film 2. これは、シリコン膜堆積時にチャンバ中にシランガスと共にジボランガス(B 26 )を流して反応させることによって得られる。 This is obtained by reacting by passing a diborane gas (B 2 H 6) with a silane gas into the chamber at the time of the silicon film deposition.

【0038】次に、3層ゲート電極の作製プロセスを説明する。 Next, explaining the manufacturing process of the three-layer gate electrode. 図6に示すようにゲート酸化膜4および絶縁性透明基板1の上に、最下層の不純物添加された多結晶シリコン膜5を成膜する。 On the gate oxide film 4 and the insulating transparent substrate 1 as shown in FIG. 6, a polycrystalline silicon film 5 which is added lowermost impurities. まず、拡散法を用いた成膜方法について説明する。 First described deposition method using a diffusion method. LPCVD法等の方法で多結晶シリコン膜を堆積させて、その後900〜1000℃のPO Depositing a polycrystalline silicon film by the method of LPCVD method, PO thereafter 900 to 1000 ° C.
Cl 3拡散法によりPを前記多結晶シリコン膜に添加する。 Adding P in the polycrystalline silicon film by Cl 3 diffusion method. このとき、多結晶シリコン膜上には薄い酸化膜が形成されているので、フッ酸を含む水溶液で上記酸化膜を除去する。 At this time, since a thin oxide film on the polycrystalline silicon film is formed, removing the oxide film with an aqueous solution containing hydrofluoric acid. イオン注入法によりPを添加することもできる。 It can also be added P by ion implantation. その他にドープされた多結晶シリコン膜を堆積させることにより最下層膜25とする方法もある。 There is a method in which the lowermost layer film 25 by depositing a polycrystalline silicon film doped with other. これは、 this is,
SiO 2ガスとPH 3ガスの混合ガスを分解させることにより成膜する方法である。 A method of forming a film by decomposing a gas mixture of SiO 2 gas and PH 3 gas. LPCVD法では500〜 500 is by LPCVD
700℃での熱分解、PECVD(Plasma En Pyrolysis at 700 ℃, PECVD (Plasma En
hanced CVD)法ではグロー放電分解によって不純物添加多結晶シリコン膜が成膜される。 In hanced CVD) method doped polycrystalline silicon film is formed by glow discharge decomposition. PECVD PECVD
法では300℃程度で非晶質シリコン膜を成膜することができる。 The law can be deposited amorphous silicon film at about 300 ° C.. 前述したような固相成長法により、このドープされた非晶質シリコン膜を高品質な多結晶シリコン膜に成長させることも有効な方法である。 The solid-phase growth method as described above, it is also an effective method of growing the doped amorphous silicon film on the high-quality polycrystalline silicon film.

【0039】上記のような方法のいずれかにより1×1 [0039] by any of the methods as described above 1 × 1
19 cm -3以上のPが添加された多結晶シリコン膜を5 0 19 cm -3 or more P polycrystalline silicon film is doped with 5
00〜2000Å程度堆積させる。 It is deposited to a thickness of about 00~2000Å.

【0040】続いて図7に示すように、最下層膜25の上に中間層のシリサイド膜6を成膜し、多結晶シリコン/シリサイド2層膜を形成する。 [0040] Subsequently, as shown in FIG. 7, a silicide film 6 of the intermediate layer was formed on the lowermost film 25, a polycrystalline silicon / silicide two-layered film. 成膜方法としては、別々のルツボから金属とシリコンを同時に蒸着するコエバポレイション法、あるいはスパッタリング法、あるいはシラン(SiH 4 )ガスと金属弗化物ガス(例えば、M As the film forming method, co evaporation Ray Deployment method for simultaneously depositing metal and silicon from separate crucibles or sputtering, or silane (SiH 4) gas and a metal fluoride gas (e.g., M
oF 6 ,WF 6等)の熱分解によるCVD法等の方法を選択することができる。 oF 6, a method such as CVD method by thermal decomposition of WF 6, etc.) can be selected. シリサイド膜の組成比の制御性が優れている点から、上記の方法のなかで金属とシリコンの混晶ターゲットを用いたスパッタ法が好適である。 From the viewpoint of controllability of the composition ratio of the silicide film is excellent, sputtering using a mixed crystal target metal and silicon among the above-mentioned method is preferred.

【0041】例えば、シリサイド膜としてMoSi 2膜を用いる場合には、MoSi 3.5等のようなストイキオメトリィよりもシリコンリッチな組成比を持つ混晶ターゲットを用いてスパッタリングする。 [0041] For example, in the case of using MoSi 2 film as a silicide film, sputtering using a mixed crystal target with a silicon-rich composition ratio than stoichiometry Toryi such as MoSi 3.5. これは成膜された膜をストイキオメトリィな組成に近づけることと、応力を緩和させることを目的としている。 This aims and bringing the deposited film to stoichiometry Toryi composition, that to relieve stress. 膜厚については、 For the film thickness,
先にも述べたように、シリサイド膜と石英基板とを比べるとその線膨張率は1桁以上も異なるので、シリサイド膜の膜厚は厚くても2500Å程度が限界である。 As mentioned earlier, the silicide film and the quartz substrate and the comparison if its linear expansion coefficient is different than one order of magnitude or more, the thickness of the silicide film is limited to about 2500Å be thicker. これ以上の膜厚にすると、膜自身にクラックがはいってしまう可能性があるからである。 If No more film to a thickness, there is a possibility that cracks are entered film itself.

【0042】次に、フォトリソグラフィ法により図8に示すように前記多結晶シリコン/シリサイド2層膜をパターニングする。 Next, patterning the polysilicon / silicide bilayer film 8 by photolithography. このとき、多結晶シリコン/シリサイド2層膜のパターンの幅は、薄膜トランジスタのチャネル長よりも少なくとも2μm以上細くする。 The width of the polycrystalline silicon / silicide bilayer film of the pattern is thinner at least 2μm or more than the channel length of the thin film transistor. 上層のシリサイド膜6のエッチングレートの方が下層の多結晶シリコン膜5のエッチングレートよりも大きいので、オーバーハングや逆テーパー形状とはならない。 Since towards the etching rate of the upper layer of the silicide film 6 is larger than the etching rate of the underlying polycrystalline silicon film 5, not overhang or reverse tapered.

【0043】続いて図9に示すように、3層ゲート電極の最上層となる高抵抗の多結晶シリコン膜7を成膜する。 [0043] Then, as shown in FIG. 9, a polycrystalline silicon film 7 having a high resistance, which is the top layer of the three layer gate electrode. 成膜方法については、これまでに述べてきた方法と同様の方法を用いることができるので、その説明を省略する。 For the film forming method, it is possible to use the same method as that described so far, the description thereof is omitted. ただし、できるだけ400℃以下の低温成膜方法を用いればシリサイド膜6の表面酸化を防ぐことができる。 However, it is possible to prevent the surface oxidation of the silicide film 6 by using the possible 400 ° C. or less of low-temperature film-forming method. LPCVD法でも、400℃以下のチャンバに基板を載置した後に、チャンバを真空または減圧状態とし、 Also by LPCVD, after placing the substrate in the following chamber 400 ° C., and a vacuum or reduced pressure chamber,
これを保持したままで所定の温度に昇温させて成膜すれば問題はない。 It is heated to a predetermined temperature while maintaining the no problem if film formation. 3層全体の厚さから考えると、最上層の多結晶シリコン膜の膜厚はなるべく薄い方がよい。 Considering the thickness of the entire three-layer, the thickness of the top layer of the polycrystalline silicon film is better as thin as possible. 10 10
00Å以下、できれば500Å以下の膜厚が適している。 00Å or less, a thickness of less than 500Å if it is suitable. また、この膜には高抵抗とするため不純物を添加しない方がよい。 Also, it is better is that without the addition of impurities to the high resistance to the film.

【0044】次に、図10に示すように、多結晶シリコン/シリサイド2層膜のパターンを完全に覆うようにレジストマスク10を形成し、最上層の高抵抗の多結晶シリコン膜7をエッチングする。 Next, as shown in FIG. 10, a polycrystalline silicon / silicide bilayer film pattern to form a resist mask 10 so as to completely cover, etching the polycrystalline silicon film 7 of the uppermost layer of the high-resistance . 多結晶シリコン/シリサイド2層膜のパターン端とレジストマスク10のパターン端との距離をL 1とする。 The distance between the pattern edge of the polycrystalline silicon / silicide bilayer film of the pattern end and resist mask 10 and L 1. 図中、L 1は、少なくとも1μm以上に設定し、1〜1.5μm程度が適している。 In the figure, L 1 is set to at least 1μm or more, about 1~1.5μm are suitable. 最上層の高抵抗の多結晶シリコン膜7のパターンとレジストマスク10のパターンが同じになったところでエッチングを終了する。 Pattern of the pattern and the resist mask 10 of the polycrystalline silicon film 7 of the uppermost high resistance to terminate the etching upon reaching the same. エッチングはドライエッチング装置を用いて行う。 Etching is performed using a dry etching apparatus. 通常は、フレオンガス(CF 4 )をプラズマ放電させることによって多結晶シリコンあるいはシリサイド膜あるいはポリサイド膜等をプラズマエッチングする。 Typically, plasma etching polycrystalline silicon or silicide film or a polycide film or the like by plasma discharge Freon gas (CF 4). このとき、酸素ガス(O 2 )を混合させるとマスクとなっているレジストもエッチング除去しながらゲート電極を加工していくことができる。 In this case, it is possible to also resist the mixing oxygen gas (O 2) has a mask continue to process the gate electrode while etching is removed. 従って、テーパー形状のゲート電極が形成される。 Accordingly, the gate electrode of the tapered shape is formed. 2ガスのガス分圧を大きくすると、よりなだらかなテーパー形状になる。 When O 2 to increase the gas partial pressure of the gas, the more gentle tapered shape. このように、分圧比によりテーパー形状を制御することができる。 Thus, it is possible to control the taper shape by voltage division ratio. シリサイド膜6のエッチングレートは、 The etching rate of the silicide film 6,
不純物添加され多結晶シリコン膜5のエッチングレートよりも大きいので、多結晶シリコン/シリサイド2層膜は逆テーパー形状にはならない。 Since the doping greater than the etching rate of the polycrystalline silicon film 5, polysilicon / silicide bilayer film is not a reverse tapered.

【0045】次に図11に示すように、イオン注入方により、第1の半導体層としての固相成長シリコン薄膜3 [0045] Then, as shown in FIG. 11, the ion implantation direction, solid-phase growth silicon thin film 3 as the first semiconductor layer
に対しアクセプター型またはドナー型の不純物をイオン注入し、最上層の高抵抗の多結晶シリコン膜7のパターンに対して上記シリコン薄膜23に自己整合的にソース領域およびドレイン領域を形成する。 To the acceptor or donor-type impurity ions are implanted to form a self-aligned manner source region and a drain region in the silicon thin film 23 with respect to polycrystalline pattern of the silicon film 7 of the uppermost high resistance. 図11において、 11,
8は高濃度にイオン注入されたソース領域を示し、9はドレイン領域を示している。 8 The high concentration indicates ion implanted source region, 9 denotes a drain region.

【0046】上記イオン注入のアクセプター型の不純物としては、ボロン(B)等を用いることができる。 [0046] As the acceptor impurity in the ion implantation, it is possible to use boron (B) or the like. また、ドナー型の不純物としては、リン(P)あるいは砒素(As)等を用いることができる。 Further, as the impurity of the donor type, it can be used phosphorus (P) or arsenic (As) or the like. 不純物添加方法としては、イオン注入法の他に、イオンシャワードーピング法あるいはレーザードーピング法あるはプラズマドーピング法などの方法を選択することができる。 As doping method, in addition to the ion implantation method, there ion shower doping method or laser doping method may select a method such as a plasma doping method. ただし、 However,
イオン注入法あるいはイオンシャワードーピング法はゲート酸化膜を通して不純物を添加することができるが、 Ion implantation or ion shower doping method may be doped through the gate oxide film but,
レーザードーピング法あるいはプラズマドーピング法を用いる場合には、不純物を添加する部分のシリコン表面を露出させなけれなならない。 In the case of using a laser doping method or a plasma doping method is not Do not expose the silicon surface of a portion adding an impurity. IBで示される矢印は不純物のイオンビームを表している。 The arrow noted IB represents the ion beam impurities. 前記絶縁性非晶質基板1として石英基板を用いていれば熱拡散法を使うことができる。 If a quartz substrate as the insulating amorphous substrate 1 can use a thermal diffusion method. 不純物ドーズ量は、1×10 14から1×10 Impurity dose amount is 1 to 1 × 10 14 × 10
17 cm -2程度とする。 On the order of 17 cm -2. 不純物濃度に換算すると、ソース領域8およびドレイン領域9は約1×10 19から1×1 In terms of the impurity concentration, the source region 8 and drain region 9 is about 1 × 10 19 from 1 × 1
22 cm -2程度である。 0 is about 22 cm -2.

【0047】続いて図12に示すようにレジストマスク10を剥離した後、層間絶縁膜11を積層する。 [0047] Then after removing the resist mask 10 as shown in FIG. 12, laminating the interlayer insulating film 11. この層間絶縁膜11としては、酸化膜あるいは窒化膜などを用いる。 As the interlayer insulating film 11, using such oxide film or nitride film. 絶縁性が良好ならば膜厚は特定されないが、数千Åから数μm程度が通常である。 Although not specified thickness if good insulation properties, several μm order thousands Å is normal. 窒化膜の形成方法としては、LPCVD法あるいはプラズマCVD法などが簡単である。 As a method for forming the nitride film, etc. LPCVD method or a plasma CVD method is simple. 反応には、アンモニアガス(NH 3 )とシランガスと窒素ガスとの混合ガス、あるいはシランガスと窒素ガスとの混合ガスなどを用いる。 The reaction gas, ammonia (NH 3) a mixed gas of silane gas and nitrogen gas, or the like mixed gas of silane gas and nitrogen gas. 続いて、前記層間絶縁膜の緻密化と前記ソース領域およびドレイン領域の活性化と結晶性の回復を目的として活性化アニールを行う。 Subsequently, activation annealing is performed for the purpose of the interlayer insulating Densification and the source region and the activation of the drain region and the recovery of crystallinity of the film. この活性化アニールの条件としては、N 2ガス雰囲気中で800〜1000℃程度に低温化し、アニール時間を20分〜1時間程度とする。 The conditions for this activation annealing, and low temperature of about 800 to 1000 ° C. in an N 2 gas atmosphere, the annealing time of about 20 minutes to 1 hour. 900〜1000℃では20分程度のアニールで不純物はかなり活性化される。 900 to 1000 ° C. In the impurity in the order of 20 minutes annealing is considerably activated. 800〜900℃では20分から1時間のアニールをする。 At 800 to 900 ° C. for annealing 20 minutes to 1 hour. 一方、はじめに500〜800℃で1〜20時間程度のアニールにより結晶性を充分に回復させた後、 On the other hand, after sufficiently to restore the crystallinity by annealing of about 1 to 20 hours Introduction 500 to 800 ° C.,
900〜1000℃の高温で活性化させるという2段階活性化アニール法も効果がある。 2-step activation annealing that is activated at a high temperature of 900 to 1000 ° C. also is effective. また、赤外線ランプやハロゲンランプを用いたRTA(Rapid Ther Also, RTA using an infrared lamp or a halogen lamp (Rapid Ther
mal Annealing)法も効果がある。 mal Annealing) method also is effective. さらには、レーザービーム等を用いたレーザー活性化法を利用することも効果がある。 Further, it is also the effect of using a laser activation method using a laser beam or the like.

【0048】次に、水素プラズマ法、あるいは水素イオン注入法、あるいはプラズマ窒化膜からの水素の拡散法などの方法で水素イオンを導入すると、結晶粒界に存在するダングリングボンドや、ゲート酸化膜界面などに存在する欠陥や、ソース、ドレイン部とチャネル部との接合部に存在する欠陥が不活性化される。 Next, hydrogen plasma method or the hydrogen ion implantation method, or the introduction of hydrogen ions by a method such as diffusion of hydrogen from the plasma nitride film, and dangling bonds existing in the grain boundary, a gate oxide film and defects present such as surfactants, a source, defects present at the junction of the drain portion and the channel portion is inactivated. このような水素化工程は、層間絶縁膜211を積層する前に行ってもよく、あるいは、後述するソース電極とドレイン電極の形成工程後に行ってもよい。 Such hydrogenation step may be performed before stacking the interlayer insulating film 211, or may be performed after the step of forming the source electrode and the drain electrode to be described later.

【0049】次に図13に示すように、層間絶縁膜11 [0049] Then, as shown in FIG. 13, the interlayer insulating film 11
にコンタクトホールをフォトエッチングにより形成し、 A contact hole is formed by photoetching on,
これらコンタクトホール内にソース電極12およびドレイン電極13をそれぞれ形成する。 The source electrode 12 and drain electrode 13 in these contact holes are formed, respectively. ソース電極12およびドレイン電極13は、アルミニウム、クロムまたはモリブデンなどの金属材料で形成する。 The source electrode 12 and drain electrode 13 are formed of aluminum, a metal material such as chromium or molybdenum. このようにして図1に示したような構造のオフセットゲート構造薄膜トランジスタを形成することができる。 In this way it is possible to form the offset gate structure thin film transistor structure as shown in FIG.

【0050】本発明におけるシリサイド膜を用いた3層ゲート電極によって、ゲート線のシート抵抗を、従来の多結晶の場合の25Ω/□から3分の1の8Ω/□程度に低減することができる。 [0050] by 3-layer gate electrode using a silicide film in the present invention, the sheet resistance of the gate lines can be reduced by a factor of 8ohms / □ degree 25 [Omega] / □ from the third of the conventional polycrystalline . 従って、先にも述べたように、液晶ディスプレイが抱える様々な問題点を解決することができる。 Therefore, as mentioned earlier, it is possible to solve the various problems which the liquid crystal display is facing.

【0051】ゲート線には左右両側からゲート信号が送られているので、ゲート線に断線が生じても、ゲート線抵抗が十分に小さいので信号遅延が小さく、ディスプレイの画面表示にはなんら影響がない。 [0051] Since the gate line are sent gate signal from the left and right sides, be disconnected to the gate line occurs, the gate line resistance is sufficiently small signal delay is small, is no effect on the screen of the display Absent. 従って、ソース線とゲート線の短絡が生じていても、その短絡点の両側のゲート線を切断することによって短絡欠陥を救済することができる。 Therefore, even if caused a short circuit of the source line and the gate line, it can be relieved short defect by cutting the gate lines on either side of the short-circuit point. このように、歩留り向上に対して大きな効果がある。 Thus, there is a large effect on yield improvement.

【0052】ゲート線抵抗が小さくなるので、ゲート線の時定数τが低減する。 [0052] Since the gate line resistance decreases, constant τ is reduced when the gate line. 従って、画面の中央と端での画素トランジスタの立ち上がり特性が均一になる。 Therefore, the rising characteristics of the pixel transistor at the center and edge of the screen becomes uniform. その結果、フリッカあるいは表示ムラを低減することができる。 As a result, it is possible to reduce flicker or display unevenness. しかも、ゲート線のライン容量を低減させなくてもよいので、画素の保持特性が低下することはない。 Moreover, since it is not necessary to reduce the line capacitance of the gate line, the holding characteristics of the pixel is not lowered. このように、本発明により、画素保持特性を低下させることなく、フリッカあるいは表示ムラの極めて少ない液晶ディスプレイを実現することができる。 Thus, the present invention, without reducing the pixel retention characteristics, it is possible to realize a very small liquid crystal display flicker or display unevenness.

【0053】ハイビジョン用TFTに関しては、投影型のディスプレイとして構成するために、ライトバルブ等が要求されることから4インチ程度の大きなTFTパネルを作製しなければならない。 [0053] With respect to the high-definition TFT, and to be configured as a projection type display, it must produce a large TFT panels about 4 inches from the light valve and the like are required. このように長いゲート線を有するパネルを作製する場合に、本発明の効果は一段と大きくなる。 In forming this way a panel having a long gate line, the effect of the present invention will be further increased.

【0054】ゲート線が低抵抗化されるので、付加的な画素保持容量線を廃止することが可能になる。 [0054] Since the gate line is low resistance, it is possible to eliminate the additional pixel storage capacitor line. 従って、 Therefore,
開口率が向上し、その結果、非常に明るい液晶ディスプレイを実現することが可能となる。 And the aperture ratio is improved, as a result, it is possible to realize a very bright liquid crystal display.

【0055】3層ゲート電極のうち、最下層を多結晶シリコン膜で形成したことにより、石英基板とシリサイド膜との応力を緩和する効果が得られる。 [0055] Among the 3-layer gate electrode, by forming the bottom layer of a polycrystalline silicon film, the effect of relieving the stress of the quartz substrate and the silicide film. 従って、膜のクラック等の熱膨張率の違いに起因する欠陥をなくすことができる。 Therefore, it is possible to eliminate the defect due to difference in thermal expansion coefficients such as cracks of the film. シリサイド膜の石英基板への密着も改善されるので、フォトエッチングの時に、密着力不足から生じる異常エッチを防ぐことができる。 Since the adhesion to the quartz substrate of the silicide film is also improved, it is possible to prevent the time of photoetching, an abnormal etch resulting from the contact shortages.

【0056】また、オフセットゲート構造薄膜トランジスタにおいては最上層の多結晶シリコン膜が高抵抗のために、ゲート電極として機能しない。 [0056] In order uppermost polysilicon film has a high resistance in the offset gate structure TFT, it does not function as a gate electrode. 実効的にゲート電極として働くのは多結晶シリコン/シリサイド2層膜のみである。 The effectively acts as the gate electrode is only the polysilicon / silicide two-layer film. したがって、ソース、ドレイン領域は前記最上層の高抵抗の多結晶シリコン膜のパターンに対して自己整合的に形成されているために、前記多結晶シリコン/シリサイド2層膜のパターン端と最上層の高抵抗の多結晶シリコン膜のパターン端との距離がオフセット長L Therefore, the source, for the drain region are formed in self-alignment with the pattern of the polycrystalline silicon film having a high resistance of the top layer, the polysilicon / silicide bilayer film pattern end and uppermost distance offset length L of the pattern end of the polycrystalline silicon film having a high resistance
1となる。 1. このように側壁の形成、あるいはゲート電極の過剰エッチングのような工程を通さなくても簡単にオフセットゲート構造を有する薄膜トランジスタを作製することができる。 Thus a thin film transistor can be manufactured with a simple offset gate structure without through a process such as overetching formation of the sidewalls, or the gate electrode. 工程の簡略化ができるのでコストの低減、および歩留り向上に対して大きな効果がある。 Since it is simplification of the process there is a large effect on the cost reduction, and yield improvement.

【0057】[実施例2]図14は本発明の薄膜半導体装置の第2の実施例であるLDD構造薄膜トランジスタを説明するための構造断面図である。 [0057] [Embodiment 2] FIG. 14 is a structural cross-sectional view for explaining an LDD structure TFT is a second embodiment of a thin film semiconductor device of the present invention. 図14において、 14,
ソース領域8およびドレイン領域9は不純物が高濃度に添加されており、LDD領域15の不純物濃度は低い。 Source region 8 and drain region 9 are added to the impurity high concentration, the impurity concentration of the LDD region 15 is low.
最上層の多結晶シリコン膜16をパターンを形成した後に行うイオン注入により最上層の多結晶シリコン膜16 By ion implantation to perform uppermost polysilicon film 16 after forming the pattern of the uppermost layer polycrystalline silicon film 16
のパターンを通過して不純物が添加された部分15はL It passes through the pattern portion 15 to which an impurity is added by the L
DD領域になり、ゲート酸化膜のみを通過して不純物が添加された部分は高濃度になり、ソース領域8およびドレイン領域9となる。 It becomes DD region, portions to which an impurity is added only through the gate oxide film becomes a high concentration, the source region 8 and drain region 9.

【0058】次に、図14に示したLDD構造薄膜トランジスタの製造方法を図15〜図17を参照して説明する。 Next, it will be described with reference to FIGS. 15 to 17 a method for producing a LDD structure thin film transistor shown in FIG. 14.

【0059】本実施例の製造工程は先の実施例の製造工程のうち図2から図9までに説明した工程と同じであるので図10以降の工程から説明する。 [0059] Production steps of this embodiment will be described from is the same as steps described from among view 2 of a manufacturing process of the previous embodiment up to 9 10 subsequent steps. 先に述べたオフセットゲート薄膜トランジスタの製造方法とは、最上層の多結晶シリコン膜が低抵抗であることと、ソース領域およびドレイン領域を工程中のどこで形成するかという点だけに相違がある。 The manufacturing method of an offset-gate TFT discussed above, there is a difference and that the top layer of the polycrystalline silicon film is low resistance, only in that where they form during the process the source and drain regions. 最上層の多結晶シリコンは、低抵抗とするために不純物を添加した方がよい。 Polycrystalline silicon of the top layer, it is better to doped to a low resistance. 図10においてレジストマスク10を剥離して図15に示すような構造を形成し、次に、図16に示すように、層間絶縁膜1 And removing the resist mask 10 to form a structure as shown in FIG. 15 in FIG. 10, then, as shown in FIG. 16, an interlayer insulating film 1
1を成膜した後、イオン注入法により、固相成長シリコン薄膜3に対しアクセプター型またはドナー型の不純物をイオン注入し、前記最上層の多結晶シリコン膜16のパターンに対して自己整合的にソース領域8およびドレイン領域9を形成する。 1 after forming a by ion implantation, solid-phase grown silicon thin film 3 to acceptor-type or donor-type impurity is ion-implanted, self-aligned manner with respect to the pattern of the top layer of the polycrystalline silicon film 16 forming a source region 8 and drain region 9. このとき、ソース領域8およびドレイン領域9とゲート絶縁膜4との界面付近に不純物の濃度ピークがくるようにイオン注入の加速エネルギーを設定する。 In this case, setting the acceleration energy of ion implantation so that the concentration peak of the impurity near the interface between the source region 8 and drain region 9 and the gate insulating film 4. 図中15で示した部分は、最上層の多結晶シリコン膜16を通して不純物イオンが打ち込まれて前記ソース領域8およびドレイン領域9に比べ不純物濃度の低いLDD領域である。 The portion indicated by reference numeral 15 is a low LDD region impurity concentration than that of the source region 8 and drain region 9 are impurity ions are implanted through the top layer of the polycrystalline silicon film 16. 図15および図16において3で示される部分はシリコン/シリサイド2層膜によって不純物が完全に阻止されたチャネル領域である。 Portion shown in Figure 15 and 3 in FIG. 16 is a channel region was completely blocked impurity by the silicon / silicide two-layered film. このように1回のイオン注入により、自動的にLDD構造薄膜トランジスタが形成される。 Thus by ion implantation once, automatically LDD structure TFT is formed.

【0060】また、層間絶縁膜11を堆積する前にイオン注入を行えば、層間絶縁膜堆積後にイオン注入する場合よりも低い加速エネルギーで不純物を打ち込むことができる。 [0060] Further, by performing ion implantation before depositing the interlayer insulating film 11, can be implanted impurity at a lower acceleration energy than in the case of ion implantation after the interlayer insulating film is deposited. その後に、層間絶縁膜を成膜すればよい。 Thereafter, it is sufficient forming an interlayer insulating film.

【0061】次に、水素プラズマ法、あるいは水素イオン注入法、あるいはプラズマ窒化膜からの水素の拡散法などの方法で水素イオンを導入すると、結晶粒界に存在するダングリングボンドや、ゲート酸化膜界面などに存在する欠陥や、ソース、ドレイン部とチャネル部との接合部に存在する欠陥が不活性化される。 Next, hydrogen plasma method or the hydrogen ion implantation method, or the introduction of hydrogen ions by a method such as diffusion of hydrogen from the plasma nitride film, and dangling bonds existing in the grain boundary, a gate oxide film and defects present such as surfactants, a source, defects present at the junction of the drain portion and the channel portion is inactivated. このような水素化工程は、層間絶縁膜11を積層する前に行ってもよい。 Such hydrogenation step may be performed before stacking the interlayer insulating film 11. あるいは、後述するソース電極8とドレイン電極9 Alternatively, the source electrode 8 to be described later and the drain electrode 9
を形成してから前記水素化工程を行ってもよい。 It may perform the hydrogenation step after forming.

【0062】次に図17に示すように、層間絶縁膜11 [0062] Next, as shown in FIG. 17, the interlayer insulating film 11
およびゲート絶縁膜4にコンタクトホールをフォトエッチングにより形成する。 And a contact hole is formed by photo-etching the gate insulating film 4. そして同図に示すようにソース電極12およびドレイン電極13を形成する。 And forming a source electrode 12 and drain electrode 13 as shown in FIG. これらソース電極12およびドレイン電極13は、アルミニウム、クロムまたはモリブデンなどの金属材料で形成する。 These source electrode 12 and drain electrode 13 are formed of aluminum, a metal material such as chromium or molybdenum. このようにしてLDD構造薄膜トランジスタを形成することができる。 Thus it is possible to form the LDD structure TFT in the.

【0063】このようなLDD構造薄膜トランジスタに関しては、1回のイオン注入によって自動的にソース領域およびドレイン領域とLDD領域が形成される。 [0063] For such an LDD structure TFT, automatically source and drain regions and LDD regions by ion implantation of one is formed. このように簡単な工程でLDD構造薄膜トランジスタが作製できるので、薄膜トランジスタのオフリーク電流低減に対して非常に大きな効果がある。 Since the LDD structure TFT can be manufactured in a simple process, there is a very large effect on the off-leak current reduction of the thin film transistor. また、先に述べたオフセットゲート構造薄膜トランジスタではどうしてもオン電流の低下が避けられないが、このLDD構造ではオン電流の低下はほとんどない。 Although just on decrease in current is offset gate structure thin film transistor described above can not be avoided, there is little reduction in the on-state current in this LDD structure.

【0064】一方、シリサイド膜は非常に大きな凹凸の表面を持っているが、最上層に多結晶シリコン膜を積層させることにより、この凹凸はならされて平坦な表面を得ることができる。 [0064] On the other hand, the silicide film is has a very surface of the large irregularities, by laminating a polycrystalline silicon film on the uppermost layer, can be the uneven gains become has been flat surface. その結果、このゲート電力上に積層される酸化膜の密着が改善され、これにコンタクトホールを空ける場合の異常エッチが解消される。 As a result, this is the adhesion of the oxide film laminated on the gate power improvement, abnormal etching is eliminated when drilling a contact hole in this.

【0065】オフセットゲート構造あるいはLDD構造を有しているので、オフリーク電流が低減される。 [0065] Since an offset gate structure or LDD structure, the off-leakage current is reduced. 従って、画素の保持特性が改善される。 Therefore, the holding characteristics of the pixel can be improved. さらに、消費電流の低減に対しても大きな効果が期待される。 Moreover, a large effect can be expected also to reduce current consumption.

【0066】固相成長法を用いることによって、非晶質絶対基板上に結晶性の優れたシリコン薄膜を作製することが可能になったのでSOI技術の発展に大きく寄与するものである。 [0066] By using the solid-phase growth method, but is a major contribution to the development of SOI technology since has become possible to produce excellent silicon thin film crystalline amorphous absolutely substrate. ゲート線の低抵抗化は、固相成長等の方法で改善された薄膜トランジスタの特性を最大限に引き出し、非常に優れた液晶ディスプレイを実現する上で大きな効果がある。 Resistance of the gate line draws solid phase characteristics of the improved thin film transistor by the method of growing such a maximally, is very effective in achieving excellent liquid crystal display.

【0067】本発明を、光電変換素子とその走査回路を同一チップ内に集積した密着型イメージセンサーに応用した場合には、読み取り速度の高速化、高解像度化、さらに階調をとる場合に非常に大きな効果をうみだす。 [0067] The present invention, when applied to the contact type image sensor that integrates the scanning circuit and the photoelectric conversion elements in the same chip is very when taking speed, higher resolution, more gradations reading speed produce a large effect on. 高解像度化が達成されるとカラー読み取り用密着型イメージセンサーへの応用も容易となる。 If higher resolution is achieved Application to color reading for the contact image sensor can be facilitated. もちろん電源電圧の低減、消費電流の低減、信頼性の向上に対してもその効果が大きい。 Of course the reduction of the supply voltage, reduction of the current consumption, even greater its effect on the improvement of the reliability. また低温プロセスによって作製することができるので、密着型イメージセンサーチップの長尺化が可能となり、一本のチップでA4サイズあるいはA3サイズのような大型ファクシミリ用の読み取り装置を実現できる。 Since can be produced by low-temperature process, contact image sensor chip elongation of becomes possible, it can be realized reader for large facsimile such as A4 size or A3 size with a single chip. 従って、センサーチップの二本継ぎのような手数がかかり信頼性の悪い技術を回避することができ、実装歩留りも向上される。 Therefore, it takes labor such as two splicing of the sensor chip can avoid poor reliability technology, mounting yield is also improved.

【0068】石英基板やガラス基板だけではなく、サファイヤ基板あるいはMgO・Al 23 ,BP,CaF 2 [0068] Not only quartz substrate or a glass substrate, a sapphire substrate or MgO · Al 2 O 3, BP , CaF 2
等の結晶性絶縁基板も用いることができる。 Crystalline insulating substrate etc. can be used.

【0069】以上薄膜トランジスタを例として説明したが、バイポーラトランジスタあるいはヘテロ接合バイポーラトランジスタなど薄膜を利用した素子に対しても、 [0069] has been described as an example of the above thin film transistors, even for devices utilizing thin film such as a bipolar transistor or a heterojunction bipolar transistor,
本発明を応用することができる。 It is possible to apply the present invention. また、三次元デバイスのようなSOI技術を利用した素子に対しても、本発明を応用することができる。 Moreover, even for devices using SOI technology, such as a three-dimensional device, it is possible to apply the present invention.

【0070】固相成長法を例にとって本発明について説明したが、本発明は固相成長法ばかりではなく、LPC [0070] Although the present invention has been described a solid-phase growth method as an example, the present invention is not only a solid-phase growth method, LPC
VD法やその他の方法、例えばEB蒸着法やスパッタ法やMBE法で成膜したpoly−Si薄膜を利用して薄膜半導体装置を作製する場合にも応用することができる。 VD method or other methods, for example, can also be applied when using a poly-Si thin film formed by EB vapor deposition method, a sputtering method or an MBE method to produce a thin film semiconductor device. また、一般的なMOS型半導体装置にも応用することができる。 Further, it can also be applied to a general MOS type semiconductor device.

【0071】 [0071]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
ゲート線の低抵抗化とともに、オフセットゲート電極構造またはLDD構造を容易に形成することができるので、オフリーク電流も低減でき、薄膜トランジスタの特性向上に対して非常に大きな効果が期待される。 With reduction in the resistance of the gate line, since the offset gate electrode structure or the LDD structure can be easily formed, the off-leak current can be reduced, a very large effect on improving characteristics of the thin film transistor can be expected.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の薄膜半導体装置の第1の実施例であるオフセットゲート構造の薄膜トランジスタを説明するための構造断面図である。 1 is a structural cross-sectional view for explaining a thin film transistor of the offset gate structure of a first embodiment of a thin film semiconductor device of the present invention.

【図2】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 Is a sectional view for explaining one step of FIG. 2 the structure of the thin-film transistor fabrication process shown in FIG.

【図3】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 3 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図4】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 Is a sectional view for explaining one step of FIG. 4 the structure of the thin-film transistor fabrication process shown in FIG.

【図5】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 5 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図6】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 6 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図7】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 7 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図8】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 8 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図9】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 9 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図10】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 It is a sectional view for explaining one step of FIG. 10 structure of the thin film transistor of the manufacturing process shown in FIG.

【図11】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 11 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図12】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 12 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図13】図1に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 13 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG.

【図14】本発明の薄膜半導体装置の第2の実施例であるLDD構造の薄膜トランジスタを説明するための構造断面図である。 14 is a structural cross-sectional view for explaining a thin film transistor having an LDD structure is a second embodiment of a thin film semiconductor device of the present invention.

【図15】図14に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 15 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG. 14.

【図16】図14に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 16 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG. 14.

【図17】図14に示した構造の薄膜トランジスタの製造工程の一工程を説明するための断面図である。 17 is a sectional view for explaining one step of the structure of the thin film transistor manufacturing process shown in FIG. 14.

【図18】従来の技術の薄膜トランジスタの構造断面図である。 18 is a structural cross-sectional view of a thin film transistor of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁性透明基板 2 非単結晶半導体薄膜 3 多結晶シリコン膜 4 ゲート絶縁膜(ゲート酸化膜) 5 最下層の不純物添加された多結晶シリコン膜 6 中間層のシリサイド膜 7 最上層の高抵抗の多結晶シリコン膜 8 ソース領域 9 ドレイン領域 10 レジストマスク 11 層間絶縁膜 12 ソース電極 13 ドレイン電極 15 LDD領域 16 最上層の多結晶シリコン膜 L 1オフセット長 L 2オフセット長 1 the insulating transparent substrate 2 non-single-crystal semiconductor thin film 3 polycrystalline silicon film 4 gate insulating film (gate oxide film) 5 of the lowermost doped polycrystalline silicon film 6 intermediate layer silicide film 7 uppermost high resistance polycrystalline silicon film 8 source region 9 drain region 10 resist mask 11 interlayer insulating film 12 source electrode 13 drain electrode 15 LDD region 16 the uppermost polysilicon layer L 1 offset length L 2 offset length

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/40 A 7376−4M 21/336 9056−4M H01L 29/78 311 P ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 identification symbol Agency Docket No. FI art display portion H01L 29/40 a 7376-4M 21/336 9056-4M H01L 29/78 311 P

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するプレーナー型薄膜半導体装置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下層の不純物添加された多結晶シリコン薄膜と、中間層のシリサイド膜と、これら2層構造の上に積層された最上層の高抵抗の多結晶シリコン膜とから構成される3層ゲート電極であることを特徴とする薄膜半導体装置。 1. A source region, a drain region, the planar type thin film semiconductor device having a gate insulating film and a gate electrode, a gate electrode formed on said gate insulating film, the polycrystalline silicon that is added lowermost impurities a thin film, a silicide film of the intermediate layer, a thin film semiconductor device which is a three-layer gate electrode composed of a high-resistance polycrystalline silicon film of the laminated top layer on top of the two-layer structure.
  2. 【請求項2】 ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するプレーナー型薄膜半導体装置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下層の不純物添加された多結晶シリコン薄膜と、中間層のシリサイド膜と、これら2層構造の上に積層された最上層の多結晶シリコン膜とから構成される3層ゲート電極であり、かつ前記最上層の多結晶シリコン膜のパターンをマスクとした不純物のイオン注入により形成されたL Wherein the source region, the drain region, the planar type thin film semiconductor device having a gate insulating film and a gate electrode, a gate electrode formed on said gate insulating film, the polycrystalline silicon that is added lowermost impurities a thin film, a silicide film of the intermediate layer, the pattern of a three-layered gate electrode composed of a polycrystalline silicon film of the laminated top layer on top of the two-layer structure, and the top layer of the polycrystalline silicon film L formed by ion implantation of impurities as a mask
    DD構造を有することを特徴とする薄膜半導体装置。 Thin film semiconductor device characterized by having a DD structure.
  3. 【請求項3】 請求項1または2に記載の薄膜半導体装置において、前記2層構造のパターン寸法は、前記最上層の高抵抗の多結晶シリコン膜のパターン寸法よりも小さく、かつ、前記2層構造のパターンは、前記最上層の高抵抗の多結晶シリコン膜のパターンにより完全に覆われていることを特徴とする薄膜半導体装置。 3. A thin film semiconductor device according to claim 1 or 2, wherein the pattern size of the two-layer structure, the smaller than the pattern size of the top layer of high-resistance polycrystalline silicon film and the second layer pattern structures, the thin film semiconductor device characterized by being completely covered by the pattern of the uppermost layer of the high-resistance polycrystalline silicon film.
  4. 【請求項4】 請求項1または2に記載の薄膜半導体装置において、前記ソース領域およびドレイン領域は、前記最上層の高抵抗の多結晶シリコン膜のパターンに対して自己整合的に形成されたものであることを特徴とする薄膜半導体装置。 4. A thin film semiconductor device according to claim 1 or 2, wherein the source region and the drain region, the one formed in self-alignment with the pattern of the uppermost layer of the high-resistance polycrystalline silicon film thin film semiconductor device characterized in that it.
  5. 【請求項5】 請求項1または2に記載の薄膜半導体装置において、前記シリサイド膜は、コバルトシリサイド(CoSi 2 )、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi 2 )、モリブデンシリサイド(MoSi 2 )、およびタングステンシリサイド(WS In the thin film semiconductor device according to 5. A method according to claim 1 or 2, wherein the silicide layer, a cobalt silicide (CoSi 2), nickel silicide (NiSi), titanium silicide (TiSi 2), molybdenum silicide (MoSi 2), and tungsten silicide (WS
    2 )からなる群より選ばれた材料を含むことを特徴とする薄膜半導体装置。 thin film semiconductor device which comprises a material selected from the group consisting of i 2).
  6. 【請求項6】 請求項1または2に記載の薄膜半導体装置において、前記3層ゲート電極における最下層の不純物添加された多結晶シリコン薄膜は、リン、砒素、およびボロンからなる群より選ばれた不純物元素が添加されたものであることを特徴とする薄膜半導体装置。 6. The thin film semiconductor device according to claim 1 or 2, the polycrystalline silicon thin film that has been added lowermost of impurities in the three-layer gate electrode, selected from the group consisting of phosphorus, arsenic, and boron thin film semiconductor device characterized in that in which an impurity element is added.
  7. 【請求項7】 (a)絶縁性非晶質材料からなる基板上に第1の半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、 (b)該ゲート絶縁膜上に不純物添加された多結晶シリコン膜を成膜する工程と、 (c)該不純物添加された多結晶シリコン膜上にシリサイド膜を成膜する工程と、 (d)1回のフォト工程により、前記不純物添加された多結晶シリコン膜とシリサイド膜の2層膜を同時にパターニングする工程と、 (e)前記パターニングされた2層膜の上に最上層の高抵抗の多結晶シリコン膜を成膜する工程と、 (f)レジストパターンを形成し、該レジストパターンをマスクとしてエッチングを行い、前記最上層の高抵抗の多結晶シリコン膜をレジストパターンと同じパターンに加工する工程と、 (g)前記レジスト 7. (a) forming a first semiconductor layer on a substrate made of an insulating amorphous material, a step of forming a gate insulating film on the semiconductor layer, (b) the gate insulating film in the step of forming a polycrystalline silicon film doped impurity, a step of forming a silicide film on the polycrystalline silicon film added (c) the impurities, the (d) 1 single photolithography process, the the step of forming a step of simultaneously patterning the two-layered film of a polycrystalline silicon film and silicide film doped impurities, (e) a polycrystalline silicon film of the uppermost layer of high resistance on the patterned second layer film If, (f) a resist pattern is formed, the resist pattern by etching using as a mask, a step of processing the top layer of the polycrystalline silicon film having a high resistance to the same pattern as the resist pattern, (g) the resist パターンをマスクとして不純物をイオン注入することにより、前記高抵抗の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成する工程と、 (h)前記レジストパターンを剥離した後に、層間絶縁膜を成膜する工程と、 (i)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を少なくとも有することを特徴とする薄膜半導体装置の製造方法。 By impurity is ion-implanted pattern as a mask to form a source region and a drain region in the self-aligning manner a first semiconductor layer with respect to the pattern of the polycrystalline silicon film of the high resistance, (h) wherein the resist pattern after stripping, a step of forming an interlayer insulating film, by (i) photo process, forming an electrode on the interlayer insulating film to form a contact hole of the source region and the drain region method of manufacturing a thin film semiconductor device characterized by having at least a.
  8. 【請求項8】 請求項7記載の薄膜半導体装置の製造方法において、 前記(f)工程〜(i)工程に代えて、 (f′)レジストパターンを形成し、該レジストパターンをマスクとしてエッチングを行い、前記最上層の多結晶シリコン膜をレジストパターンと同じパターンに加工する工程と、 (g′)前記レジストパターンを剥離する工程と、 (h′)層間絶縁膜を成膜した後に、前記最上層の多結晶シリコン膜のパターンをマスクとして不純物をイオン注入することにより、前記最上層の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成すると同時に、前記シリコン膜とシリサイド膜の2層膜のパターンに対して自己整合的にLDD領域を形成する工程と、 (i′)フォト工程 8. A method of manufacturing a thin film semiconductor device according to claim 7, wherein instead of step (f) ~ (i) step, to form a (f ') a resist pattern, etching the resist pattern as a mask performed, the step of processing the top layer of the polycrystalline silicon film in the same pattern as the resist pattern, 'a step of removing the resist pattern, (h (g)' after forming an) interlayer insulating film, the outermost by impurity is ion-implanted patterns of the upper polycrystalline silicon film as a mask, the formation of the source region and a drain region in the self-aligning manner a first semiconductor layer with respect to the pattern of the uppermost layer of the polycrystalline silicon film Then at the same time, forming a self-aligned manner LDD region for the two-layered film of the pattern of the silicon layer and the silicide film, (i ') photolithography より、前記層間絶縁膜にコンタクトホール形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むことを特徴とする薄膜半導体装置の製造方法。 More, the method of manufacturing a thin film semiconductor device characterized by comprising the step of forming contact holes in the interlayer insulating film to form an electrode on the source region and the drain region.
  9. 【請求項9】 請求項8記載の薄膜半導体装置の製造方法において、 前記(h′)工程および(i′)工程に代えて、 (h″)前記最上層の多結晶シリコン膜のパターンをマスクとして不純物をイオン注入することにより、前記最上層の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成すると同時に、前記シリコン膜とシリサイド膜の2層膜のパターンに対して自己整合的にLDD領域を形成する工程と、 (i″)層間絶縁膜を成膜する工程と、 (j)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むことを特徴とする薄膜半導体装置の製造方法。 9. A method of manufacturing a thin film semiconductor device according to claim 8, wherein (h ') in place of the step and (i') step, (h ") the mask pattern of the uppermost layer of the polycrystalline silicon film as by the impurity ion implantation, the uppermost polysilicon layer at the same time to form a source region and a drain region in the self-aligning manner a first semiconductor layer with respect to the pattern, the silicon film and a silicide film forming a step of forming a self-aligned manner LDD region, a step of forming the (i ") an interlayer insulating film, the (j) photo process, a contact hole in the interlayer insulating film with respect to two-layer film pattern method of manufacturing a thin film semiconductor device which comprises a to the step of forming the electrode on the source region and the drain region.
  10. 【請求項10】 請求項7,8または9のいずれかに記載の薄膜半導体装置の製造方法において、前記(b)工程における最下層の不純物添加された多結晶シリコン薄膜の成膜は、多結晶シリコン薄膜へのイオン注入法、L 10. The method of manufacturing a thin film semiconductor device according to claim 7, 8 or 9, wherein (b) deposition of a polycrystalline silicon thin film doped bottom layer of the impurity in the process, polycrystalline ion implantation into the silicon thin film, L
    PCVD(Low Pressure Chemica PCVD (Low Pressure Chemica
    l Vapor Deposition)法、PECV l Vapor Deposition) method, PECV
    D(Plasma Enhanced CVD)法、スパッタ法、または拡散法の方法によりなされることを特徴とする薄膜半導体装置の製造方法。 D (Plasma Enhanced CVD) method, the method of manufacturing a thin film semiconductor device characterized in that it is made by the method of sputtering, or diffusion.
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