JPH06232398A - Manufacture of thin film transistor and manufacture of semiconductor device - Google Patents

Manufacture of thin film transistor and manufacture of semiconductor device

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JPH06232398A
JPH06232398A JP33469992A JP33469992A JPH06232398A JP H06232398 A JPH06232398 A JP H06232398A JP 33469992 A JP33469992 A JP 33469992A JP 33469992 A JP33469992 A JP 33469992A JP H06232398 A JPH06232398 A JP H06232398A
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thin film
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forming
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達 男 ▲吉▼岡
Mamoru Furuta
Tetsuya Kawamura
Yutaka Miyata
Hiroshi Sano
Tatsuo Yoshioka
野 浩 佐
田 守 古
田 豊 宮
村 哲 也 川
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PURPOSE: To form a thin film transistor of offset structure wherein the offset length is finely and uniformly formed on the same substrate by utilizing that a source-drain region is formed in a self-alignment manner and a part of a gate electrode is made a modified layer.
CONSTITUTION: On a light transmitting glass substrate 1, an active semiconductor layer 2 is formed, thereon a gate insulating layer 5 is formed, and thereon a gate electrode 6 is formed. The gate electrode is used as a mask, and a source region 3 and a drain region 4 are formed by introducing impurities by an ion implantation method or the like. On the surface of a gate electrode 6, an anodic oxidation layer 7 is formed as a modified layer by using an anodic oxidation method or the like. After an interlayer insulating layer 8 is formed, contact holes, a source electrode 9 and a drain electrode 10 are formed, and a thin film transistor of offset structure is completed.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、液晶表示装置やイメージセンサ等に応用される薄膜トランジスタの製造方法および半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a method of manufacturing a semiconductor device and the thin film transistor to be applied to a liquid crystal display device or an image sensor or the like.

【0002】 [0002]

【従来の技術】薄膜トランジスタ(Thin Film Transist BACKGROUND OF THE INVENTION thin film transistor (Thin Film Transist
or:以下、TFTと略記する。 or: hereinafter abbreviated as TFT. )を例えば液晶表示装置の画素のスイッチング素子として用いる場合、TFTの逆バイアス時のリーク電流(以下、オフ電流と記す。) ) Is used for example as a switching element of a pixel of the liquid crystal display device, the reverse bias when the leakage current of the TFT (hereinafter, referred to as off-state current.)
は、映像信号の保持特性を悪化させるので、これを低減する必要があり、そのために、オフセット構造がTFT Since worsen the retention characteristics of the video signal, it is necessary to reduce this, therefore, the offset structure TFT
にも応用されている。 It has also been applied to. その例が、イクステンディット・ An example of which go Sten Deluxe -
アブストラクツ・オブ・ザ・1992・インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイセズ・アンド・マテリアルズ(1992年)第52 Abstracts Of The 1992 International Conference on Solid State Devices, and Materials (1992) 52
頁から第54頁(Extended Abstracts of the 1992 Int From page pp. 54 (Extended Abstracts of the 1992 Int
ernational Conference on Solid State Devices and M ernational Conference on Solid State Devices and M
aterials(1992)P52-54)に記載されている。 It is described in the aterials (1992) P52-54).

【0003】以下、図7に示したオフセット構造のコプレナ型TFTの製造方法について説明する。 [0003] Hereinafter, a method for manufacturing a coplanar type TFT of offset structure shown in FIG. まず透光性ガラス基板1上に領域3、4を含めて活性半導体層2を形成する。 First forming the active semiconductor layer 2 including the regions 3 and 4 on the transparent glass substrate 1. その上に、ゲート絶縁層5およびゲート電極6を形成する。 Thereon to form a gate insulating layer 5 and the gate electrode 6. 次に、フォトレジストでマスクを形成してイオン注入法により不純物を添加することによって、 Then, by adding an impurity by an ion implantation method to form a mask with a photoresist,
ソース領域3およびドレイン領域4を形成する。 Forming a source region 3 and drain region 4. そして、フォトレジストを除去した後、層間絶縁層8、コンタクトホール9a,10a、ソース電極9、ドレイン電極10を形成してTFTを完成する。 After removing the photoresist, the interlayer insulating layer 8, contact holes 9a, 10a, the source electrodes 9, to form a drain electrode 10 to complete the TFT. このようにして、 In this way,
ゲート電極6とドレイン領域4とのソース・ドレイン方向に対する重なりをなくしたオフセット構造が形成される。 Offset structure lost overlapping the source and drain direction between the gate electrode 6 and the drain region 4 are formed.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、従来のTFTの製造方法においては、不純物添加時のマスクとしてフォトレジストを形成する際に、正しくは、図8 [SUMMARY OF THE INVENTION However, in the conventional method of manufacturing a TFT, when forming a photoresist as a mask for doping, correctly, FIG. 8
(a)に示すように、ゲート電極6の端部とドレイン領域4の端部とのソース・ドレイン方向に対する距離L (A), the distance to the source-drain direction between the edges of the drain region 4 of the gate electrode 6 L
(以下、オフセット長と呼ぶ。)が精度よく微細に形成されていなければならないものの、実際には図8(b) (Hereinafter, referred to as the offset length.) Although must be accurately formed finely, actually FIG 8 (b)
に示すようにずれてしまうことがあった。 It was sometimes deviate as shown in. 設計時と実工程におけるこのような差異は、フォトリソグラフィーのマスク合わせ精度の範囲内で生じることは避けられず、 Such differences in the design time and the actual process that occurs within the mask alignment accuracy of photolithography is inevitable,
また、ガラス基板1上に多くのTFTを作製する場合などには、基板1の熱収縮などの影響を受けるため、同一基板内でフォトレジスト11の形成位置を均一に得ることも容易ではなく、したがってオフセット長Lを同一基板内で均一に形成することは難しいという問題があった。 Further, for example, to prepare a lot of TFT on the glass substrate 1 is affected by the thermal contraction of the substrate 1, it is also not easy to obtain uniform formation position of the photoresist 11 in the same substrate, Therefore to uniformly form the offset length L in the same substrate is difficult.

【0005】本発明は、このような従来の問題を解決するものであり、半導体層に不純物を添加する際のマスクを精度よく、しかも基板内での均一性を損わずに形成して、オフセット長を精度よく微細にしかも同一基板内で均一に形成することのできるオフセット構造のTFTの製造方法および半導体装置の製造方法を提供することを目的とする。 [0005] The present invention is intended to solve such conventional problems, the mask for adding the impurity to the semiconductor layer accurately, yet form a uniformity in the substrate without compromising and to provide a method of manufacturing a method of manufacturing a semiconductor device and the TFT of offset structure that can be formed uniformly offset length is accurately finely Moreover the same substrate.

【0006】 [0006]

【課題を解決するための手段】本発明は、上記目的を達成するために、ゲート電極をマスクとして半導体層に不純物を添加してドレイン領域を形成した後、ゲート電極の一部を改質層とするかまたはゲート電極の一部を改質層とした後、ゲート電極および改質層をマスクとして半導体層に不純物を添加してドレイン領域を形成するようにしたものである。 Means for Solving the Problems The present invention, in order to achieve the above object, after forming a drain region by adding an impurity to the semiconductor layer using the gate electrode as a mask, modified layer a part of the gate electrode after the reforming layer part of that or the gate electrode, it is obtained so as to form a drain region by adding an impurity to the semiconductor layer using the gate electrode and the reforming layer as a mask.

【0007】 [0007]

【作用】本発明は、上記構成により次のような作用を有する。 DETAILED DESCRIPTION OF THE INVENTION The present invention has the following effects by the above configuration. すなわち、ゲート電極の一部(表面側と考えると理解し易い。)から他元素を取りこんだり、原子の結合状態を変えるなどによって改質層を形成すると、改質層形成前のゲート電極よりも改質層形成後のゲート電極および改質層の体積が膨張する。 That, or capture other elements from a portion (easy to understand by considering the surface side.) Of the gate electrode, to form a modified layer such as by changing the coupling state of the atom, than the gate electrode of the pre-reforming layer forming the volume of the gate electrode and the reforming layer after modified layer forming expands. ここで注目する点が2つある。 The point to note here is two-fold. 1つは、この改質層の形成により前述のように体積膨張が起こり、半導体層への不純物の添加をするときのマスク面積が拡大することである。 One, the modification by the formation of layers occurs in the volume expansion as mentioned above, is that the mask area is expanded at the time of the addition of the impurity to the semiconductor layer. もう1つは、この改質層を絶縁性物質にすることにより、ゲート電極自身の体積は小さくなりゲート電極の有効な面積は縮小することである。 Second, this by the modified layer to the insulating material, the volume of the gate electrode itself is to the effective area of ​​the smaller becomes the gate electrode reduced. つまり、ゲート電極をマスクとしてドレイン領域を形成した後にゲート電極の一部を改質層とすることにより、ゲート電極としての有効な面積は縮小すること、またはゲート電極の一部を改質層とした後にゲート電極および改質層をマスクとしてドレイン領域を形成することにより、不純物添加時のマスク面積が拡大することの2点を利用して、オフセット構造のTFTを実現することができる。 That is, by the modified layer a part of the gate electrode after forming the drain region of the gate electrode as a mask, the effective area of ​​the gate electrode is reduced, or a part of the gate electrode and the modified layer by forming the drain region of the gate electrode and the modified layer as a mask after, using the two points be expanded mask area of ​​impurity doping, it is possible to realize a TFT of offset structure. このとき、この改質層は精度よく微細にしかも同一基板内で均一に形成することができるため、オフセット長も精度よく微細にしかも同一基板内で均一に形成することができる。 At this time, the modified layer because it can be uniformly formed with high accuracy finely Moreover the same substrate, can be uniformly formed in the offset length is also accurately finely Moreover the same substrate.

【0008】 [0008]

【実施例】以下、本発明の実施例について述べるが、説明の便宜上、上記従来例の説明に用いた符号を同様の要素に対して用いる。 EXAMPLES Hereinafter, described for the embodiment of the present invention, for convenience of explanation, used numerals used in the description of the prior art with respect to similar elements. (第1の実施例)図1(a)〜(d)は本発明の第1の実施例におけるコプレナ型TFTの作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTの作製工程を説明する。 (First Embodiment) FIG. 1 (a) ~ (d) are sectional views showing a manufacturing process of a coplanar type TFT of the first embodiment of the present invention, the following, a coplanar type TFT by using this FIG. the manufacturing process will be described. まず、透光性ガラス基板1上に活性半導体層2としてたとえばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, the amorphous silicon is deposited by in the active semiconductor layer 2 on the transparent glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、ゲート絶縁層5として例えば常圧CVD法により二酸化シリコンを形成する。 Thereon, by and with the gate insulating layer 5, for example atmospheric pressure CVD to form silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびエッチングを用いて加工する(a)。 Further, as the gate electrode 6 is deposited, for example aluminum, it is processed using the photolithography and etching (a). そして、ゲート電極6をマスクとして、例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(b)。 Then, the gate electrode 6 as a mask, for example by introducing phosphorus as an impurity by ion implantation to form the source and drain regions 3 and 4 (b). 次に、ゲート電極6の表面に改質層として例えば陽極酸化法によって絶縁性物質である陽極酸化層7 Then, the anodized layer 7 is an insulating material, for example, by anodic oxidation as a modifying layer on the surface of the gate electrode 6
(酸化アルミニウム)を形成する(c)。 To form a (aluminum oxide) (c). その上に、層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し、ソース電極9 Thereon, after forming a silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching, the source electrode 9
およびドレイン電極10を、例えばチタン、アルミニウムの順で成膜し、加工してTFTを完成する(d)。 And a drain electrode 10, formed for example of titanium, in the order of aluminum and processed to complete a TFT (d).

【0009】この第1の実施例により作製したコプレナ型TFTには、次の効果がある。 [0009] The coplanar type TFT manufactured by the first embodiment has the following advantages. それは、オフセット長、つまりゲート電極の端とドレイン領域4の端とのソース・ドレイン方向に対する距離を、精度よく微細に形成すると同時に同一基板内で均一に形成することができることである。 It offset length, i.e. the distance to the source-drain direction of the end to end of the drain region 4 of the gate electrode, it is that it can be uniformly formed in the same substrate and at the same time accurately formed finely. このオフセット長は、改質層としての陽極酸化層7の厚みを変化させることにより任意に決定できる。 The offset length may be determined arbitrarily by changing the thickness of the anodized layer 7 as a modified layer. このように作製したTFTでは、オフ電流の低減が実現できる。 In thus prepared was TFT, reduction in off current can be realized.

【0010】(第2の実施例)図2(a)〜(d)は本発明の第2の実施例におけるコプレナ型TFTの作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTの作製工程を説明する。 [0010] (Second Embodiment) FIG. 2 (a) ~ (d) are sectional views showing a manufacturing process of a coplanar type TFT according to a second embodiment of the present invention, hereinafter, coplanar with the FIG illustrating a manufacturing process of a type TFT. まず、透光成ガラス基板1上に活性半導体層2として例えばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, forming an amorphous silicon by as an active semiconductor layer 2 on permeable Mitsunari glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、 in addition,
ゲート絶縁層5として例えば常圧CVD法により二酸化シリコンを形成する。 By as the gate insulating layer 5, for example atmospheric pressure CVD to form silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびエッチングを用いて加工する。 Further, as the gate electrode 6 is deposited, for example aluminum, it is processed using photolithography and etching. このとき、ゲート電極6 At this time, the gate electrode 6
上のフォトレジスト11を除去しないでおく(a)。 Prefer not remove the photoresist 11 above (a). そして、ゲート電極6およびフォトレジスト11をマスクとして、例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(b)。 Then, the gate electrode 6 and the photoresist 11 as a mask, ion implantation to introduce phosphorus as an impurity to form the source and drain regions 3 and 4 by (b). 次に、フォトレジスト11を除去した後、ゲート電極6の表面に改質層として例えば陽極酸化法によって絶縁性物質である陽極酸化層7(酸化アルミニウム) Next, after removing the photoresist 11, the anodized layer 7 on the surface of the gate electrode 6 by a modified layer for example anodic oxidation, which is an insulating material (aluminum oxide)
を形成する(c)。 To form (c). その上に、層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し、ソース電極9およびドレイン電極1 Thereon, after forming a silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching, the source electrode 9 and the drain electrode 1
0を、例えばチタン、アルミニウムの順で成膜し、加工してTFTを完成する(d)。 0, is deposited as titanium, in the order of aluminum and processed to complete a TFT (d).

【0011】この第2の実施例により作製したコプレナ型TFTには、次の効果がある。 [0011] The coplanar type TFT manufactured by the second embodiment has the following advantages. それは、第1実施例と同様な効果に加えて、ソース領域3およびドレイン領域4を形成する際の、マスクの不純物阻止能力が第1の実施例よりも高いことである。 It, in addition to the same effects as the first embodiment, when forming the source and drain regions 3 and 4, the impurity blocking ability of the mask is higher than the first embodiment.

【0012】(第3の実施例)図3(a)〜(d)は本発明の第3の実施例におけるコプレナ型TFTの作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTの作製工程を説明する。 [0012] (Third Embodiment) FIG 3 (a) ~ (d) are sectional views showing a manufacturing process of a coplanar type TFT in the third embodiment of the present invention, hereinafter, coplanar with the FIG illustrating a manufacturing process of a type TFT. まず、透光性ガラス基板1上に活性半導体層2として例えばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, the amorphous silicon is deposited by in the active semiconductor layer 2 on the transparent glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、 in addition,
ゲート絶縁層5として例えば常圧CVD法により二酸化シリコンを形成する。 By as the gate insulating layer 5, for example atmospheric pressure CVD to form silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびエッチングを用いて加工する(a)。 Further, as the gate electrode 6 is deposited, for example aluminum, it is processed using the photolithography and etching (a). そして、ゲート電極6の表面に改質層として例えば陽極酸化法によって絶縁成物質である陽極酸化層7(酸化アルミニウム)を形成する(b)。 Then, the surface of the gate electrode 6 by a modified layer for example anodic oxidation to form an anodic oxide layer 7 (aluminum oxide) is an insulating formed material (b). 次に、ゲート電極6および陽極酸化層7 Next, the gate electrode 6 and the anode oxide layer 7
をマスクとして、例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(c)。 As a mask, for example by introducing phosphorus as an impurity by ion implantation to form the source and drain regions 3 and 4 (c). その上に、層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し,ソース電極9およびドレイン電極10 Thereon, after forming a silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching, the source electrode 9 and drain electrode 10
を、例えばチタン、アルミニウムの順で成膜し、加工してTFTを完成する(d)。 , For example titanium, it is deposited in the order of aluminum and processed to complete a TFT (d).

【0013】この第3の実施例により作製したコプレナ型TFTには、次の効果がある。 [0013] The coplanar type TFT manufactured by the third embodiment has the following advantages. それは、第1の実施例と同様な効果に加えて、より薄い陽極酸化層の形成によって第1および第2の実施例と同等のオフセット長を得ることができる。 It, in addition to the same effects as the first embodiment, it is possible to obtain equivalent offset length and first and second embodiment by the formation of thinner anodized layer.

【0014】(第4の実施例)図4(a)〜(d)は本発明の第4の実施例におけるコプレナ型TFTの作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTの作製工程を説明する。 [0014] (Fourth Embodiment) FIG. 4 (a) ~ (d) are sectional views showing a manufacturing process of a coplanar type TFT in the fourth embodiment of the present invention, hereinafter, coplanar with the FIG illustrating a manufacturing process of a type TFT. まず、透光性ガラス基板1上に活性半導体層2として例えばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, the amorphous silicon is deposited by in the active semiconductor layer 2 on the transparent glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、 in addition,
ゲート絶縁層5として例えば常圧CVD法により二酸化シリコンを形成する。 By as the gate insulating layer 5, for example atmospheric pressure CVD to form silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびテーパーエッチングを用いて電極端に勾配をもったテーパー状にゲート電極6を加工する(a)。 Further, as the gate electrode 6 is deposited, for example aluminum, to process the gate electrode 6 in a tapered shape having a gradient in the electrode end using photolithography and taper etching (a). そして、ゲート電極6をマスクとして、例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(b)。 Then, the gate electrode 6 as a mask, for example by introducing phosphorus as an impurity by ion implantation to form the source and drain regions 3 and 4 (b). 次に、ゲート電極6の表面に改質層として例えば陽極酸化法によって絶縁性物質である陽極酸化層7(酸化アルミニウム)を形成する(c)。 Then, the anodized layer is an insulating material, for example, by anodic oxidation as a modifying layer on the surface of the gate electrode 6 7 forming the (aluminum oxide) (c).
その上に、層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し、 Thereon, after forming a silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching,
ソース電極9およびドレイン電極10を、例えばチタン、アルミニウムの順で成膜し、加工してTFTを完成する(d)。 The source electrode 9 and drain electrode 10, such as titanium, is deposited in the order of aluminum and processed to complete a TFT (d).

【0015】この第4の実施例により作製したコプレナ型TFTには、次の効果がある。 [0015] The coplanar type TFT manufactured by the fourth embodiment has the following advantages. それは、第1の実施例と同様な効果に加えて、ゲート電極6のテーパーの角度および陽極酸化層7の厚みを変化させることによって、 It, in addition to the same effects as the first embodiment, by changing the angle and the thickness of the anodized layer 7 of the taper of the gate electrode 6,
ドレイン電極10端部近傍での不純物濃度に連続的な分布をもたせることができる。 Continuous distribution on the impurity concentration in the drain electrode 10 near the end can be imparted to. このことは、オフセット構造だけでなく、ライトリー・ドープト・ドレイン(Ligh This means that, not only the offset structure, lightly doped drain (Ligh
tly Doped Drain )構造の薄膜トランジスタも作製できることを意味している。 Which means that also can be manufactured thin film transistor of the tly Doped Drain,) structure. これは、ゲート電極6のテーパー状の膜厚が薄い部分は不純物添加時に完全にマスクとして働かず、その下の半導体層にも不純物が添加されることを利用しているのである。 This tapered thickness thin portion of the gate electrode 6 does not work as a completely masked when dopant, than utilize is an impurity in the semiconductor layer below it is added.

【0016】(第5の実施例)図5(a)〜(e)は本発明の第5の実施例におけるコプレナ型TFTを用いた半導体装置の作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTを用いた半導体装置の作製工程を説明する。 [0016] (Fifth Embodiment) FIG 5 (a) ~ (e) are sectional views showing a manufacturing process of a fifth semiconductor device using a coplanar-type TFT in the embodiment of the present invention, hereinafter, this the manufacturing process of a semiconductor device using a coplanar-type TFT will be described with reference to FIG. まず、透光性ガラス基板1上に活性半導体層2として例えばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, the amorphous silicon is deposited by in the active semiconductor layer 2 on the transparent glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、ゲート絶縁層5 Thereon, a gate insulating layer 5
として例えば常圧CVD法により二酸化シリコンを形成する。 And to for example atmospheric pressure CVD by forming the silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびエッチングを用いて加工する。 Further, as the gate electrode 6 is deposited, for example aluminum, it is processed using photolithography and etching. そして、ゲート電極6をマスクとして、 Then, the gate electrode 6 as a mask,
例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(a)。 For example by introducing phosphorus as an impurity by ion implantation to form the source and drain regions 3 and 4 (a). そして、所定のゲート電極6上に、例えばフォトレジスト11を形成する(b)。 Then, on a predetermined gate electrode 6, for example, a photoresist 11 (b). 次に、フォトレジスト11で被覆されていないゲート電極6の表面に改質層として例えば陽極酸化法によって絶縁性物質である陽極酸化層7 Then, the anodized layer 7 is an insulating material, for example, by anodic oxidation as a modifying layer on the surface of the gate electrode 6 which is not covered with the photoresist 11
(酸化アルミニウム)を形成する(c)。 To form a (aluminum oxide) (c). そして、フォトレジスト11を除去し(d)、その上に、層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し、ソース電極9およびドレイン電極10を、例えばチタン、アルミニウムの順で成膜し、加工してTFTを完成し(e)、半導体装置を作製することができる。 Then, the photoresist is removed 11 (d), on which, after forming a silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching, the source electrode 9 and drain the electrodes 10, such as titanium, is deposited in the order of aluminum and processed to complete a TFT (e), it is possible to manufacture a semiconductor device.

【0017】この第5の実施例により作製した半導体装置では、オフセット構造の薄膜トランジスタおよび陽極酸化の際にフォトレジストを被覆して作製されたオフセット構造をもたない薄膜トランジスタを有することになる。 [0019] In the semiconductor device manufactured in accordance with the fifth embodiment will have a thin film transistor having no offset structure fabricated by coating a photoresist during the thin film transistor and anodization of offset structure. この半導体装置は、例えば液晶表示装置のトランジスタアレイ基板として次のように応用することができる。 The semiconductor device can be applied, for example, as follows as a transistor array substrate of a liquid crystal display device. 例えば画素電極への画像信号のスイッチング素子としてオフ電流の小さいオフセット構造の薄膜トランジスタを用いるとともに、その薄膜トランジスタよりもスイッチング特性の良いオフセット構造をもたない薄膜トランジスタを用いて、前者の薄膜トランジスタを駆動するための回路を基板内に内蔵したトランジスタアレイ基板を作製することができる。 For example, with use of the thin film transistor of a small offset structure off-state current as a switching element of an image signal to the pixel electrodes, by using a thin film transistor without a good offset structures switching characteristic than the thin film transistor, for driving the former TFT it can be manufactured transistor array substrate having a built-in circuit in the substrate.

【0018】(第6の実施例)図6(a)〜(c)は本発明の第6の実施例におけるコプレナ型TFTを用いた半導体装置の作製工程を示す断面図であり、以下、この図を用いてコプレナ型TFTを用いた半導体装置の作製工程を説明する。 [0018] (Sixth Embodiment) FIG. 6 (a) ~ (c) is a sectional view showing a manufacturing process of a semiconductor device using a coplanar-type TFT in the sixth embodiment of the present invention, hereinafter, this the manufacturing process of a semiconductor device using a coplanar-type TFT will be described with reference to FIG. まず、透光性ガラス基板1上に活性半導体層2として例えばプラズマCVD法により非晶質シリコンを成膜し、フォトリソグラフィーおよびエッチングを用いて島状に加工する。 First, the amorphous silicon is deposited by in the active semiconductor layer 2 on the transparent glass substrate 1, for example, a plasma CVD method, processed into an island shape by using photolithography and etching. その上に、ゲート絶縁層5 Thereon, a gate insulating layer 5
として例えば常圧CVD法により二酸化シリコンを形成する。 And to for example atmospheric pressure CVD by forming the silicon dioxide. さらに、ゲート電極6として例えばアルミニウムを成膜し、フォトリソグラフィーおよびエッチングを用いて加工する。 Further, as the gate electrode 6 is deposited, for example aluminum, it is processed using photolithography and etching. そして、ゲート電極6をマスクとして、 Then, the gate electrode 6 as a mask,
例えばイオン注入法により燐を不純物として導入してソース領域3およびドレイン領域4を形成する(a)。 For example by introducing phosphorus as an impurity by ion implantation to form the source and drain regions 3 and 4 (a). そして、所定のゲート電極6のみを電気的に接続して、改質層として例えば陽極酸化法によって前記の所定のゲート電極6の表面に絶縁性物質である陽極酸化層7(酸化アルミニウム)を形成する(b)。 Then, by electrically connecting only the predetermined gate electrode 6, the anodized layer 7 on the surface an insulating material of the predetermined gate electrode 6 by a modified layer for example anodic oxidation (aluminum oxide) formed to (b). さらに、その上に、 In addition, on the,
層間絶縁層8として例えば常圧CVD法により二酸化シリコンを形成した後、フォトリソグラフィーおよびエッチングによってコンタクトホールを形成し、ソース電極9およびドレイン電極10を、例えばチタン、アルミニウムの順で成膜、加工してTFTを完成し(c)、半導体装置を作製することができる。 After forming the silicon dioxide by as an interlayer insulating layer 8, for example atmospheric pressure CVD, a contact hole is formed by photolithography and etching, the source electrode 9 and drain electrode 10, for example, titanium, deposited in the order of aluminum, processed completing the TFT Te (c), it is possible to manufacture a semiconductor device.

【0019】この第6の実施例により作製した半導体装置では、オフセット構造の薄膜トランジスタおよび陽極酸化の際に電気的に接続しないで作製されたオフセット構造をもたない薄膜トランジスタを有することになる。 [0019] In the semiconductor device manufactured in accordance with the sixth embodiment, will have a thin film transistor having no fabricated offset structure is not electrically connected when the thin film transistor and anodization of offset structure.
この半導体装置は、第5の実施例と同様に応用することができる。 The semiconductor device can be applied in the same manner as in the fifth embodiment.

【0020】なお、第1、第2、第3、第5および第6 [0020] The first, second, third, fifth and sixth
の実施例では、ゲート電極6としてアルミニウムを用いたが、これは陽極酸化が可能で不純物導入時のマスクとなる導電層なら何でもよく、例えばアルミニウムを主成分とする金属やタンタルを主成分とする金属などでもよい。 In the embodiment, aluminum is used as the gate electrode 6, which may whatever conductive layer serving as a mask during the impurity introduction can be anodized, mainly of metal or tantalum as a main component, for example, aluminum metal or the like may be used.

【0021】また、第4の実施例では、ゲート電極6としてアルミニウムを用いたが、これはテーパー状に形成が可能であり、陽極酸化が可能であって、不純物導入時のマスクとなる導電層なら何でもよく、例えばアルミニウムを主成分とする金属やタンタルを主成分とする金属などでもよい。 [0021] In the fourth embodiment, aluminum is used as the gate electrode 6, which is capable of tapered, a possible anodic oxidation, a conductive layer serving as a mask during the impurity introduction Nara well anything, for example, aluminum or the like may be used metal mainly composed of metal and tantalum as a main component.

【0022】また、第5の実施例では、陽極酸化の際にフォトレジスト11により被覆をしたが、被覆した下部のゲート電極6を陽極酸化しないようにするものならば、どのような被覆でもよく、非導電性の高分子材料などでもよい。 [0022] In the fifth embodiment, although the coated with a photoresist 11 during anodic oxidation, if the gate electrode 6 of the lower coated which do not anodized, may be any coating , or the like may be non-conductive polymer material.

【0023】また、第1から第5までの実施例では、ゲート電極6の一部を改質層とする方法として陽極酸化法を用いたが、これは熱酸化法やプラズマ酸化法やプラズマ窒化法などで改質層としての絶縁性物質を形成し、改質層形成前のゲート電極よりも改質層形成後のゲート電極および改質層の体積を膨張させる方法ならばどのような方法でもよい。 Further, in the embodiment of the first to fifth, was used anodic oxidation a part of the gate electrode 6 as a method for the reforming layer, which thermal oxidation method or a plasma oxidation method, a plasma nitriding the insulating material as modified layer is formed in such method, in any way, if a method for expanding the volume of the gate electrode and the reforming layer after reforming layer than the gate electrode of the pre-reforming layer forming good.

【0024】また、第1から第6までの実施例では、不純物として燐を用いたが、これはnチャネルのTFTを作製する場合には、ひ素などドナーとして働くものなら何でもよく、pチャネルのTFTを作製する場合には、 Further, in the embodiment of the first to sixth, was used phosphorus as an impurity, which is the case of manufacturing an n-channel TFT may anything that serves as a donor, such as arsenic, the p-channel in the case of manufacturing the TFT is,
ほう素などアクセプターとして働くものならばどのような元素でもよい。 Law may be any such elements so long as it acts as an acceptor such as iodine.

【0025】また、第1から第6までの実施例では、ゲート絶縁層5および層間絶縁層8として常圧CVD法により作製した二酸化シリコンを用いたが、これはプラズマCVD法により作製した窒化シリコンなど、絶縁層として働くものならばどのようなものでもよい。 Further, in the embodiment of the first to sixth, was used silicon dioxide produced by atmospheric pressure CVD as a gate insulating layer 5 and the interlayer insulating layer 8, which is a silicon nitride produced by a plasma CVD method etc., it may be of any type so long as it acts as an insulating layer.

【0026】また、第1から第6までの実施例では、活性半導体層2として非晶質シリコンを用いたが、これは多結晶シリコン、単結晶シリコン、化合物半導体など、 Further, in the embodiment of the first to sixth, but an amorphous silicon as an active semiconductor layer 2, which is polycrystalline silicon, single crystal silicon, such as a compound semiconductor,
活性半導体として働くものならばどのようなものでもよい。 If that act as the active semiconductor may be of any type.

【0027】また、第1から第6までの実施例では、不純物を添加する方法としてイオン注入法を用いたが、少なくとも添加すべき不純物イオンを含む高周波放電プラズマを生成して質量分離せずに不純物イオンを加速して添加する方法など、不純物を添加できる方法ならばどのようなものでもよい。 Further, in the embodiment of the first to sixth, but by ion implantation as a method of adding an impurity, without mass separation to produce a high-frequency discharge plasma containing dopant ions to be added at least a method of adding to accelerate impurity ions, what may be one if the method can be added with an impurity.

【0028】 [0028]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
半導体層に不純物を添加する際のマスクを精度よく微細に、しかも同一基板内での均一性を損わずに形成することによって、オフセット長すなわちゲート電極端とドレイン領域端とのソース・ドレイン方向に対する距離を精密に制御したオフセット構造の薄膜トランジスタおよび半導体装置を作製することができる。 The mask for adding the impurity to the semiconductor layer accurately finely, moreover by forming a uniformity in the same substrate without compromising the source-drain direction of the offset length or gate electrode terminal and the drain region end distance can be a thin film transistor and a semiconductor device of precisely controlled offset structure for.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例におけるソース・ドレイン領域形成後にゲート電極の一部を改質層としたオフセット構造のコプレナ型薄膜トランジスタの作製工程を示す断面図 Cross-sectional views illustrating a manufacturing process of the coplanar type thin film transistor of offset structure in which a portion of the gate electrode after the source and drain regions formed in the first embodiment was modified layer of the present invention; FIG

【図2】本発明の第2の実施例におけるフォトトランジスタを利用してソース・ドレイン領域を形成した後にゲート電極の一部を改質層としたオフセット構造のコプレナ型薄膜トランジスタの作製工程を示す断面図 2 is a cross-sectional showing a manufacturing process of the second coplanar type thin film transistor of offset structure in which a portion of the gate electrode and the reforming layer after forming the source and drain regions by using a photo-transistor in the embodiment of the present invention drawing

【図3】本発明の第3の実施例におけるゲート電極の一部を改質層した後にソース・ドレイン領域を形成したオフセット構造のコプレナ型薄膜トランジスタの作製工程を示す断面図 Third cross-sectional views illustrating a manufacturing process of the coplanar type thin film transistor of offset structure forming the source and drain regions after the portion of the gate electrode was modified layer in the embodiment of the invention; FIG

【図4】本発明の第4の実施例におけるテーパー状のゲート電極を有するコプレナ型薄膜トランジスタの作製工程を示す断面図 Cross-sectional views illustrating a manufacturing process of the coplanar type thin film transistor having a tapered gate electrode of the fourth embodiment of the present invention; FIG

【図5】本発明の第5の実施例における陽極酸化時にフォトレジストを利用した半導体装置の作製工程を示す断面図 Cross-sectional views illustrating a manufacturing process of a semiconductor device using the photoresist during the anodization in the fifth embodiment of the present invention; FIG

【図6】本発明の第6の実施例における陽極酸化時に電気的な接続を利用した半導体装置の作製工程を示す断面図 Cross-sectional views illustrating a manufacturing process of a semiconductor device utilizing an electrical connection during the anodization in the sixth embodiment of the invention; FIG

【図7】従来のオフセット構造のコプレナ型薄膜トランジスタ作製工程を示す断面図 7 is a cross-sectional view illustrating a coplanar type thin film transistor fabrication process of the conventional offset structure

【図8】従来のオフセット構造のコプレナ型薄膜トランジスタ作製工程においてフォトレジスタをマスクとして不純物を添加した後の工程を示す断面図 8 is a cross-sectional view showing the step after the addition of impurities photoresist as a mask in a coplanar type thin film transistor fabrication process of the conventional offset structure

【符号の説明】 DESCRIPTION OF SYMBOLS

1 透光性ガラス基板 2 活性半導体層 3 ソース領域 4 ドレイン領域 5 ゲート絶縁層 6 ゲート電極 7 陽極酸化層(改質層) 8 層間絶縁層 9 ソース電極 10 ドレイン電極 11 フォトレジスト 1 translucent glass substrate 2 active semiconductor layer 3 source region 4 a drain region 5 a gate insulating layer 6 a gate electrode 7 anodization layer (modified layer) 8 interlayer insulating layer 9 the source electrode 10 drain electrode 11 photoresist

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川 村 哲 也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮 田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor river village Tetsuya Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in the (72) inventor Miya field Yutaka Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial stock within the company

Claims (21)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に半導体薄膜を形成する工程と、 Forming a semiconductor thin film to 1. A substrate,
    前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、前記電極をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程と、前記電極の一部を改質層とする工程とを有することを特徴とする薄膜トランジスタの製造方法。 A step of forming the semiconductor thin film on an insulating layer, forming an electrode having a predetermined shape on the insulating layer, a step of adding an impurity in a part of region of the semiconductor thin film the electrode as a mask, manufacturing method of a thin film transistor which is characterized in that a step of a portion of the electrode and the modified layer.
  2. 【請求項2】 基板上に半導体薄膜を形成する工程と、 Forming a semiconductor thin film to 2. A substrate,
    前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に導電層を形成する工程と、前記導電層上に所定の形状のフォトレジストを形成する工程と、前記フォトレジストを用いて前記導電層を所定の形状に加工して電極を形成する工程と、前記電極および前記電極上の前記フォトレジストをマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程と、前記フォトレジストを除去する工程と、前記電極の一部を改質層とする工程とを有することを特徴とする薄膜トランジスタの製造方法。 A step of forming the semiconductor thin film on an insulating layer, wherein forming a conductive layer on an insulating layer, forming a photoresist having a predetermined shape on the conductive layer, wherein by using the photoresist a conductive layer forming a processed into electrodes in a predetermined shape, a step of adding an impurity in a part of region of the semiconductor thin film the photoresist on the electrode and the electrode as a mask, the photoresist removing, a method of manufacturing the thin film transistor is characterized by a step of the modified layer a part of the electrode.
  3. 【請求項3】 基板上に半導体薄膜を形成する工程と、 Forming a semiconductor thin film to 3. A substrate,
    前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、前記電極の一部を改質層とする工程と、前記電極および前記改質層をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程とを有することを特徴とする薄膜トランジスタの製造方法。 Wherein the step of forming an insulating layer on the semiconductor thin film, wherein the steps of forming an electrode having a predetermined shape on the insulating layer, a step of a portion of the electrode and the reforming layer, said electrode and said modified layer a method of manufacturing the thin film transistor, wherein a and a step of adding an impurity in a part of region of the semiconductor thin film as a mask.
  4. 【請求項4】 基板が透光性絶縁物であることを特徴とする請求項1から3のいずれかに記載の薄膜トランジスタの製造方法。 4. A method for fabricating the thin film transistor according to any one of claims 1 to 3, wherein the substrate is a light-transmissive insulating material.
  5. 【請求項5】 電極の一部を改質層とする工程が、前記改質層を絶縁性物質とし、前記改質層を形成する前の前記電極の体積よりも前記改質層を形成した後の前記電極および前記改質層の体積を増加させることを特徴とする請求項1から4のいずれかに記載の薄膜トランジスタの製造方法。 5. A process a portion of the electrode to the reforming layer, the reforming layer and the insulating material, the formation of the modified layer than the volume of prior to the electrode forming the modified layer the electrode and method for fabricating the thin film transistor according to any one of claims 1 to 4, characterized in that increasing the volume of the reforming layer after.
  6. 【請求項6】 電極の一部を改質層とする方法として、 6. A portion of the electrode as a method of the modified layer,
    陽極酸化法を用いることを特徴とする請求項1から4のいずれかに記載の薄膜トランジスタの製造方法。 Method for fabricating the thin film transistor according to any one of claims 1 to 4, characterized by using the anodic oxidation method.
  7. 【請求項7】 半導体薄膜が非晶質シリコン、微結晶シリコン、多結晶シリコンまたは単結晶シリコンであることを特徴とする請求項1から6のいずれかに記載の薄膜トランジスタの製造方法。 7. A semiconductor thin film is amorphous silicon, microcrystalline silicon, polycrystalline silicon or thin film transistor manufacturing method according to any one of claims 1 to 6, characterized in that the single crystal silicon.
  8. 【請求項8】 半導体薄膜の一部の領域に不純物を添加する工程として、少なくとも添加すべき不純物イオンを含む高周波放電プラズマを生成する工程と、前記不純物イオンを加速する工程を少なくとも有することを特徴とする請求項1から7のいずれかに記載の薄膜トランジスタの製造方法。 As claimed in claim 8 wherein the step of adding an impurity in a part of region of the semiconductor thin film, characterized by comprising at least the steps of: generating a high-frequency discharge plasma containing dopant ions to be added at least, the step of accelerating the impurity ions method for fabricating the thin film transistor according to any one of claims 1 to 7 to.
  9. 【請求項9】 電極端部の形状をテーパー状とすることを特徴とする請求項1から8のいずれかに記載の薄膜トランジスタの製造方法。 9. A method for fabricating the thin film transistor according to any one of claims 1 to 8, the shape of the electrode end, characterized in that tapered.
  10. 【請求項10】 基板上に少なくとも2種類以上の薄膜トランジスタを製造する半導体装置の製造方法において、前記基板上に半導体薄膜を形成する工程と、前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、前記電極をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程と、所定の前記電極上に被膜を形成する工程と、前記被膜に被覆されていない前記電極の一部を改質層とする工程と、前記被膜を除去する工程とを有することを特徴とする半導体装置の製造方法。 10. A method of manufacturing a semiconductor device for manufacturing at least two types of thin film transistors on a substrate, forming a semiconductor thin film on the substrate, forming an insulating layer on the semiconductor thin film, wherein forming an electrode having a predetermined shape on the insulating layer, a step of adding an impurity in a part of region of the semiconductor thin film the electrode as a mask to form a film on a predetermined said electrode, said the method of manufacturing a semiconductor device characterized by comprising the steps of a portion of the electrode which is not covered by the coating with the modified layer, and removing the coating.
  11. 【請求項11】 基板上に少なくとも2種類以上の薄膜トランジスタを製造する半導体装置の製造方法において、前記基板上に半導体被膜を形成する工程と、前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、所定の前記電極上に被膜を形成する工程と、前記被膜に被覆されていない前記電極の一部を改質層とする工程と、前記被膜を除去する工程と、前記電極および前記改質層をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程とを有することを特徴とする半導体装置の製造方法。 11. A method of manufacturing a semiconductor device for manufacturing at least two types of thin film transistors on a substrate, forming a semiconductor film on the substrate, forming an insulating layer on the semiconductor thin film, wherein forming an electrode having a predetermined shape on the insulating layer, a step of forming a film on a predetermined said electrodes, a portion of the electrode not covered with the film and modified layer, the the method of manufacturing a semiconductor device, characterized in that it comprises a step of removing the coating, and a step of adding an impurity in a part of region of the semiconductor thin film said electrode and said modified layer as a mask.
  12. 【請求項12】 被膜として、非良導体を用いることを特徴とする請求項10または11記載の半導体装置の製造方法。 As 12. coating method according to claim 10 or 11, wherein the use of non-conductor.
  13. 【請求項13】 被膜として、フォトレジストを用いることを特徴とする請求項10または11記載の半導体装置の製造方法。 As 13. coating method according to claim 10 or 11, wherein the use of photoresist.
  14. 【請求項14】 基板上に少なくとも2種類以上の薄膜トランジスタを製造する半導体装置の製造方法において、前記基板上に半導体薄膜を形成する工程と、前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、前記電極をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程と、所定の前記電極を電気的に接続して陽極酸化法により前記電極の一部を改質層とする工程とを有することを特徴とする半導体装置の製造方法。 14. A method of manufacturing a semiconductor device for manufacturing at least two types of thin film transistors on a substrate, forming a semiconductor thin film on the substrate, forming an insulating layer on the semiconductor thin film, wherein forming an electrode having a predetermined shape on the insulating layer, a step of adding an impurity in a part of region of the semiconductor thin film the electrode as a mask, an anodic oxidation method to electrically connect the predetermined said electrode the method of manufacturing a semiconductor device characterized by a step of a portion of the electrode and the reforming layer by.
  15. 【請求項15】 基板上に少なくとも2種類以上の薄膜トランジスタを製造する半導体装置の製造方法において、基板上に半導体薄膜を形成する工程と、前記半導体薄膜上に絶縁層を形成する工程と、前記絶縁層上に所定の形状の電極を形成する工程と、所定の前記電極を電気的に接続して陽極酸化法により前記電極の一部を改質層とする工程と、前記電極または前記電極および前記改質層をマスクとして前記半導体薄膜の一部の領域に不純物を添加する工程とを有することを特徴とする半導体装置の製造方法。 15. A method of manufacturing a semiconductor device for manufacturing at least two types of thin film transistors on a substrate, forming a semiconductor film on a substrate, forming an insulating layer on the semiconductor thin film, the insulating forming an electrode having a predetermined shape on the layer, the steps of a portion of the electrode and the reforming layer by anodic oxidation electrically connecting predetermined the electrode, the electrode or the electrode and the the method of manufacturing a semiconductor device characterized by a step of adding an impurity in a part of region of the semiconductor thin film a modified layer as a mask.
  16. 【請求項16】 基板が透光性絶縁物であることを特徴とする請求項10から15のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 10 to 15, 16. A substrate characterized in that it is a light-transmissive insulating material.
  17. 【請求項17】 電極の一部を改質層とする工程が、前記改質層を絶縁性物質とし、前記改質層を形成する前の前記電極の体積よりも前記改質層を形成した後の前記電極および前記改質層の体積を増加させることを特徴とする請求項10から16のいずれかに記載の半導体装置の製造方法。 17. step of part of the electrode to the modified layer, the reforming layer and the insulating material, the formation of the modified layer than the volume of prior to the electrode forming the modified layer the electrode and the method of manufacturing a semiconductor device according to any one of claims 10 16, characterized in that increasing the volume of the reformed layer after.
  18. 【請求項18】 電極の一部を改質層とする方法として、陽極酸化法を用いることを特徴とする請求項10から13または16または17のいずれかに記載の半導体装置の製造方法。 The 18. Some of the electrodes as a method of the modified layer, a method of manufacturing a semiconductor device according to claim 10, characterized by using the anodic oxidation method 13 or 16 or 17.
  19. 【請求項19】 半導体被膜が非晶質シリコン、微結晶シリコン、多結晶シリコン、または単結晶シリコンであることを特徴とする請求項10から18のいずれかに記載の半導体装置の製造方法。 19. The semiconductor film is an amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the method of manufacturing a semiconductor device according to any one of claims 10 18, characterized in that the single crystal silicon.
  20. 【請求項20】 半導体薄膜の一部の領域に不純物を添加する工程として、少なくとも添加すべき不純物イオンを含む高周波放電プラズマを生成する工程と、前記不純物イオンを加速する工程を少なくとも有することを特徴とする請求項1から19のいずれかに記載の半導体装置の製造方法。 As claimed in claim 20 wherein the step of adding an impurity in a part of region of the semiconductor thin film, characterized by comprising at least the steps of: generating a high-frequency discharge plasma containing dopant ions to be added at least, the step of accelerating the impurity ions the method of manufacturing a semiconductor device according to any one of claims 1 to 19,.
  21. 【請求項21】 電極端部の形状をテーパー状とすることを特徴とする請求項10から20のいずれかに記載の半導体装置の製造方法。 21. The method according to any one of claims 10 20, the shape of the electrode end, characterized in that tapered.
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