JPH0619797A - キャッシュ内の記憶されている行を保護する装置及び方法 - Google Patents

キャッシュ内の記憶されている行を保護する装置及び方法

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JPH0619797A
JPH0619797A JP5123090A JP12309093A JPH0619797A JP H0619797 A JPH0619797 A JP H0619797A JP 5123090 A JP5123090 A JP 5123090A JP 12309093 A JP12309093 A JP 12309093A JP H0619797 A JPH0619797 A JP H0619797A
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JP5123090A
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Maramii Adam
アダム・マラミイ
N Patel Rajiv
ラジヴ・エヌ・パテル
M Hayes Norman
ノーマン・エム・ヘイーズ
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Abstract

(57)【要約】 【目的】 主メモリと、より高速のキャッシュメモリと
を有するメモリシステムにおいて、ロッキング機能を伴
うキャッシュメモリ置換え方式を提供する。 【構成】 タグテーブル中に、キャッシュのそれぞれの
行と関連するロッキングビットが供給される。それらの
ロッキングビットは実行中のアプリケーションプログラ
ム／プロセスによりセット、リセットされるのが好まし
く、置換えるべきキャッシュの行を確定するために、キ
ャッシュ制御装置によりキャッシュ置換えビットと関連
して利用される。ロッキングビットは、プロセスがロッ
クビットをリセットする時点までキャッシュ内のデータ
の行を「ロック」する。プロセスがロックビットの状態
を制御するように規定することにより、いくつかのメモ
リ記憶場所の使用頻度に関してプロセスが含んでいる知
能と知識を利用して、さらに効率良いキャッシュを提供
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータのキャッ
シュメモリ装置の分野に関する。さらに詳細には、本発
明は、プログラムがキャッシュにとどまるべきメモリの
ページ又はブロックを指定できるようにデータをキャッ
シュメモリに「ロックする」方法及び装置に関する。
【０００２】
【従来の技術】コンピュータプロセッサのスループット
を向上させるための単純な方法は、プロセッサを駆動す
るクロックの周波数を増加させるというものである。と
ころが、プロセッサのクロック周波数が増すと、プロセ
ッサはプロセッサの要求に主メモリが応答しうる速度を
上回る速度で動作し始めてしまう場合がある。従って、
主メモリが応答するまで、プロセッサは待機せざるをえ
ないことがある。この主メモリ待ち時間を緩和するため
に、キャッシュメモリが構築されたのである。
【０００３】キャッシュメモリとは、プロセッサに密接
して結合する小容量の高速メモリである。キャッシュメ
モリは主メモリの記憶場所のサブセットを複製するため
に使用される。プロセッサがメモリのデータを必要とし
たときには、プロセッサは、まず、高速キャッシュメモ
リを探索する。キャッシュメモリの中でそのデータが見
つかれば（「ヒット」として知られている）、データを
キャッシュメモリから検索し、実行を再開する。キャッ
シュメモリでデータを見つけられない（「ミス」として
知られている）場合には、プロセッサは続いてより低速
の主メモリを探索する。
【０００４】たとえば、特定のプログラムが主メモリの
特定のデータテーブルを頻繁に参照する場合、そのデー
タテーブルのコピーを高速キャッシュメモリに導入する
ことが望ましいであろう。データテーブルのコピーをキ
ャッシュメモリに保持しておけば、プロセッサがそのデ
ータテーブルに含まれるデータを要求するたびに、その
データは迅速に検索される。
【０００５】通常、キャッシュメモリは主メモリの小形
のサブセットのみを記憶している。キャッシュメモリの
記憶場所を充填するたびに、キャッシュメモリは現在記
憶されているデータの一部を廃棄しなければならない。
多くの場合に、将来、どのキャッシュメモリ記憶場所が
必要になるかはわかっていないので、どのキャッシュメ
モリ記憶場所を廃棄すべきかを確定するのは難しいタス
クである。主メモリのどの記憶場所を高速キャッシュメ
モリで複製するかを判定するのを助けるために、様々な
ヒューリスティックが開発されている。
【０００６】図１を参照すると、従来のキャッシュメモ
リシステムの高レベルブロック線図が示されている。主
メモリ１０と、キャッシュメモリシステム１２と、プロ
セッサ１４はバス１６に結合している。プロセッサはメ
モリ要求をキャッシュメモリシステム１２へ発行する。
キャッシュメモリ１５で情報を利用可能であれば、要求
された情報を専用回線１８を介して直ちにプロセッサ１
４へ送り出す。情報がキャッシュメモリ１５に記憶され
ていない場合には、要求を低速の主メモリ１０へ送り、
主メモリは要求された情報をバス１６を介してプロセッ
サ１４へ送る。
【０００７】物理主メモリアドレスをキャッシュメモリ
の記憶場所にマッピングする方法は数多くある。それら
の方法の中には、フルアソシエイティブ方式、直接マッ
ピング方式及びセットアソシエイティブ方式がある。フ
ルアソシエイティブキャッシュシステムでは、主メモリ
のいずれかのブロックをいずれかのキャッシュメモリ行
で表示することができる。直接マッピング方式のシステ
ムにおいては、主メモリの各ブロックを唯一つの特定の
キャッシュメモリ記憶場所で表示することができる。セ
ットアソシエイティブシステムでは、主メモリの各ブロ
ックを同一のセット番号を有するキャッシュメモリ行に
導入することのみ可能である。キャッシュメモリマッピ
ングシステムの詳細については、Ｈｅｎｎｅｓｓｙ，Ｐ
ａｔｔｅｒｓｏｎの「Ｃｍｐｕｔｅｒ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ：Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒ
ｏａｃｈ」（Ｍｏｒｇａｎ Ｋａｕｆｍａｎ Ｐｒｅｓ
ｓ，１９９０年刊）の４０８〜４１０ページを参照。
【０００８】キャッシュメモリの動作を制御するため
に、キャッシュ制御装置（図１の１７）と呼ばれる専用
制御論理が設けられている。キャッシュ制御装置の中に
は１つのテーブルがある。ＴＡＧテーブルは、主メモリ
の物理アドレスをキャッシュメモリセット及び行アドレ
スにマッピングするために使用する情報を記憶するため
に使用される。詳細にいえば、ＴＡＧテーブルはキャッ
シュメモリ行ごとのブロックアドレスと関連制御ビット
を記憶しているということになる。ブロックアドレス
は、キャッシュメモリ行で現在表示されている物理主メ
モリブロックアドレスを表わす。制御ビットは、キャッ
シュメモリ行が有効データを有するか否かなどの情報を
記憶している。加えて、テーブルはキャッシュ置換えア
ルゴリズムを実現するために利用するデータを記憶して
いる。データテーブルはキャッシュメモリの編成に一致
するように分割されている。
【０００９】１つのキャッシュメモリセットの中の全て
の行が一杯になり、新たなメモリのブロックをキャッシ
ュメモリに導入すべきである場合には、キャッシュ制御
装置はキャッシュメモリの一部の内容を廃棄して、それ
を主メモリからの新たなデータと置換えなければならな
い。廃棄するキャッシュメモリ行の内容は近い将来に必
要とされないものであるのが好ましい。ところが、キャ
ッシュ制御装置はどのキャッシュメモリ行を廃棄すべき
かを予測することしかできない。先に簡単に述べた通
り、できる限り効率良く予測するために、いくつかのキ
ャッシュ置換えヒューリスティックが開発されている。
現在使用されているキャッシュ置換えヒューリスティッ
クはラウンドロビン、ランダム、最低使用頻度（ＬＲ
Ｕ）、疑似最低使用頻度などである。これらのヒューリ
スティックは、キャッシュメモリの過去の性能のみを見
ることにより、どのキャッシュメモリ記憶場所を置換え
るべきかを確定する。
【００１０】ラウンドロビン置換えヒューリスティック
は単純にキャッシュメモリ行を逐次順に置換えてゆく。
最後のキャッシュメモリ行に到達すると、制御装置は第
１のキャッシュメモリ行に戻って始める。
【００１１】最低使用頻度（ＬＲＵ）置換え方式はキャ
ッシュ制御装置にさらに高い知能を要求する。ＬＲＵヒ
ューリスティックにおいては、最近の時点でキャッシュ
メモリの１つの行をアクセスした場合、その行が近い将
来に再びアクセスされる確率は高いということを仮定す
る。この仮定に基づけば、「最も遠い時点で使用され
た」キャッシュメモリ行をキャッシュ制御装置により置
換えるべきであるということになる。ＬＲＵヒューリス
ティックを実現するために、キャッシュメモリのそれぞ
れの行で「ヒット」が起こるたびに、キャッシュ制御装
置はタイムカウンタによってそのキャッシュメモリ行を
マークしなければならない。キャッシュ制御装置がキャ
ッシュメモリ行を置換えることを強いられると、キャッ
シュ制御装置はそのキャッシュメモリ行を最も古いタイ
ムカウンタ値と置換える。このようにして、「最も遠い
時点で使用された」キャッシュメモリ行を置換える。
【００１２】ＬＲＵヒューリスティックは相対的に効率
が良いが、欠点もある。ＬＲＵ置換え方式に関わる１つ
の問題は、この方式が貴重な高速キャッシュメモリを浪
費することである。キャッシュヒットが起こるたびに、
キャッシュ制御装置はそのキャッシュメモリ行と関連す
る記憶場所にタイムカウンタ値を導入しなければならな
い。ＬＲＵ置換え方式に関わるもう１つの問題は、実現
に際して複雑な論理を要求することである。置換えを実
行しなければならないときには、キャッシュ制御装置は
全てのキャッシュメモリ行のタイムカウンタ値を比較し
なければならず、この手続きで貴重な時間を浪費してし
まう。これらの要因が取込まれると、ＬＲＵ方式の効率
は幾分か低下する。
【００１３】疑似最低使用頻度（ＰＬＲＵ）置換え方式
は、それほど複雑な論理を必要とせず且つ実現に際して
ごく高速のキャッシュメモリを要求しないという点を除
いて、ＬＲＵ置換え方式にやや似ている。しかしなが
ら、ＰＬＲＵ方式は動作をスピードアップするために手
っ取り早い方法を採用するので、使用頻度が最低である
キャッシュメモリ記憶場所が置換える記憶場所であると
は限らない。ＰＬＲＵ置換え方式においては、各キャッ
シュメモリ行に、ＴＡＧテーブルに記憶されるＭＲＵ
（すなわち、最高使用頻度）ビットを割当てる。キャッ
シュメモリ行ごとのＭＲＵビットは、そのキャッシュメ
モリ行で「ヒット」が起こるたびに「１」にセットされ
る。すなわち、ＭＲＵビットの「１」は、そのキャッシ
ュメモリ行が最近の時点で使用されたことを指示する。
キャッシュ制御装置が１つのキャッシュメモリ行を置換
えることを強いられたときには、キャッシュ制御装置は
キャッシュメモリ行ごとにＭＲＵビットを「０」を求め
て検査する。ある特定のキャッシュメモリ行のＭＲＵビ
ットが「１」にセットされていれば、そのキャッシュメ
モリ行は最近の時点で使用された行であるので、キャッ
シュ制御装置はそのキャッシュメモリ行を置換えない。
キャッシュ制御装置が「０」にセットされているＭＲＵ
ビットを伴うメモリ行を見出すと、そのメモリ行が置換
えられることになり、そのキャッシュメモリ行と関連す
るＭＲＵビットを「１」にセットすることになる。
【００１４】全てのキャッシュメモリ行が「１」にセッ
トされた場合に、問題が起こるおそれが生じるであろ
う。この事態が起こると、全ての行は置換えのために利
用できなくなるので、そこでデッドロックを発生させ
る。この種のデッドロックを阻止するために、オーバフ
ロー状況が起こりうると検出されたときには、アクセス
中のＭＲＵビットを除いてＴＡＧの全ＭＲＵビットをク
リアする。キャッシュがセットアソシエイティブである
場合には、オーバフロー状況が起こりうると検出された
とき、そのセットの全てのＭＲＵビットは「１」にセッ
トされているので、アクセス中のＭＲＵビットを除いて
そのセットに関わるＴＡＧアレイ中の全ＭＲＵビットを
クリアする。
【００１５】ＰＬＲＵ方式は１つの例を利用することに
より最もわかりやすく説明される。図２を参照すると、
４つのキャッシュ行を利用できるキャッシュ環境におけ
るＰＬＲＵ置換え方式の１例が示されている。ステップ
１では、近い時点でどのキャッシュ行も使用されておら
ず、全てのキャッシュ行を自在に置換えられることを指
示するように、全てのＭＲＵビットをクリアする。ステ
ップ２では、行３のデータについてキャッシュヒットが
起こる。キャッシュ制御装置は行３に関わるＭＲＵビッ
トを「１」にセットさせ、行３のデータが近い時点で使
用されたことを指示する。キャッシュ行０，１及び２は
依然として利用可能である。ステップ３では、行１のデ
ータについてキャッシュヒットが起こる。キャッシュ制
御装置は行１に関わるＭＲＵビットを「１」にセットさ
せ、行１のデータが近い時点で使用されたことを指示す
る。ステップ４では、行０のデータについてキャッシュ
ヒットが起こる。キャッシュ制御装置は同様に行０に関
わるＭＲＵビットを「１」にセットさせ、行０のデータ
が近い時点で使用されたことを指示する。その時点で、
近い時点で使用されたとマークされていないキャッシュ
行は行２のみである。ステップ５では、行２のデータに
ついてキャッシュヒットが起こる。行２に関わるＭＲＵ
ビットが「１」にセットされれば、全てのＭＲＵビット
は「１」にセットされ、（１１１１）、置換えのために
利用できるキャッシュ行はなくなってしまうであろう。
これがキャッシュデッドロックのケースであると考えら
れる。そのようにする代わりに、キャッシュ制御装置は
全てのＭＲＵビットをクリアさせ、行２に関わるＭＲＵ
ビットを「１」にセットする。その時点で、置換えのた
めに利用できる行は行０，１及び３である。全ＭＲＵビ
ットのクリアという動作の結果、キャッシュの履歴の一
部は失われるが、キャッシュのデッドロックを回避する
ためには、この動作は必要である。その後、キャッシュ
動作は以前と同様に続いてゆく。
【００１６】ところが、キャッシュメモリの将来の利用
状況に関わる情報が幾分かでもわかれば、上述のヒュー
リスティックを改善することができるのである。たとえ
ば、近い将来、ある１つのキャッシュメモリ記憶場所が
使用されるということがわかれば、そのキャッシュメモ
リ記憶場所を置換えないでおくのが最良であろう。先に
挙げた例では、プログラムはデータテーブル中のデータ
を繰返しアクセスするであろうということがわかってい
た。その場合、データテーブルをキャッシュメモリに導
入すると、そのキャッシュメモリ記憶場所を置換えるこ
とができないように、そのキャッシュメモリ記憶場所を
「ロック」可能とすることが有利であろう。これを実行
したならば、プログラムがその後にデータテーブルから
情報を要求するたびに、そのデータは常にキャッシュメ
モリで見つかるであろう。従って、データテーブル中の
データは、低速の主メモリから検索する必要なく、キャ
ッシュメモリから迅速に取出されるであろう。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は、キャッシュメモリが一杯になったときにキャッシュ
メモリ記憶場所を置換える効率良い方法を提供すること
である。本発明の別の目的は、プログラムにいくつかの
キャッシュメモリ記憶場所を、それらの記憶場所が置換
えられないようにキャッシュメモリをロックさせる方法
及び装置を提供することである。本発明の別の目的は、
ユーザーに全てのキャッシュメモリ記憶場所をロックさ
せないことにより、ユーザーがキャッシュメモリの「デ
ッドロック」を発生させるのを阻止することである。
【００１８】
【課題を解決するための手段】上記の目的及びその他の
目的は、本発明の独自の方法と装置により達成される。
本発明の方法及び装置は、ロッキングビットを利用する
キャッシュメモリ置換え方式から成る。それらのロッキ
ングビットは実行中のアプリケーションプログラム／プ
ロセスによりセット、リセットされるのが好ましく、キ
ャッシュ制御装置により、置換えるべきキャッシュの行
を確定するためにキャッシュ置換えビットと関連して利
用される。ロッキングビットは、プロセスがロックビッ
トをリセットする時点まで、キャッシュ中のデータの行
を「ロック」する。プロセスがロックビットの状態を制
御すると規定するならば、いくつかの記憶場所の使用頻
度に関してプロセスが含んでいる知能と知識を利用し
て、さらに効率の良いキャッシュを提供することができ
る。本発明の目的、特徴及び利点は以下の詳細な説明か
ら当業者には明白になるであろう。
【００１９】
【実施例】最低使用頻度置換えアルゴリズムを実現する
キャッシュに、キャッシュ内のいくつかのメモリ記憶場
所をロックする能力を与える。キャッシュのメモリ記憶
場所がロックされると、その場所に記憶されている情報
は、ロックが解除され、キャッシュ置換えアルゴリズム
がキャッシュのその行を置換えるべきであると判定する
までキャッシュ内にとどまる。
【００２０】タグテーブルには、追加ビットとして、キ
ャッシュメモリのそれぞれの行と関連するロックビット
が含まれている。その特定のキャッシュメモリ記憶場所
をアクセスするプロセスによって、このビットをセット
できるのが好ましい。利点は、知能が追加され且つキャ
ッシュをアクセスしているアプリケーションプログラム
又はプロセスにより既存の知識が与えられていることで
ある。アプリケーションプログラムは、プログラム実行
中のいくつかの変数又はメモリのアクセスの頻度に関す
る既存の知識を有する。この知識は、置換えアルゴリズ
ムを実現するキャッシュ制御装置には容易には明らかに
ならない。従って、キャッシュ制御装置、あるいはキャ
ッシュ置換えアルゴリズムの複雑さを過度に増さずに、
キャッシュ置換えアルゴリズムの知能の向上が得られ
る。
【００２１】以下の説明中、本発明を完全に理解させる
ために、特定の用語を挙げるが、本発明を実施するに際
してそれらの特定の詳細な事項が要求されないことは当
業者には明白であろう。また、場合によっては、本発明
を無用にわかりにくくしないために、周知の回路や装置
をブロック線図の形で示すことがある。特定すれば、本
発明はセットアソシエイティブマッピングシステムと、
疑似最低使用頻度置換えアルゴリズムとを使用して実現
されている。しかしながら、当業者には明白であるよう
に、本発明のキャッシュシステムはセットアソシエイテ
ィブマッピングを伴うキャッシュメモリシステム又は疑
似最低使用頻度置換えアルゴリズムには限定されない。
図３を参照すると、セットアソシエイティブキャッシュ
メモリの１例のブロック線図が示されている。図示した
例のセットアソシエイティブキャッシュメモリシステム
では、キャッシュメモリ「セット」は６４あり、それぞ
れのセットに０〜６３のラベルが付されている。キャッ
シュメモリの各セットはキャッシュメモリの４つの
「行」を含む。各セットのキャッシュメモリのそれぞれ
の行には０〜３のラベルが付されている。それぞれのキ
ャッシュメモリ行は主メモリの１つの「ブロック」全体
を記憶することができる。
【００２２】キャッシュメモリと同様に、主メモリも多
数のセットに分割されている。主メモリが分割されるセ
ットの数はキャッシュメモリ中のセットの数と等しい。
たとえば、図３に示すように、主メモリは６４のセット
に分割されている。主メモリはブロックアドレスの上位
ビットに従って分割される。すなわち、初めのｎ個のブ
ロックはセット０に属し、次のｎ個のブロックはセット
１に属する。続くブロックも同様である。０で終わる全
てのブロックアドレスがセット０に属し、１で終わる全
てのブロックアドレスはセット１に属するように、ブロ
ックアドレスの下位ビットを使用しても全く同じように
容易にセットを分割できるであろうということは明白で
ある。たとえば、セット０はブロック０，Ｎ，２Ｎ，・
・・，６１Ｎ，６２Ｎ，６３Ｎを含み、セット１はブロ
ック１，Ｎ＋１，２Ｎ＋１，・・・，６１Ｎ＋１，６２
Ｎ＋１，６３Ｎ＋１を含むということになる。
【００２３】主メモリのセットはキャッシュメモリのセ
ットより相当に大きい。主メモリの各セットは多数のメ
モリブロックにさらに分割されている。主メモリの各ブ
ロックは同一のセット番号をもつキャッシュメモリのセ
ットでのみ複製可能である。例を挙げると、セット０の
ブロック３はキャッシュメモリのセット０でのみ複製可
能であり、セット１のブロックｎ＋１はキャッシュメモ
リのセット１でのみ複製可能である。
【００２４】先に述べた通り、キャッシュメモリの各セ
ットはキャッシュメモリの多数の「行」から構成されて
いる。キャッシュメモリの「行」のサイズは主メモリの
「ブロック」と等しく、主メモリのブロックの複製を記
憶するために使用される。本質的には、「行」はキャッ
シュメモリにのみあり、ブロックは主メモリにのみある
という点を除いて、キャッシュメモリの行と主メモリの
ブロックとは同じである。
【００２５】本発明のキャッシュシステムのロッキング
メカニズムの概念を図４を参照して説明する。図４ａ
は、最も近い時点でアクセスされたアドレスのメモリ内
容を記憶するキャッシュ３００を示す。キャッシュ制御
装置３１０はキャッシュ３００に対するアクセスを制御
し、キャッシュを更新するために、キャッシュ置換えア
ルゴリズムを実行する。タグテーブル３１５はメモリに
関する情報、すなわち、キャッシュに記憶されているデ
ータのタグアドレスと、制御ビットとを含む。図４ｂを
参照すると、タグテーブルのエントリの１例が示されて
いる。キャッシュの行ごとに、１つのタグテーブルエン
トリが設けられている。アドレス３２５及び制御ビット
３３０に加えて、各エントリに、その特定の行でキャッ
シュがアクセスされたときにセットされるビットＭＲＵ
３３５が与えられている。キャッシュ制御装置が実行す
る置換えアルゴリズムで、これを利用するのである。さ
らに、キャッシュの行が置換えられるのを阻止するため
のロックビット３４０がある。このロックビットはキャ
ッシュをアクセスするプロセッサプログラムによりセッ
ト可能であり、また、同様に、その情報に対する繰返し
アクセスが不要になり、キャッシュの行を置換えられる
ようになったときに、そのプログラムによりセット可能
である。図４ｃは、概念をどのように実現するかを目で
見てわかるように示している。キャッシュ制御装置がキ
ャッシュの行を置換えることを要求されると、キャッシ
ュ制御装置はＭＲＵを読取り且つデータをロックするた
めにタグテーブルをアクセスする。そこで、ロックデー
タとＭＲＵデータとを論理的に論理和演算して、キャッ
シュのその特定の行を置換えることができるか否かを示
す置換えビットを得る。この論理和演算機能はキャッシ
ュ制御装置自体により実行されても良いし、あるいは、
外部論理により実行されても良い。論理和演算機能の結
果は合成マスクとして知られている。合成マスクの中の
得られた置換えビットがセットされていれば、キャッシ
ュの行は異なるメモリ記憶場所による置換えのために除
去されない。従って、ＭＲＵビットの値にかかわらず、
データをキャッシュに確実に維持しておくために、ロッ
クビットをセットすることができる。
【００２６】年 月 日に出願された名称「Ｃａｃｈｅ
Ｓｅｔ Ｔａｇ Ａｒｒａｙ」による同時係属米国特
許出願第 号に記載してある通り、タグテーブルは
２つの別個のタグテーブルとして実現されるのが好まし
い。このことを図５に示す。第１のテーブルＰＴＡＧ４
００はアドレス情報と、制御ビットとを含む。アドレス
は、キャッシュメモリ行で現在表示されている物理主メ
モリブロックアドレスである。制御ビットは、キャッシ
ュメモリ行が有効データを含んでいるか否かを指示する
有効ビットを含む。加えて、第２のテーブルＳＴＡＧ４
１０も設けられている。ＳＴＡＧはキャッシュメモリの
行ごとのＭＲＵビットと、ロックビットとを含む。先に
述べた通り、ＭＲＵビットは疑似最低使用頻度置換え方
式を実現するために使用される。
【００２７】全ての行に関わる全ての合成ビットがセッ
トされ、キャッシュデッドロックが起こるような状態に
合成マスクが陥ることが決してないよう保証するため
に、キャッシュ制御装置は合成マスクの状態を監視す
る。加えて、全てのキャッシュメモリ行がユーザーによ
りロックされるのを阻止するために、セット状態のロッ
クビットの数を監視すると共に、所定数のロックビット
がセットされていた場合にアプリケーションプログラム
による追加のロック要求を抑止するためのメカニズムが
設けられている。メカニズムはキャッシュ制御装置、プ
ログラム／プロセス又はコンパイラに設けられれば良
い。あるいは、全てのキャッシュ行のロックを回避する
ために、ロックビットが決してセットされないようにキ
ャッシュメモリ行０を制御するのが好ましい。これによ
り、問題を単純に且つオーバヘッドも少なく解決でき、
プログラマーの誤りに起因するデッドロックは回避され
る。
【００２８】図６を参照すると、本発明の置換え方式の
利用例が挙げられている。ステップ１の初期開始点で
は、全てのＭＲＵビットとロックビットをクリアする。
ステップ２では、行３のデータについてキャッシュヒッ
トが起こる。キャッシュ制御装置はキャッシュメモリ行
３に関わるＭＲＵビットを、行３のデータが近い時点で
使用されたことを指示する「１」にセットさせる。キャ
ッシュ行０，１及び２は依然として利用可能である。次
のステップ３では、ユーザープログラムは行２にあるデ
ータをロックする。そこで、キャッシュ制御装置はキャ
ッシュメモリ行２に関わるロックビットを、行２のデー
タがその時点でキャッシュにロックされることを指示す
る「１」にセットする。ＭＲＵビットとロックビットの
「論理和」演算により作成される合成マスクは「１１０
０」であり、キャッシュ行０及び１は依然として利用可
能であることを指示する。ステップ４では、行２のデー
タについてヒットが起こる。キャッシュ制御装置はキャ
ッシュメモリ行２に関わるＭＲＵビットを「１」にセッ
トさせて、行２のデータが近い時点で使用されたことを
指示する。この合成マスクは「１１００」のままであ
り、キャッシュ行０及び１は依然として利用可能である
ことがわかる。ステップ５では、行０にあるデータにつ
いてヒットが起こる。キャッシュ制御装置はキャッシュ
メモリ行０に関わるＭＲＵビットを「１」にセットさせ
て、行０のデータが近い時点で使用されたことを指示す
る。この結果得られる合成マスクは「１１０１」であ
り、置換えのために利用可能のままであるのは行１のみ
であることがわかる。
【００２９】ステップ６では、行１のデータについてヒ
ットが起こる。キャッシュ制御装置がＭＲＵビットを
「１」にセットさせると、合成マスクは「１１１１」に
なってしまうであろう。その代わりに、キャッシュ制御
装置はＭＲＵビットをリセットさせ且つキャッシュメモ
リ行１に関わるＭＲＵビットを「１」にセットさせて、
行１のデータが近い時点で使用されたことを指示する。
行２に関わるロックビットはセット状態のままであるの
で、その結果得られる合成マスクは「０１１０」にな
る。ステップ７では、ユーザープログラムは行３のデー
タをロックするための命令を実行する。キャッシュ制御
装置は行３に関わるロックビットを「１」にセットさせ
ることによりこの命令を実行する。ステップ８では、行
０についてキャッシュヒットが起こる。「１１１１」の
合成マスクが形成されるのを阻止するために、キャッシ
ュ制御装置はＭＲＵビットを再度クリアしなければなら
ない。ステップ９では、キャッシュメモリ行１をロック
する。そこで、ロックできる全てのキャッシュメモリ行
がロックされたことになる。キャッシュメモリのデッド
ロックを阻止するため、システムはＭＲＵビットをクリ
アする。キャッシュメモリ行１〜３の全てがロックされ
たとき、置換えのために利用可能なキャッシュメモリ行
は行０のみである。ステップ１０では、行０についてヒ
ットが起きる。合成マスクがキャッシュメモリのデッド
ロックを引起こす「１１１１」になってしまうので、行
０に関わるＭＲＵビットがキャッシュ制御装置によりセ
ットされることはない。
【００３０】ステップ１１では、行１についてキャッシ
ュヒットが起こる。行１に関わるＭＲＵビットは、その
行が近い時点で使用されたことを指示する「１」にセッ
トされる。依然として、利用可能なキャッシュメモリ行
は行０のみである。ステップ１２では、行２のロックを
解除することにより、キャッシュメモリ行２を最終的に
ロック解除する。そこで、合成マスクは「１０１０」に
なるので、置換えのために行０及び２を利用できるよう
になったことになる。ステップ１３では、行０について
ヒットが起こって、行０に関わるＭＲＵビットは「１」
にセットされる。ステップ１０とは異なり、他の行はロ
ック解除されているので、行０のＭＲＵビットをセット
しても、デッドロックは起こらない。
【００３１】先に述べた通り、本発明のキャッシュシス
テムにおいてロッキングメカニズムを利用することによ
り得られるきわ立った利点は、キャッシュ置換えプロセ
スにさらに知能が追加されることである。ロックビット
はアプリケーションプロセスによりセットされるので、
キャッシュ制御装置レベルで知識を得ようとするために
要求される知能は削除される。いくつかのキャッシュメ
モリ行をロックする要求を実行する方法の１つは、アプ
リケーションプログラムがそのような要求を所定の指令
又はサブルーチン呼出しの形態でアプリケーションプロ
グラムの中にプログラミングするというものである。プ
ログラムの実行中に、あるいくつかの変数又はメモリ記
憶場所を頻繁にアクセスすべきであるということがプロ
グラマーにわかっていれば、第１回のアクセスの後、対
応するロックビットをセットするために、特殊な指令を
発行しても良い。このプログラムをコンパイルするコン
パイラは指令要求を認識し、指令を実行するための適正
なコードを提供する。
【００３２】本発明の中で挙げるようなロッキングを制
御するために、オペレーティングシステムルーチン、何
らかのデータベース又はウィンドウシステムルーチンな
どのシステムプログラムを使用しても良い。システムプ
ログラムで実行されるロッキングは、アプリケーション
プログラマーからの介入なく、アプリケーションプログ
ラムが使用するいくつかのキーとなる機能の性能を向上
させる。たとえば、図形パッケージを作成しているプロ
グラマーであれば、オペレーティングシステムの図形ラ
イブラリにより提供される効率良い線描出機能を使用す
るであろう。この機能をキャッシュにロックしたなら
ば、図形パッケージの実行速度を間接的に増すことがで
きる。
【００３３】本発明のロッキングメカニズムは、スーパ
ーバイザモードのみで実行するために利用可能な特殊ア
センブリ言語命令を介して使用するように設けられてい
るのが好ましい。プログラマーを補助するために、行ロ
ック指令及び行ロック解除指令を提示するシステム呼出
しを容易に書込むことができる。これは非常に強力なメ
カニズムであり、知識をもつプログラマーのみがこのメ
カニズムを使用すべきである。たとえば、ＳＰＡＲＣTM
（ＳＰＡＲＣはＳＰＡＲＣ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ，Ｉｎｃ．の商標である）アーキテクチャでは、ロッ
クビットを変更するためにロード／記憶命令を適合させ
ることが可能である。ロード／記憶指令を適合させる方
法の１つは、ＡＳＩ値をロックビットの場所に対応する
ように予約するというものである。ＣＰＵがその命令を
実行するとき、キャッシュ制御装置はいくつかのロック
ビットをロック解除／ロックするためにＣＰＵから指令
を受けとる。キャッシュ制御装置はタグアレイ中の指定
ロックビットをセット／リセットする指令を発行するこ
とによって応答する。ロード／記憶命令の詳細について
は、「Ｔｈｅ ＳＰＡＲＣ Ａｒｃｈｉｔｅｃｔｕｒｅ
Ｍａｎｕａｌ」第８版の４５〜４９ページ（Ｐｒｅｎ
ｔｉｓｓ Ｈａｌｌ，１９９２年刊）を参照。
【００３４】あるいは、対応するロックビットをセット
させることにより利益を得ると考えられる頻度の高いメ
モリアクセスを確定するために、実行すべきメモリアク
セスについて自動化解析を実行するインテリジェントコ
ンパイラを設けるのが好ましい。そのようにすれば、ロ
ックビットのロッキング、続いてロック解除を実行する
ように、コンパイル済コードに自動的に指令を挿入する
ことができる。この技法によれば、キャッシュであるい
くつかのアクセスをロックすべきか否かの決定がコンパ
イラにより自動的に下され、アプリケーションプログラ
マーをそのような決定の実行から解放すると考えられる
ので、有利である。
【００３５】以上説明したようなロッキング機能を伴う
ＰＬＲＵを実現するキャッシュシステムでは、普通のＰ
ＬＲＵキャッシュシステムと比べて、キャッシュメモリ
ミスの率は著しく低い。そのように高い効率が得られる
のは、キャッシュ置換えヒューリスティックに「知能」
が追加されているためである。以上、ロッキング機能を
伴う疑似ＬＲＵ置換え方式によってキャッシュメモリシ
ステムを実現する方法及び装置を説明した。本発明の素
子の材料及び配置について、本発明の趣旨から逸脱せず
に当業者により変更及び変形を実施しうると考えられ
る。
【図面の簡単な説明】
【図１】従来の典型的なキャッシュメモリシステムの高
レベルブロック線図。
【図２】従来の疑似最低使用頻度置換えプロセスの１例
を示す図。
【図３】従来のセットアソシエイティブキャッシュを示
す図。
【図４】本発明のキャッシュシステムの好ましい一実施
例及び採用するロッキングビットを示す図。
【図５】本発明のキャッシュシステムの好ましい実施例
で利用するＳＴＡＧテーブル及びＰＴＡＧテーブルを示
す図。
【図６】ロッキングビットを採用する疑似最低使用頻度
置換えプロセスを示す図。
【符号の説明】
３００ キャッシュ ３１０ キャッシュ制御装置 ３１５ タグテーブル ３２５ アドレス ３３０ 制御ビット ３３５ ＭＲＵ ３４０ ロックビット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジヴ・エヌ・パテル アメリカ合衆国 95148 カリフォルニア 州・サン ホゼ・ホワイトサンド ドライ ブ・3116 (72)発明者 ノーマン・エム・ヘイーズ アメリカ合衆国 94087 カリフォルニア 州・サニーヴェイル・メリマック ドライ ブ・1121

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置（ＣＰＵ）を含むマスター
    装置と、主メモリ及びより高速のキャッシュメモリから
    構成されるメモリシステムとを具備し、メモリに対して
    アクセスの要求を発行したマスター装置によって高速ア
    クセスできるように主メモリの行のサブセットがキャッ
    シュメモリに記憶されるようなコンピュータシステムに
    あって、キャッシュメモリの主メモリから選択された行
    を保護する装置において、 キャッシュに記憶されている主メモリの行を識別し、キ
    ャッシュからの行を供給することによりメモリに対する
    アクセスを実行するか否かを判定するために比較される
    複数のタグビットと、少なくとも１つのロックビットと
    をキャッシュの行ごとに、含むタグテーブルと；タグテ
    ーブルに含まれているキャッシュの行ごとのロックビッ
    トの状態を制御する手段と；キャッシュに記憶されてい
    る１つのメモリ行を異なるメモリ行と置換えるが、タグ
    テーブルにおける対応するロックビットがセットされて
    いる場合には、メモリ行を置換えるのを禁止される置換
    え手段とを具備し、 タグテーブル中の対応するロックビットをセットするこ
    とにより、キャッシュ置換えアルゴリズムとは無関係
    に、キャッシュに記憶されているメモリ行はキャッシュ
    内で保護される装置。
  2. 【請求項２】 中央処理装置（ＣＰＵ）を含むマスター
    装置と、主メモリ、より高速のキャッシュメモリ及びキ
    ャッシュメモリと関連するタグテーブルから構成される
    メモリシステムとを具備し、メモリに対するアクセスの
    要求を発行したマスター装置によって高速アクセスでき
    るように主メモリの行のサブセットがキャッシュメモリ
    に記憶されるコンピュータシステムで、かつ前記タグテ
    ーブルは複数のタグビットを含み、前記タグビットはキ
    ャッシュに記憶されている主メモリの行を識別し、その
    タグビットが、キャッシュからの行を供給することによ
    りメモリに対するアクセスを実行するか否かを判定する
    ために比較されるようなコンピュータシステムでキャッ
    シュメモリの主メモリが選択された行を保護する方法に
    おいて、 タグテーブル中のキャッシュのそれぞれの行と関連する
    少なくとも１つのロックビットを提供する過程と；タグ
    テーブルに含まれているキャッシュの行ごとのロックビ
    ットの状態を制御する過程と；セットされている関連ロ
    ックビットを有するキャッシュの行は置換えられないよ
    うに、キャッシュに記憶されている１つのメモリ行を異
    なるメモリ行と置換える過程とから成り、 タグテーブル中の対応するロックビットをセットするこ
    とにより、キャッシュ置換えアルゴリズムとは無関係
    に、キャッシュに記憶されているメモリ行はキャッシュ
    内で保護されるような方法。
  3. 【請求項３】 中央処理装置（ＣＰＵ）を含むマスター
    装置と、主メモリ及びより高速のキャッシュメモリから
    構成されるメモリシステムとを具備し、メモリに対する
    アクセスの要求を発行したマスター装置によって高速ア
    クセスするために主メモリの行のサブセットがキャッシ
    ュメモリに記憶されるようなコンピュータシステムのキ
    ャッシュメモリで主メモリの選択された行を保護する装
    置において、 キャッシュに記憶されている主メモリの行を識別し、キ
    ャッシュからの行を供給することによりメモリに対する
    アクセスを実行するか否かを判定するために比較される
    複数のタグビットと、少なくとも１つの置換えビット
    と、少なくとも１つのロックビットとをキャッシュの行
    ごとに含むタグテーブルと；タグテーブルに含まれてい
    るロックビットをセット／リセットするための指令を発
    行するオペレーティングシステムと；キャッシュに記憶
    されている１つのメモリ行を異なるメモリ行と置換える
    ための置換えアルゴリズムを実行し且つタグテーブルを
    更新するが、タグテーブル中の対応するロックビットが
    セットされている場合には、キャッシュ内のメモリ行を
    置換えることを禁止するキャッシュ及びタグテーブルの
    内容を制御するキャッシュ制御装置とを具備し、 タグテーブル中の対応するロックビットをセットするこ
    とにより、キャッシュ置換えアルゴリズムとは無関係
    に、キャッシュに記憶されているメモリ行がキャッシュ
    内で保護される装置。
JP5123090A 1992-04-29 1993-04-28 キャッシュ内の記憶されている行を保護する装置及び方法 Pending JPH0619797A (ja)

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