JPH0619713B2 - Logic type data processor - Google Patents

Logic type data processor

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JPH0619713B2
JPH0619713B2 JP14583185A JP14583185A JPH0619713B2 JP H0619713 B2 JPH0619713 B2 JP H0619713B2 JP 14583185 A JP14583185 A JP 14583185A JP 14583185 A JP14583185 A JP 14583185A JP H0619713 B2 JPH0619713 B2 JP H0619713B2
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JP
Japan
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tag
data
register
unit
address
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忠秋 坂東
秀和 松本
伸一郎 山口
義弘 宮崎
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Hitachi Engineering Co Ltd
Hitachi Ltd
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Hitachi Engineering Co Ltd
Hitachi Ltd
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Publication of JPH0619713B2 publication Critical patent/JPH0619713B2/en
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロローグのような述語論理型言語の実行に
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。
Description: FIELD OF THE INVENTION The present invention relates to a data processing device suitable for executing a predicate logic language such as a prologue, and more particularly to a data processing device for identifying an attribute of data during execution. The present invention relates to a logical type data processing device suitable for processing an attached tag part.

〔発明の背景〕[Background of the Invention]

フオートラン(FORTRAN)に代表される手続きを主体と
する言語系ではプロシジヤとデータが分離しているが、
プロローグ(Prolog)のような論理型言語ではデータの
評価によつて処理が行われる。このため、このような論
理型言語を効率よく実行するためには、全てのデータに
ついてそのデータの属性(例えば、変性、定数、構造体
など)を表示するためのフイールド、即ちタグ(Tag)
部が付加されるものとなつている。タグ部にデータの属
性を集中させることによつて、言語処理系はタグ部のみ
を評価することによつて処理を行うことが可能になり、
これにより論理型言語の処理効率を向上させ得るもので
ある。
In a language system mainly composed of procedures represented by FORTRAN, the procedure and the data are separated,
In a logic language such as Prolog, data evaluation is used for processing. Therefore, in order to efficiently execute such a logic programming language, a field for displaying the attributes of all data (eg, modified, constant, structure, etc.), that is, a tag (Tag).
Parts are supposed to be added. By concentrating the data attributes in the tag part, the language processing system can perform processing by evaluating only the tag part,
This can improve the processing efficiency of the logic programming language.

ところで、タグ部の評価についてはこれまでに、例えば
新世代コンピュータ技術開発機構(略称 ICOT)から1
984年に発表されたマシンΨについてのプロシーデイ
ング オブ ザ ロジツク プログラミング カンフア
ランス‘84(‘Proceedings of THE LOGIC PROGRAMMI
NG CONFERENCE‘84)における論文「パーソナル逐次
型推論マシンPSIのハードウエア設計」では、メモリ
リードデータバツフア(DR)内のデータのタグを用い
判定する構成になつている。しかし、このような構成で
は、メモリをリードするとメモリリードバツフア内の内
容が更新されてしまうため、判定したいタグを保持する
ためにはワークフアイルにデータレジスの内容を転送
し、必要時に再びワークフアイルからデータレジスタに
読み出すといつた操作が必要となり、複数のタグの判定
を必要とする場合などに処理時間が長くなるばかりか、
タグのビツト長が6ビツトといつた具合に固定されてい
ることから、タグの拡張が行ない得ないという不具合が
ある。
By the way, regarding the evaluation of the tag part, for example, from the New Generation Computer Technology Development Organization (abbreviated ICOT)
'Proceedings of the LOGIC PROGRAMMI', which was announced in 984.
In the paper "Hardware design of personal sequential inference machine PSI" in NG CONFERENCE '84), the judgment is made by using the tag of the data in the memory read data buffer (DR). However, in such a configuration, when the memory is read, the contents in the memory read buffer are updated.Therefore, in order to hold the tag to be judged, the contents of the data register are transferred to the work file, and the work file is read again when necessary. When reading from the file to the data register, some operation is required, which not only increases the processing time when it is necessary to determine multiple tags,
Since the bit length of the tag is fixed at 6 bits, there is a problem that the tag cannot be expanded.

〔発明の目的〕[Object of the Invention]

本発明の目的は、複数のタグの判定処理が高速に行なわ
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。
An object of the present invention is to provide a logical data processing device in which a plurality of tags can be judged at high speed and tags can be easily expanded.

〔発明の概要〕[Outline of Invention]

この目的のため本発明は、メモリよりのデータに拡張子
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。
For this purpose, the present invention is such that, when an extension is added to the data from the memory, the extension is removed and the tag portion is saved and stored in the register.

〔発明の実施例〕Example of Invention

以下、本発明を第1図から第7図により説明する。 The present invention will be described below with reference to FIGS. 1 to 7.

先ず本発明によるデータ処理装置の全体の構成について
説明する。第1図はそのデータ処理装置の一例でのハー
ドウエア構成を示したものである。これによるとデータ
処理装置はメモリ(MEMORY)101、ライトデータレジス
タ(WDR)102、メモリアドレスレジスタ(MA
R)103、リードデータレジスタ(RDR)104、
拡張子除去部(EXPOUT)109、タグ部格納レジスタ
(TAGRA,TAGRB)111、112、タグマルチウエイジ
ヤンプエンコーダ(TAG MJ ENCODER)113、マイクロ
プログラムコントローラ(MPC)116演算器・レジ
スタフアイル(RALU)107、バス(BUS)105を
主な要素として構成されるものとなつている。なお、エ
ンコーダ113はタグによるマルチウエイジヤンプを行
なう際でのジヤンプアドレスを決定するためのものであ
る。
First, the overall configuration of the data processing apparatus according to the present invention will be described. FIG. 1 shows a hardware configuration of an example of the data processing device. According to this, the data processing device has a memory (MEMORY) 101, a write data register (WDR) 102, and a memory address register (MA).
R) 103, read data register (RDR) 104,
Extension removal section (EXPOUT) 109, tag section storage registers (TAGRA, TAGRB) 111, 112, tag multi-way jump encoder (TAG MJ ENCODER) 113, micro program controller (MPC) 116 arithmetic unit / register file (RALU) 107 , Bus (BUS) 105 as a main element. The encoder 113 is for determining the jump address when performing the multi-way jump by the tag.

第2図はマイクロプログラムコントローラ116の一例で
の内部構成を示したものである。マイクロプログラムコ
ントローラ116はマイクロプログラムを格納するメモ
リ(WCS)124、メモリ124より読み出されたマ
イクロ命令を一時記憶するマイクロ命令レジスタ(MI
R)125、次に読み出すべきマイクロ命令のアドレス
を選択するセレクタ(SEL)122、セレクタ122
の出力123をインクリメントするインクリメンタ(I
NC)121を主な要素として構成されるようになつて
いる。この場合予めメモリ124に格納されているマイ
クロ命令はメモリ124より読み出されたうえマイクロ
命令レジスタ125にセツトされレジスタやバス等の制
御を行なうが、次に読み出すべきメモリ124のアドレ
スはそのときにマイクロ命令レジスタ125に格納され
ているマイクロ命令による信号127によりセレクタ1
22を制御することによつて選択される。
FIG. 2 shows an internal structure of an example of the micro program controller 116. The micro program controller 116 includes a memory (WCS) 124 for storing a micro program and a micro instruction register (MI) for temporarily storing a micro instruction read from the memory 124.
R) 125, selector (SEL) 122 for selecting the address of the microinstruction to be read next, selector 122
Incrementer (I
NC) 121 as a main element. In this case, the microinstruction previously stored in the memory 124 is read out from the memory 124 and then set in the microinstruction register 125 to control the registers and buses. The selector 127 is activated by the signal 127 generated by the micro instruction stored in the micro instruction register 125.
Selected by controlling 22.

第3図(A)〜(C)はこのようにしてセレクトされるアドレ
スのタイプをそれぞれ示したものである。このうち第3
図(A)に示すものはマイクロ命令に含まれている分岐ア
ドレス126を次のメモリ124の読出しアドレスとす
る直接指定であり、また、第3図(B)に示すものは現在
のメモリ124の読出しアドレスをインクリメンタ121
によりインクリメントして次のメモリ124の読出しア
ドレスとするアドレスインクリメントによる指定であ
る。更に第3図(C)に示すものは分岐アドレス126の
一部119と外部(エンコーダ113)からのジヤンプ
アドレス114との合成に係るアドレス120を読出し
アドレスとするものである。本発明に係るタグによる条
件分岐は第3図(C)に示すアドレス形式によりメモリ1
24の読出しアドレスを更新するものである。タグと判
定しそのタグの内容に応じて対応する処理へマイクロプ
ログラムが分岐する様子を第4図に示す。
FIGS. 3A to 3C show the types of addresses selected in this way. The third of these
The one shown in FIG. 3A is a direct designation in which the branch address 126 included in the microinstruction is the read address of the next memory 124, and the one shown in FIG. Read address is incremented by 121
Is designated by the address increment to be the read address of the next memory 124. Further, as shown in FIG. 3C, the address 120 relating to the combination of the part 119 of the branch address 126 and the jump address 114 from the outside (encoder 113) is used as the read address. Conditional branching by the tag according to the present invention uses the address format shown in FIG.
The read address of 24 is updated. FIG. 4 shows a state in which the microprogram is determined to be a tag and branches to a process corresponding to the content of the tag.

第4図より判るように第3図(C)に示すアドレス形式を
作成するモードを持つマイクロ命令129によつて、タグ
の判定結果がジヤンプアドレス114として現われ、こ
のジヤンプアドレス114を含むアドレスによりメモリ1
24が次にアクセスされることによつて処理130〜1
32のうちタグの判定結果に応じたものが実行されるも
のである。より詳細に説明すれば、マイクロ命令129が
メモリ124から読み出されマイクロ命令レジスタ12
5にセツトされると、マイクロ命令レジスタ125から
の信号127によりセレクタ122が制御されることにな
つて、アドレス120がセレクタ122より選択的に出
力されることになる。マイクロ命令129が実行された
後の次のマシンサイクルではセレクタ122によりセレ
クトされたアドレス120におけるジヤンプアドレス11
4の値により処理1〜処理8のうち何れかに多分岐が行
なわれるものである。
As can be seen from FIG. 4, a microinstruction 129 having a mode for creating the address format shown in FIG. 1
24 is then accessed so that processing 130-1
Among the 32, those according to the determination result of the tag are executed. More specifically, the microinstruction 129 is read from the memory 124 and the microinstruction register 12 is read.
When set to 5, the selector 122 is controlled by the signal 127 from the micro instruction register 125, and the address 120 is selectively output from the selector 122. In the next machine cycle after the microinstruction 129 is executed, the jump address 11 at the address 120 selected by the selector 122 is
According to the value of 4, multi-branching is performed in any one of processing 1 to processing 8.

次に拡張子除去部、タグ部格納レジスタについて説明す
れば、第5図は本発明に係るデータの一例でのフオーマ
ツトを示したものである。データ長は32ビツトであ
り、第5図(A)に示す通常タグにおいては上位4ビツト
がタグ部133とされ、残りはデータ部134となつて
いる。但し、タグ部133においてはパターン“111
1”は第5図(B)に示すように拡張タグの拡張子として
用いられることから、通常タグにおいては使用されない
ようになつている。拡張タグは上位4ビツトにおけるパ
ターン“1111”135を拡張子として用い、これに
続く4ビツトがタグ部136として用いられる。ビツト
長の長いデータには通常タグを、ビツト長の短いデータ
には拡張タグを用いることによりタグの拡張が行なえる
ものである。
Next, the extension removing section and the tag section storing register will be described. FIG. 5 shows a format of an example of data according to the present invention. The data length is 32 bits, and in the normal tag shown in FIG. 5 (A), the upper 4 bits are the tag section 133 and the rest are the data section 134. However, in the tag part 133, the pattern “111
Since 1 "is used as an extension of the extension tag as shown in FIG. 5 (B), it is not used in the normal tag. The extension tag extends the pattern" 1111 "135 in the upper 4 bits. It is used as a child, and the following 4 bits are used as a tag section 136. A normal tag is used for data with a long bit length, and an extension tag is used for data with a short bit length to extend the tag. .

第6図は拡張子除去部の構成を示したものである。バス
105上における上位8ビツト信号108をその入力とし
て、このうちの上位4ビツト信号138のパターンがど
のようであるかがアンドゲート140によりチエツクさ
れるようになつている。アンドゲート140の出力14
2によりセレクタ(SEL)141を制御するようにす
れば、上位4ビツト信号138のパターンが“111
1”である場合にはセレクタ141からは上位8ビツト
信号108のうちの下位4ビツト信号139が、また、
そのパターンが“1111”でなければ上位8ビツト信
号108のうちの上位4ビツト信号138がそれぞれ選
択出力されるものである。即ち、セレクタ141の出力
が拡張子除去部109の出力110として得られるわけ
である。
FIG. 6 shows the structure of the extension removing unit. The upper 8 bit signal 108 on the bus 105 is used as its input, and the AND gate 140 checks what the pattern of the upper 4 bit signal 138 is. Output 14 of AND gate 140
If the selector (SEL) 141 is controlled by 2, the pattern of the high-order 4 bit signal 138 becomes "111".
If it is "1", the lower 4 bit signal 139 of the upper 8 bit signal 108 from the selector 141,
If the pattern is not "1111", the upper 4 bit signal 138 of the upper 8 bit signal 108 is selectively output. That is, the output of the selector 141 is obtained as the output 110 of the extension removing unit 109.

第1図に示すように拡張子除去部109の出力110は
タグ部格納レジスタ111,112に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ116内におけるマイクロ命令レジスタ125
からの信号117,118によつてマシンサイクル毎に
任意に指定し得るようになつている。
As shown in FIG. 1, the output 110 of the extension removal unit 109 is stored in the tag unit storage registers 111 and 112. Which of the outputs is stored is determined by the micro instruction register 125 in the micro program controller 116.
Signals 117 and 118 from the device can be arbitrarily designated every machine cycle.

第7図はエンコーダの構成を示したものである。これは
タグ部格納レジスタ111,112の出力143,14
4およびマイクロ命令レジスタ125からの信号115を
アドレス145とするメモリであり、ジヤンプテーブル
(JUMP TABLE)146として構成される。ジヤンプテー
ブル146には予め分岐アドレスがデータとして格納され
ているわけである。
FIG. 7 shows the structure of the encoder. This is the output 143, 14 of the tag section storage registers 111, 112.
4 and the signal 115 from the microinstruction register 125 is a memory having an address 145 and is configured as a jump table (JUMP TABLE) 146. The jump address is stored in advance in the jump table 146 as data.

さて、ここでタグによる分岐の実行シーケンスを全体的
に説明すれば、タグによる分岐は3マシンサイクルで行
なわれる。第1のマシンサイクルにおいてはバス105
上でのデータ上位8ビツト信号108が拡張子除去部1
09に入力され、拡張子除去部109ではその上位8ビ
ツト信号108より拡張子を取り除くことによつてタグ
部が取り出されるようになつている。拡張子除去部10
9の出力110はマイクロプログラムコントローラ11
6におけるマイクロ命令レジスタ125からの信号117
によりタグ部格納レジスタ111に格納されるところとな
るものである。第2のマシンサイクルにおいても同様に
バス105上でのデータのタグ部がマイクロ命令レジス
タ125からの信号118によりタグ部格納レジスタ1
12に格納されるものである。第3のマシンサイクルで
はタグ部格納レジスタ111,112の出力143,1
44とマイクロ命令レジスタ125からの信号115に
もとづきエンコーダ113においてジヤンプ(分岐)ア
ドレス114が作成される。このアドレス114はマイ
クロ命令レジスタ125からの分岐アドレス126の一
部119と合成されアドレス120とされるが、これが
マイクロ命令レジスタ125からの信号127によりセ
レクタ122より選択出力されることによつて、メモリ
124の次の読出しアドレスとなるものである。このア
ドレス対応の内容がメモリ124より読み出されマイク
ロ命令レジスタ125にセツトされることによつて分岐
は終了するが、次のマシンサイクルからは分岐先の処理
が実行されることになるものである。このようにタグの
拡張が容易に行ない得、また、データバス上に複数のタ
グ部格納用レジスタを有するためメモリ(101)のリ
ードと無関係に任意のマシンサイクルでタグによる分岐
が可能となる。
Now, to explain the execution sequence of the branch by the tag as a whole, the branch by the tag is performed in three machine cycles. Bus 105 in the first machine cycle
The upper 8 bit signal 108 of the above data is the extension removing unit 1.
09, and the extension removing section 109 removes the extension from the upper 8 bit signal 108 to extract the tag section. Extension removal unit 10
The output 110 of 9 is the microprogram controller 11
Signal 117 from microinstruction register 125 in 6
Is to be stored in the tag storage register 111. Also in the second machine cycle, the tag portion of the data on the bus 105 is similarly changed by the signal 118 from the micro instruction register 125 to the tag portion storage register 1
12 are stored. In the third machine cycle, the outputs 143, 1 of the tag unit storage registers 111, 112
A jump address (branch) 114 is created in the encoder 113 based on the signal 115 from the 44 and the micro instruction register 125. This address 114 is combined with a part 119 of the branch address 126 from the microinstruction register 125 to form an address 120, which is selectively output from the selector 122 by the signal 127 from the microinstruction register 125, so that the memory It is the next read address after 124. The branch ends when the contents corresponding to the address are read from the memory 124 and set in the microinstruction register 125, but the processing of the branch destination is executed from the next machine cycle. . In this way, the tag can be easily expanded, and since it has a plurality of tag section storage registers on the data bus, it is possible to branch by the tag in any machine cycle regardless of the reading of the memory (101).

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明による場合は、データバス上
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによつて、必要な時にそのタグの判定が行ない得
る。したがつて、タグ保持のためにワークフアイルに一
旦データを転送し、必要なときにリードするといつたオ
ーバーヘツドは解消されることになる。また、タグの拡
張も容易に行なえるといつた効果も併せて得られること
になる。
As described above, according to the present invention, by storing the tag portion of the data in the tag portion storage register on the data bus, the tag can be determined when necessary. Therefore, once the data is transferred to the work file for holding the tag and read when necessary, the overhead is eliminated. Also, if the tags can be easily expanded, the advantages can be obtained together.

【図面の簡単な説明】[Brief description of drawings]

第1図は、本発明によるデータ処理装置の一例での全体
構成を示す図、第2図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第3図
(A)〜(C)は、そのマイクロプログラムコントローラにお
けるメモリに対するアドレスの各種形式を示す図、第4
図は、タグ判定結果に応じた処理へマイクロプログラム
が分岐する場合を説明するための図、第5図(A),(B)
は、それぞれ本発明に係るデータの一例でのフオーマツ
トを示す図、第6図,第7図は、それぞれ第1図におけ
る拡張子除去部、タグマルチウエイジヤンプエンコーダ
の構成を示す図である。 101……メモリ、104……リードデータレジスタ、
105……バス、109……拡張子除去部、111,1
12……タグ部格納レジスタ、113……タグマルチウ
エイジヤンプエンコーダ、116……マイクロプログラ
ムコントローラ。
FIG. 1 is a diagram showing an overall configuration of an example of a data processing apparatus according to the present invention, FIG. 2 is a diagram showing an example of a configuration of a micro program controller in the configuration, and FIG.
FIGS. 4A to 4C are diagrams showing various formats of addresses for a memory in the micro program controller, FIG.
The figure is a figure for explaining the case where the micro program branches to the processing according to the tag determination result, and FIGS. 5 (A) and 5 (B).
FIGS. 6A and 6B are diagrams showing the format of an example of data according to the present invention, and FIGS. 6 and 7 are diagrams showing the configurations of the extension removing unit and the tag multi-way jump encoder in FIG. 1, respectively. 101 ... Memory, 104 ... Read data register,
105 ... Bus, 109 ... Extension removing unit, 111, 1
12 ... Tag storage register, 113 ... Tag multi-way jump encoder, 116 ... Micro program controller.

フロントページの続き (72)発明者 松本 秀和 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 山口 伸一郎 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町5丁目2番1号 株 式会社日立製作所大みか工場内(72) Inventor Hidekazu Matsumoto 4026 Kuji Town, Hitachi City, Hitachi, Ibaraki Hitachi Institute of Research, Ltd. (72) Shinichiro Yamaguchi 4026 Kuji Town, Hitachi City, Ibaraki Hitachi Institute, Ltd. (72) Inventor Yoshihiro Miyazaki 5-2-1 Omika-cho, Hitachi-shi, Ibaraki, Ltd. Inside the Omika factory, Hitachi Ltd.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】基本語長がn(定数)ビツトで、一語がk
(n>k)ビツトのデータ属性を表すタグ部と(n−
k)ビツトのデータ部からなるデータ形式を有し、該タ
グを評価するユニットおよびタグの評価結果により多分
岐を行なうマイクロプログラムコントローラを具備して
成る論理型データ処理装置であつて、タグを評価するユ
ニツトは、データバス上のデータよりタグ部を拡張子を
除去した形で抽出する拡張子除去部と、該除去部からの
タグ部がマイクロプログラムコントローラによる制御下
に格納される複数のタグ部格納レジスタと、該レジスタ
の出力およびマイクロプログラムコントローラからの信
号にもとづきタグマルチウエイジヤンプアドレスを生成
し該コントローラに与えるタグマルチウエイジヤンプエ
ンコーダとから成る構成を特徴とする論理型データ処理
装置。
1. The basic word length is n (constant) bit, and one word is k.
(N> k) A tag portion representing the data attribute of the bit and (n-
k) A logical type data processing device having a data format consisting of a bit data part and comprising a unit for evaluating the tag and a micro program controller for performing multi-branching according to the evaluation result of the tag. The unit includes an extension removing unit that extracts the tag unit from the data on the data bus in a form in which the extension is removed, and a plurality of tag units in which the tag unit from the removing unit is stored under the control of the microprogram controller. A logical type data processing device comprising: a storage register; and a tag multi-way jump encoder that generates a tag multi-way jump address based on an output of the register and a signal from a microprogram controller and supplies the tag multi-way jump address to the controller.
JP14583185A 1985-07-04 1985-07-04 Logic type data processor Expired - Lifetime JPH0619713B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP14583185A JPH0619713B2 (en) 1985-07-04 1985-07-04 Logic type data processor
US06/881,407 US4896258A (en) 1985-07-04 1986-07-02 Data processor provided with instructions which refer to both tagged and tagless data
DE86109096T DE3689389T2 (en) 1985-07-04 1986-07-03 Data processing processor.
EP86109096A EP0207519B1 (en) 1985-07-04 1986-07-03 Data processor
EP19930103937 EP0552816A3 (en) 1985-07-04 1986-07-03 Processor to process tagged and untagged data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14583185A JPH0619713B2 (en) 1985-07-04 1985-07-04 Logic type data processor

Publications (2)

Publication Number Publication Date
JPS628231A JPS628231A (en) 1987-01-16
JPH0619713B2 true JPH0619713B2 (en) 1994-03-16

Family

ID=15394120

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JPS63195739A (en) * 1987-02-09 1988-08-12 Nec Corp Unification processor
JPS6488743A (en) * 1987-09-30 1989-04-03 Toshiba Corp Data unifying device

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