JPH0619465A - Music information processing system - Google Patents

Music information processing system

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JPH0619465A
JPH0619465A JP4174565A JP17456592A JPH0619465A JP H0619465 A JPH0619465 A JP H0619465A JP 4174565 A JP4174565 A JP 4174565A JP 17456592 A JP17456592 A JP 17456592A JP H0619465 A JPH0619465 A JP H0619465A
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tone generator
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Yasushi Sato
康史 佐藤
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Kawai Musical Instrument Manufacturing Co Ltd
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Abstract

PURPOSE:To effectively utilize the whole system by sending music data and music data communication control information in parallel, thereby eliminating an unnecessary free bit as a data communication bit. CONSTITUTION:Event data EV (music data) consists of four data EV and the low-order seven bits of the EV indicate the kind and contents of an event. The kind indicates a key-ON/OFF state, timbre variation, sound volume variation, timbre-by-timbre interval variation, total interval variation, or re- initialization and the contents are key number data, touch data (velocity data), timbre number data, sound volume data, and interval data. The starting one bit of the EV is communication control data TC and the 1st-4th bits change into '1', '0', '1', and '0', so that the order is discriminated. Eight-bit event data EV are sent to an interface unit from a main CPU through an 8-bit data bus and then sent to a master CPU through an 8-bit data bus to perform musical sound control and communication control.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、音楽情報処理システム
に関し、特に音楽情報の通信制御の改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a music information processing system, and more particularly to improving communication control of music information.

【0002】[0002]

【従来技術】従来、音楽情報の通信には、代表的なもの
にMIDI(ミュージカルインスツメントデジタルイン
ターフェイス)システムがある。このMIDIは、電子
楽器、シーケンサ、コンピュータ、リズムマシン等が相
互に接続され、リアルタイムでデジタル信号の演奏情報
が通信される場合、各機器間で整合性を持たせるための
規格である。
2. Description of the Related Art Conventionally, a MIDI (Musical Instrument Digital Interface) system is a typical example of communication of music information. This MIDI is a standard for providing consistency among devices when electronic musical instruments, sequencers, computers, rhythm machines, etc. are mutually connected and performance information of digital signals is communicated in real time.

【0003】このMIDIシステムの通信に使われるコ
ネクタは、“MIDI IN”“MIDI OUT”
“MIDI THRU”の3種類の端子を有している。
この各端子を介して、デジタル信号の演奏情報が、一方
向に非同期のシリアル伝送が行われる。この伝送される
データは、チャンネルメッセージ、システムメッセー
ジ、ノートオン/オフ及びピッチベンダ等のボイスメッ
セージ、オールノートオフ及びポリモードオン等のモー
ドメッセージ等である。
The connectors used for communication of this MIDI system are "MIDI IN" and "MIDI OUT".
It has three types of terminals, "MIDI THRU".
Through these terminals, performance information of a digital signal is asynchronously serially transmitted in one direction. The transmitted data includes channel messages, system messages, voice messages such as note on / off and pitch bender, mode messages such as all note off and poly mode on.

【0004】一方、電子楽器の中においても、音楽デー
タの通信は行われている。例えばSIO(シリアル入力
/出力)装置、PIO(パラレル入力/出力)装置であ
る。このようなPIO装置のデータ通信はパラレルに行
われ、データ通信ビット数は8、16、32ビット等で
ある。そして、データ通信においては、例えば音楽デー
タを送り出した後、通信制御情報を送り出し、さらに、
次の音楽データを送り出した後、次の通信制御情報を送
り出すというように、音楽データと通信制御情報とを分
けて送り出していた。この通信制御情報は、上記複数の
音楽データのデータバイト数、データビット長、データ
通信速度、誤り検出の方法等の通信条件(プロトコル)
を示す。
On the other hand, communication of music data is carried out even in electronic musical instruments. For example, an SIO (serial input / output) device and a PIO (parallel input / output) device. Data communication of such a PIO device is performed in parallel, and the number of data communication bits is 8, 16, 32 bits or the like. Then, in data communication, for example, after sending out music data, sending out communication control information,
After the next music data is sent out, the next communication control information is sent out so that the music data and the communication control information are sent separately. This communication control information is communication conditions (protocol) such as the number of data bytes of the plurality of music data, data bit length, data communication speed, error detection method, etc.
Indicates.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記M
IDIシステムでは、シリアル伝送であるため、音楽デ
ータ及び通信制御情報を高速に送り出すことができなか
った。上記PIO装置では、パラレル伝送であるため高
速に送り出すことはできる。
However, the above-mentioned M
Since the IDI system uses serial transmission, music data and communication control information cannot be transmitted at high speed. Since the PIO device uses parallel transmission, it can be sent at high speed.

【0006】ところで、このPIO装置のデータ通信ビ
ット数は8、16、32ビット等であるが、伝送される
音楽データのビット数は、このようなビット数と一致せ
ず無駄があり、装置を有効に使用しているとはいえなか
った。例えば、8ビットの通信システムにおいて送信さ
れる音楽データのビット数は、7ビット、6ビット等で
あり、その差1ビット、2ビットが使われず無駄になっ
ていた。
By the way, although the number of data communication bits of this PIO device is 8, 16, 32 bits, etc., the number of bits of music data to be transmitted does not match such a number of bits and is wasteful. I couldn't say that I was using it effectively. For example, the number of bits of music data transmitted in an 8-bit communication system is 7 bits, 6 bits, etc., and the difference of 1 bit or 2 bits is not used and wasted.

【0007】本発明は、上述した課題を解決するために
なされたものであり、本発明の目的は、音楽情報処理シ
ステムの各データ通信ビットの上記無駄をなくし、シス
テムをデータ通信において有効に使うことにある。
The present invention has been made to solve the above problems, and an object of the present invention is to eliminate the above waste of each data communication bit of a music information processing system and effectively use the system in data communication. Especially.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に、本発明では、音楽データとこの音楽データの通信に
関する通信制御情報とが、送出手段からデータバス、通
信制御手段を介して、受入手段にパラレルに送られるよ
うにした。
In order to achieve the above object, according to the present invention, music data and communication control information relating to communication of this music data are received from a sending means via a data bus and a communication control means. It was sent to the means in parallel.

【0009】[0009]

【作用】これにより、音楽データと通信制御情報とがパ
ラレルに伝送されるので、データ通信ビットにおいて無
駄な空きビットがなくなり、システム全体を有効に使う
ことができる。また、音楽データと通信制御情報とが同
時に送られるので、通信制御情報に応じた処理と音楽デ
ータに応じた処理とが同時または短い時間内に行われ、
処理全体が迅速かつ円滑に実行される。
As a result, since the music data and the communication control information are transmitted in parallel, there is no useless empty bit in the data communication bit, and the entire system can be used effectively. Further, since the music data and the communication control information are sent at the same time, the processing according to the communication control information and the processing according to the music data are performed simultaneously or within a short time,
The whole process is executed quickly and smoothly.

【0010】[0010]

【実施例】【Example】

《1》全体回路 図1は電子楽器の全体回路を示す。入力/出力回路10
0には、キーボード(図示せず)、パネルスイッチ群
(図示せず)及びMIDIインターフェイス(図示せ
ず)の各キー、各スイッチのオン/オフイベントデー
タ、その他のデータが記憶される。このオン/オフイベ
ントは、スキャナー(図示せず)によって検出される。
上記キーボードは、弦、管(リード)、打(パッド)、
コンピュータのキーボード等で代用できる。
<< 1 >> Overall Circuit FIG. 1 shows an overall circuit of an electronic musical instrument. Input / output circuit 10
0 stores a keyboard (not shown), a panel switch group (not shown) and MIDI interface (not shown) keys, ON / OFF event data of each switch, and other data. This on / off event is detected by a scanner (not shown).
The keyboard is a string, a pipe (lead), a strike (pad),
A computer keyboard or the like can be used instead.

【0011】ROM101には、後述するフローチャー
トに対応し、かつメインCPU103が実行するプログ
ラム、その他の処理に対応するプログラム、各種データ
が記憶されている。RAM102には、メインCPU1
03の処理に使われる各種データ及び処理した各種デー
タが記憶される。メインCPU103によって、上記入
力/出力回路100のイベントキューレジスタEQに記
憶されたイベントデータが図3に示すフォーマットに変
換され、送受制御回路104へ送られる。
The ROM 101 stores programs corresponding to the flowcharts described later and executed by the main CPU 103, programs corresponding to other processes, and various data. RAM 102 has a main CPU 1
Various data used for the processing of 03 and various processed data are stored. The main CPU 103 converts the event data stored in the event queue register EQ of the input / output circuit 100 into the format shown in FIG. 3 and sends it to the transmission / reception control circuit 104.

【0012】アドレスバス113を介して、アドレスデ
ータが送受制御回路104、入力/出力回路100、R
OM101、RAM102、メインCPU103、キー
ボード、パネルスイッチ群、スキャナの間で送受され
る。また、データバス114を介して、各種情報(イベ
ントデータEV及びコマンドデータCM等のデータ及び
プログラム)が送受制御回路104、入力/出力回路1
00、ROM101、RAM102、メインCPU10
3、キーボード、パネルスイッチ群、スキャナの間で送
受される。
Address data is transferred via the address bus 113 to the transmission / reception control circuit 104, the input / output circuit 100, and R.
It is transmitted and received among the OM 101, the RAM 102, the main CPU 103, the keyboard, the panel switch group, and the scanner. Further, various information (data such as event data EV and command data CM and programs) is transmitted / received via the data bus 114, the transmission / reception control circuit 104, and the input / output circuit 1.
00, ROM 101, RAM 102, main CPU 10
3. Send and receive between the keyboard, panel switch group and scanner.

【0013】マスタトーンジェネレータ105及びスレ
ーブトーンジェネレータ106では、送受制御回路10
4を通じて送られたイベントデータEVに応じた楽音デ
ータが生成され、この楽音データはD−Aコンバータ1
10、110、アナグロミキサ111を介し、サウンド
システム112で発音される。
In the master tone generator 105 and the slave tone generator 106, the transmission / reception control circuit 10
The musical sound data corresponding to the event data EV sent through the No. 4 is generated, and this musical sound data is generated by the DA converter 1
Sound is generated by the sound system 112 via the 10, 110 and the anagro mixer 111.

【0014】ROM107には、後述するフローチャー
トに対応し、かつマスタトーンジェネレータ105のマ
スタCPU301が実行するプログラム、その他の処理
に対応するプログラム、各種データが記憶されている。
この各種データには、複数種類の音色に応じた楽音波形
データMWが含まれる。この複数音色の楽音波形データ
MWは順次時分割に読み出されて、マスタトーンジェネ
レータ105及びスレーブトーンジェネレータ106へ
送られ、楽音データが生成される。RAM108には、
各種処理に使われる各種データ及び処理した各種データ
が記憶される。
The ROM 107 stores programs corresponding to the flowcharts described later and executed by the master CPU 301 of the master tone generator 105, programs corresponding to other processes, and various data.
The various types of data include musical tone waveform data MW corresponding to a plurality of types of tones. The tone waveform data MW of a plurality of tones are sequentially read out in a time division manner and sent to the master tone generator 105 and the slave tone generator 106 to generate tone data. In RAM 108,
Various data used for various processes and various processed data are stored.

【0015】アドレスバス115を介して、アドレスデ
ータが送受制御回路104、マスタトーンジェネレータ
105、スレーブトーンジェネレータ106、ROM1
07、RAM108の間で送受される。また、データバ
ス116を介して、各種情報(イベントデータEV及び
コマンドデータCM等のデータ及びプログラム)が送受
制御回路104、マスタトーンジェネレータ105、ス
レーブトーンジェネレータ106、ROM107、RA
M108、メインCPU103、キーボード、パネルス
イッチ群、スキャナの間で送受される。
Address data is transferred via the address bus 115 to the transmission / reception control circuit 104, the master tone generator 105, the slave tone generator 106, and the ROM 1.
07 and RAM 108. Further, various information (data such as event data EV and command data CM and programs) is transmitted / received via the data bus 116, the transmission / reception control circuit 104, the master tone generator 105, the slave tone generator 106, the ROM 107, and the RA.
It is transmitted and received among the M108, the main CPU 103, the keyboard, the panel switch group, and the scanner.

【0016】上記送受制御回路104では、上記CPU
103等の回路群とマスタトーンジェネレータ105及
びスレーブトーンジェネレータ106等の回路群との間
の各種情報の送受の制御が行われる。外部リセット回路
117から、メインCPU103及び送受制御回路10
4には、電源投入時等に外部リセット信号RESETが
送出され、イニシャル状態にリセットされる。
In the transmission / reception control circuit 104, the CPU
Control of transmission / reception of various information between the circuit group such as 103 and the circuit group such as the master tone generator 105 and the slave tone generator 106 is performed. From the external reset circuit 117 to the main CPU 103 and the transmission / reception control circuit 10
An external reset signal RESET is sent to 4 when the power is turned on, etc., and is reset to the initial state.

【0017】また、送受制御回路104からマスタトー
ンジェネレータ105及びスレーブトーンジェネレータ
106には、上記外部リセット信号RESETに対応し
たマスタリセット信号M−RST及びスレーブリセット
信号S−RSTがずれて送出され、イニシャル状態にリ
セットされる。マスタクロックジェネレータ109か
ら、送受制御回路104、マスタトーンジェネレータ1
05及びスレーブトーンジェネレータ106には、マス
タクロック信号MCKが送出され、各種処理の同期がと
られる。
Further, the master reset signal M-RST and the slave reset signal S-RST corresponding to the external reset signal RESET are sent from the transmission / reception control circuit 104 to the master tone generator 105 and the slave tone generator 106 with a shift, and the initials are transmitted. Reset to state. Master clock generator 109, transmission / reception control circuit 104, master tone generator 1
05 and the slave tone generator 106, the master clock signal MCK is sent to synchronize various processes.

【0018】《2》送受制御回路104 図2は、上記送受制御回路104を示す。上記データバ
ス114上の各種情報(イベントデータEV及びコマン
ドデータCM等のデータ及びプログラム)はインターフ
ェイスユニット203を介して、上記データバス116
へ送出されたり、データバス116上の各種情報はイン
ターフェイスユニット203を介して、データバス11
4上へ送出される。
<< 2 >> Transmission / Reception Control Circuit 104 FIG. 2 shows the transmission / reception control circuit 104. Various types of information (data such as event data EV and command data CM and programs) on the data bus 114 are transmitted via the interface unit 203 to the data bus 116.
And various information on the data bus 116 is sent to the data bus 11 via the interface unit 203.
4 up.

【0019】また、上記データバス116上のデータ
は、拡張アドレスジェネレータ205に記憶され、それ
ぞれの時分割チャンネルに応じたタイミングで、上記ア
ドレスバス115上へ出力される。この記憶されるデー
タは、ROM107の楽音波形データMWの上記読み出
しアドレスデータRAの上位2ビットデータ(拡張アド
レスデータ)であり、この楽音波形データMWの読み出
しの時分割チャンネルナンバデータCNと、マスタ/ス
レーブビット信号M/Sとによって、出力タイミングが
制御される。
The data on the data bus 116 is stored in the extended address generator 205, and is output to the address bus 115 at a timing corresponding to each time division channel. This stored data is the upper 2-bit data (extended address data) of the read address data RA of the musical tone waveform data MW in the ROM 107, and the time division channel number data CN for reading the musical tone waveform data MW and the master / master data. The output timing is controlled by the slave bit signal M / S.

【0020】この上位読み出しアドレスデータRAと時
分割チャンネルナンバデータCNとマスタ/スレーブビ
ット信号M/Sとは、マスタCPU301によってRA
M108のアサインメントメモリ306より読み出され
拡張アドレスジェネレータ205へ送られる。拡張アド
レスジェネレータ205では、時分割チャンネルナンバ
データCN及びマスタ/スレーブビット信号M/Sに応
じた分割時間において、上位読み出しアドレスデータR
Aが出力され上記ROM107に送られて、楽音波形デ
ータMWが読み出される。
The upper read address data RA, the time division channel number data CN and the master / slave bit signal M / S are RA by the master CPU 301.
It is read from the assignment memory 306 of M108 and sent to the extended address generator 205. In the extended address generator 205, the upper read address data R is divided at the division time corresponding to the time division channel number data CN and the master / slave bit signal M / S.
A is output and sent to the ROM 107 to read the musical tone waveform data MW.

【0021】デコーダ201では、メインCPU103
からのアドレスデータ、リード/ライト信号RD1/W
R1の反転信号が変換され、この変換信号がインターフ
ェイスユニット203に供給され、インターフェイスユ
ニット203とデータバス114との間の上記各種情報
の入出力制御が行われる。
In the decoder 201, the main CPU 103
Address data from, read / write signal RD1 / W
The inverted signal of R1 is converted, the converted signal is supplied to the interface unit 203, and the input / output control of the above various information between the interface unit 203 and the data bus 114 is performed.

【0022】デコーダ202では、マスタトーンジェネ
レータ105またはスレーブトーンジェネレータ106
からのアドレスデータ、リード/ライト信号RD2/W
R2の反転信号が変換され、この変換信号がインターフ
ェイスユニット203に供給され、インターフェイスユ
ニット203とデータバス116との間の上記各種情報
の入出力制御が行われる。上記変換信号は、アドレスデ
ータの一部(上位数ビットデータ)又は全部が特定の値
になったときにハイレベルとなるアドレスコントロール
信号ADC1、ADC2と、上記リード/ライト信号R
D1/WR1、RD2/WR2である。
The decoder 202 includes a master tone generator 105 or a slave tone generator 106.
Address data from, read / write signal RD2 / W
The inverted signal of R2 is converted, this converted signal is supplied to the interface unit 203, and input / output control of the above-mentioned various information between the interface unit 203 and the data bus 116 is performed. The conversion signal includes address control signals ADC1 and ADC2 which become high level when a part (upper several bits of data) or all of the address data has a specific value, and the read / write signal R.
D1 / WR1 and RD2 / WR2.

【0023】このアドレスデータの特定の値は、メイン
CPU103サイドから見て、インターフェイスユニッ
ト203(またはマスタトーンジェネレータ105、ス
レーブトーンジェネレータ106、ROM107または
RAM108)がアドレス指定されたときのアドレス
値、またマスタトーンジェネレータ105サイドから見
て、インターフェイスユニット203または(入力/出
力回路100、ROM101またはRAM102)がア
ドレス指定されたときのアドレス値である。上記アドレ
スコントロール信号ADC1、ADC2は、イベントデ
ータEV、コマンドデータCMの伝送指示信号、または
インターフェイスユニット203のチップイネーブル信
号を使ってもよい。
The specific value of the address data is the address value when the interface unit 203 (or the master tone generator 105, the slave tone generator 106, the ROM 107 or the RAM 108) is addressed from the side of the main CPU 103, and the master value. The address value when the interface unit 203 or (the input / output circuit 100, the ROM 101 or the RAM 102) is addressed when viewed from the side of the tone generator 105. The address control signals ADC1 and ADC2 may use the transmission instruction signal of the event data EV, the command data CM, or the chip enable signal of the interface unit 203.

【0024】上記マスタクロックジェネレータ109か
らのマスタクロック信号MCKは、クロックジェネレー
タ204に入力され、各種クロック信号φ0〜φA、サ
ブマスタクロック信号SMCKが生成出力される。クロ
ック信号φ0〜φAは上記拡張アドレスジェネレータ2
05に入力され、時分割チャンネルの切換制御が行われ
る。
The master clock signal MCK from the master clock generator 109 is input to the clock generator 204, and various clock signals φ0 to φA and a sub master clock signal SMCK are generated and output. The clock signals φ0 to φA are the above-mentioned extended address generator 2
05, and time-division channel switching control is performed.

【0025】上記クロック信号φ0〜φA及び上記外部
リセット回路117からの外部リセット信号RESET
は、リセットコントローラ206に入力され、上記マス
タリセット信号M−RST及びスレーブリセット信号S
−RSTが生成され、上記マスタトーンジェネレータ1
05及びスレーブトーンジェネレータ106へ送られ
る。このリセットコントローラ206からは、内部リセ
ット信号RSTも生成され、上記クロックジェネレータ
204及び拡張アドレスジェネレータ205へ送られ、
イニシャル状態にリセットされる。
The clock signals φ0 to φA and the external reset signal RESET from the external reset circuit 117.
Is input to the reset controller 206, and the master reset signal M-RST and the slave reset signal S are input.
-RST is generated and the master tone generator 1 is generated.
05 and slave tone generator 106. The internal reset signal RST is also generated from the reset controller 206 and sent to the clock generator 204 and the extended address generator 205.
It is reset to the initial state.

【0026】《3》インターフェイスユニット203 図3はインターフェイスユニット203を示す。データ
バス114上の情報D10〜D17は、ラッチ501、
バッファ502を介して、データバス116上へ送られ
る。一方、データバス116上の情報D20〜D27
は、ラッチ504、バッファ503を介してデータバス
114上へ送られる。
<< 3 >> Interface Unit 203 FIG. 3 shows the interface unit 203. Information D10 to D17 on the data bus 114 is transmitted to the latch 501,
It is sent onto the data bus 116 via the buffer 502. On the other hand, the information D20 to D27 on the data bus 116
Are sent to the data bus 114 via the latch 504 and the buffer 503.

【0027】上記メインCPU103からのライト信号
WR1の反転信号と上記デコーダ201からのアドレス
コントロール信号ADC1とは、ナンドゲート505を
介して、上記ラッチ501にラッチ信号として供給され
る。ラッチ501へのラッチは、ラッチ信号のアップエ
ッジで行われる。上記マスタCPU301からのリード
信号RD2の反転信号と上記デコーダ202からのアド
レスコントロール信号ADC2とは、ナンドゲート50
7を介して、上記バッファ502にゲート信号として供
給され、情報D10〜D17がデータバス116上へ送
られる。
The inverted signal of the write signal WR1 from the main CPU 103 and the address control signal ADC1 from the decoder 201 are supplied as a latch signal to the latch 501 via a NAND gate 505. The latching to the latch 501 is performed at the rising edge of the latch signal. The NAND gate 50 outputs the inverted signal of the read signal RD2 from the master CPU 301 and the address control signal ADC2 from the decoder 202.
It is supplied as a gate signal to the buffer 502 via 7 and information D10 to D17 is sent to the data bus 116.

【0028】一方、上記マスタトーンジェネレータ10
5/スレーブトーンジェネレータ106からのライト信
号WR2の反転信号と上記デコーダ202からのアドレ
スコントロール信号ADC2とは、ナンドゲート508
を介して、上記ラッチ504にラッチ信号として供給さ
れる。ラッチ504へのラッチは、ラッチ信号のアップ
エッジで行われる。上記メインCPU103からのリー
ド信号RD1の反転信号と上記デコーダ201からのア
ドレスコントロール信号ADC1とは、ナンドゲート5
06を介して、上記バッファ503にゲート信号として
供給され、情報D20〜D27がデータバス114上へ
送られる。
On the other hand, the master tone generator 10
5 / The inverted signal of the write signal WR2 from the slave tone generator 106 and the address control signal ADC2 from the decoder 202 are used as a NAND gate 508.
Is supplied as a latch signal to the latch 504 via the. The latching to the latch 504 is performed at the rising edge of the latch signal. The NAND gate 5 outputs the inverted signal of the read signal RD1 from the main CPU 103 and the address control signal ADC1 from the decoder 201.
It is supplied as a gate signal to the buffer 503 via 06, and the information D20 to D27 is sent to the data bus 114.

【0029】なお、上記ラッチ501、504は、8ビ
ット以上のデータを記憶できてもよいし、複数の8ビッ
トデータを記憶できてもよい。また、上記アドレスコン
トロール信号ADC1/ADC2は、デコード201/
202を介さず、直接メインCPU103/マスタCP
U301から供給されてもよい。さらに、上記インター
フェイスユニット203は、データの送受のほかアドレ
スデータと通信制御データTC等、その他のデータと通
信制御データTCの通信に転用可能である。また、この
インターフェイスユニット203は、非同期タイプであ
るが、同期タイプであってもよい。さらに、上記ラッチ
501、504、バッファ502、503は、データ通
信の形態に応じて省略することもできるし、データバス
に変更することもできる。
The latches 501 and 504 may store data of 8 bits or more, or may store a plurality of 8-bit data. In addition, the address control signals ADC1 / ADC2 are
Main CPU 103 / master CP directly, not via 202
It may be supplied from U301. Further, the interface unit 203 can be used for communication of address data and communication control data TC, and other data and communication control data TC in addition to transmission and reception of data. The interface unit 203 is an asynchronous type, but may be a synchronous type. Further, the latches 501 and 504 and the buffers 502 and 503 can be omitted depending on the form of data communication, or can be changed to a data bus.

【0030】《4》イベントデータEV及びコマンドデ
ータCM 図4はイベントデータEV及びコマンドデータCMのフ
ォーマットを示す。8ビットのイベントデータEVは、
主にメインCPU103から8ビットのデータバス11
4を介し上記インターフェイスユニット203に送ら
れ、さらに8ビットのデータバス116を介しマスタC
PU301に送られ、楽音制御及び通信制御等が行われ
る。コマンドデータCMは、主にマスタCPU301か
ら上記インターフェイスユニット203を介してメイン
CPU103に送られ、次のイベントデータEVのリク
エストまたは情況伝達等が行われる。
<< 4 >> Event Data EV and Command Data CM FIG. 4 shows the formats of the event data EV and command data CM. The 8-bit event data EV is
8-bit data bus 11 mainly from the main CPU 103
4 to the interface unit 203, and further to the master C via the 8-bit data bus 116.
It is sent to the PU 301, and tone control, communication control, etc. are performed. The command data CM is mainly sent from the master CPU 301 to the main CPU 103 via the interface unit 203, and a request for the next event data EV or a situation transmission is performed.

【0031】上記イベントデータEVには、キーオン/
オフ、音色変更、音量変更、音色毎の音程変更、全体の
音程変更及び再初期化の6種類がある。各種類のイベン
トデータEVは4つの8ビットデータを1ブロックとし
て構成されている。4つのうち1番目のイベントデータ
EVは全て“11110100”であり、イベントであ
ることを示す。但し再初期化は“10000000”で
あり、他のイベントと区別される。
The event data EV has a key-on /
There are six types: off, tone color change, volume change, tone pitch change for each tone color, overall tone pitch change, and re-initialization. Each type of event data EV is composed of four 8-bit data as one block. The first event data EV out of the four is "11110100", which indicates that it is an event. However, the re-initialization is “10000000”, which is distinguished from other events.

【0032】2番目のイベントデータEVの最上位ビッ
トを除いた上位5ビットは、上記イベントの上記各種類
を示し、この2番目のイベントデータEVに基づいて、
マスタCPU301によって、各イベントの識別が行わ
れる。この2番目のイベントデータEVの下位2ビット
は音色チャンネルを示している。この音色チャンネルに
は同時に発音可能な4種類の音色の音色ナンバを割り当
てることができ、この音色ナンバは上記パネルスイッチ
群等で選択され、上記それぞれの音色チャンネルは上記
4種類の音色が割り当てられた各音色チャンネルのナン
バデータを示している。この音色チャンネルは上記時分
割チャンネルナンバデータCNまたは上記音色ナンバデ
ータとしてもよい。
The upper 5 bits excluding the most significant bit of the second event data EV indicate each type of the above event, and based on the second event data EV,
Each event is identified by the master CPU 301. The lower 2 bits of the second event data EV indicate a tone color channel. Tone numbers of four types of tones that can be simultaneously pronounced can be assigned to this tone color channel. This tone color number is selected by the panel switch group or the like, and the above-mentioned four tone colors are assigned to each tone color channel. The number data of each tone color channel is shown. The tone color channel may be the time division channel number data CN or the tone color number data.

【0033】3番目及び4番目のイベントデータEV
は、上記各イベントの内容を示し、この3番目及び4番
目のイベントデータEVに基づいて、マスタCPU30
1によって、各イベントの実行が行われる。具体的に
は、キーナンバデータ、タッチデータ(ベロシティデー
タ)、音色ナンバデータ、音量データ、音程データ等で
ある。
Third and fourth event data EV
Indicates the contents of each event described above, and based on the third and fourth event data EV, the master CPU 30
1 executes each event. Specifically, it is key number data, touch data (velocity data), tone color number data, volume data, and pitch data.

【0034】上記各イベントデータEVの先頭の1ビッ
トは通信制御データTCである。イベントデータEVの
1番目から4番目まで“1”“0”“1”“0”と変化
し、これにより受信されたイベントデータEVの順番が
識別される。1番目の“1”と3番目の“1”、2番目
の“0”と4番目の“0”とは、マスタCPU301の
コマンドデータCMに基づいて識別される。むろん通信
制御データTCのビット数は1以上としてもよいし、イ
ベントデータEVのビット数は8以外でもよい。
The first 1 bit of each event data EV is the communication control data TC. The first to fourth event data EV changes from "1", "0", "1", "0", and the order of the received event data EV is identified. The first "1" and the third "1", the second "0" and the fourth "0" are identified based on the command data CM of the master CPU 301. Of course, the number of bits of the communication control data TC may be 1 or more, and the number of bits of the event data EV may be other than 8.

【0035】コマンドデータCMは、次のイベントデー
タEVの送信リクエストを示し、リクエストするイベン
トデータEVの順番に応じて“00000000”“0
0000001”“00000010”“000000
11”と変化する。また情況伝達のコマンドデータCM
は、通信正常終了“0FFн”、コマンド解釈エラーの
異状終了“0E0н”、タイムアウトの異状終了“0E
Eн”である。
The command data CM indicates a transmission request for the next event data EV, and "00000000" and "0" according to the order of the requested event data EV.
0000001 "" 00000010 "" 000000
11 ". Command data CM for situation transmission
Indicates normal communication end “0FFн”, command interpretation error abnormal end “0E0н”, timeout abnormal end “0E”
It is "Eн".

【0036】なお、上記イベントデータEVは、テン
ポ、リズム、エフェクト、変調、クオンタイズ、キース
ケーリング等のイベントを含んでもよいし、通信制御デ
ータTCは、複数のデータの順番のほか、受信先、送信
元、送信ユニット数、データバイト数、データビット
長、データ通信速度、誤り検出の方法等の通信条件(プ
ロトコル)を示してもよい。また、上記イベントデータ
EV及びコマンドデータCMは、ROM101、107
に記憶されたプログラム内に含まれるが、RAM10
2、108のテーブルに記憶され、必要に応じて書き換
えられてもよい。
The event data EV may include events such as tempo, rhythm, effect, modulation, quantize, and key scaling, and the communication control data TC includes the order of a plurality of data as well as the destination and transmission. Originally, the communication conditions (protocol) such as the number of transmission units, the number of data bytes, the data bit length, the data communication speed, and the error detection method may be indicated. The event data EV and the command data CM are stored in the ROMs 101 and 107.
RAM10 included in the program stored in
It may be stored in the tables 2 and 108 and may be rewritten if necessary.

【0037】上記イベントデータEV及びコマンドデー
タCMの送受信は、メインCPU103及びマスタCP
U301の間だけでなく、電子楽器、シーケンサ、コン
ピュータ、リズムマシンの各間、トーンジェネレータ、
エンベロープジェネレータ、アドレスコントローラ、キ
ーアサイナ、音色コントローラ、タッチレスポンスコン
トローラ、クオンタイズコントローラ、変調コントロー
ラ、エフェクトコントローラ、プログラムコントロー
ラ、インターフェイス、サウンドシステムの各間で行わ
れてもよい。また、データ通信ビット数は、8ビット以
外の16ビット、32ビット等でもよい。
The event data EV and the command data CM are transmitted and received by the main CPU 103 and the master CP.
Not only between U301, but also between electronic musical instruments, sequencers, computers, rhythm machines, tone generators,
It may be performed among the envelope generator, address controller, key assigner, tone color controller, touch response controller, quantize controller, modulation controller, effect controller, program controller, interface, and sound system. The number of data communication bits may be 16 bits, 32 bits, etc. other than 8 bits.

【0038】上記イベントデータEV及びコマンドデー
タCMの送受信は、後述するメインCPU103及びマ
スタCPU301の音楽処理のメインルーチン内で実行
される。従って、割り込み処理内で実行されないから、
上記通信処理が各処理の中で必ず予め決められた順番で
実行され、通信処理が安定して円滑に実行される。ま
た、上記通信制御データTCはイベントデータEV内の
データとともにパラレルに送信されるので、データ通信
ビットにおいて無駄な空きビットがなくなり、システム
全体を有効に使うことができる。さらに、上記通信制御
データTCとイベントデータEV内のデータとが同時に
送信されるので、通信制御データTCに応じた処理とイ
ベントデータEV内のデータに応じた処理とが同時また
は短い時間内に行われ、イベントに応じた処理が迅速か
つ円滑に実行される。
The transmission and reception of the event data EV and the command data CM are executed in the main routine of the music processing of the main CPU 103 and the master CPU 301, which will be described later. Therefore, since it is not executed in the interrupt process,
The communication process is always executed in a predetermined order in each process, and the communication process is stably and smoothly executed. Further, since the communication control data TC is transmitted in parallel with the data in the event data EV, there are no unnecessary empty bits in the data communication bits, and the entire system can be used effectively. Further, since the communication control data TC and the data in the event data EV are transmitted at the same time, the processing according to the communication control data TC and the processing according to the data in the event data EV are performed simultaneously or within a short time. Therefore, processing according to the event is executed quickly and smoothly.

【0039】《5》マスタトーンジェネレータ105 図5はマスタトーンジェネレータ105及びその周辺回
路を示す。マスタCPU301によって、アドレスバス
コントローラ304及びデータバスコントローラ305
を介し、インターフェイスユニット203、ROM10
7またはRAM108がアクセスされる。また、トーン
ジェネレータ303によって、アドレスバスコントロー
ラ304及びデータバスコントローラ305を介し、R
OM107の楽音波形データMWが時分割に読み出され
る。この読み出しアドレスデータRDは、トーンジェネ
レータ303内で各時分割チャンネルごとに累算された
周波数ナンバデータである。
<< 5 >> Master Tone Generator 105 FIG. 5 shows the master tone generator 105 and its peripheral circuits. The master CPU 301 controls the address bus controller 304 and the data bus controller 305.
Via the interface unit 203 and the ROM 10
7 or RAM 108 is accessed. In addition, the tone generator 303 transmits R via the address bus controller 304 and the data bus controller 305.
The tone waveform data MW of the OM 107 is read out in a time division manner. The read address data RD is frequency number data accumulated in the tone generator 303 for each time division channel.

【0040】上記アドレスバスコントローラ304で
は、アドレスバス115がマスタCPU301へ接続、
またはトーンジェネレータ303へ接続、接続されない
ハイインピーダンス状態が時分割に切り換えられる。ま
た上記データバスコントローラ305では、データバス
116がマスタCPU301へ接続、またはトーンジェ
ネレータ303へ接続、接続されないハイインピーダン
ス状態が時分割に切り換えられる。上記ハイインピーダ
ンス状態においては、マスタCPU301とトーンジェ
ネレータ303とが接続される。
In the address bus controller 304, the address bus 115 is connected to the master CPU 301,
Alternatively, the high impedance state in which the tone generator 303 is connected or not connected is switched to time division. In the data bus controller 305, the high impedance state in which the data bus 116 is connected to the master CPU 301 or the tone generator 303 and is not connected is switched in a time division manner. In the high impedance state, the master CPU 301 and the tone generator 303 are connected.

【0041】このアドレスバスコントローラ304、デ
ータバスコントローラ305の接続の切り換えは、バス
タイミングコントローラ302によって行われる。すな
わち、バスタイミングコントローラ302には、マスタ
クロック信号MCK及びマスタリセット信号M−RST
またはスレーブリセット信号S−RSTが供給されて変
換され、これにより選択切換信号がアドレスバスコント
ローラ304及びデータバスコントローラ305に供給
され、この結果、バス115、116とマスタCPU3
01の接続、バス115、116とトーンジェネレータ
303の接続及び非接続が切り換えられる。
The connection of the address bus controller 304 and the data bus controller 305 is switched by the bus timing controller 302. That is, the bus timing controller 302 includes the master clock signal MCK and the master reset signal M-RST.
Alternatively, the slave reset signal S-RST is supplied and converted, and thereby the selection switching signal is supplied to the address bus controller 304 and the data bus controller 305. As a result, the buses 115 and 116 and the master CPU 3
01 connection and connection / disconnection of the buses 115 and 116 and the tone generator 303 are switched.

【0042】アドレスバスコントローラ304を介し
て、マスタCPU301またはトーンジェネレータ30
3からアドレスバス115へアドレスデータが送られ、
逆方向には送られない。しかし、データバスコントロー
ラ305を介して、マスタCPU301またはトーンジ
ェネレータ303とデータバス116との間で双方向に
データが送られる。
Through the address bus controller 304, the master CPU 301 or tone generator 30
Address data is sent from 3 to the address bus 115,
It cannot be sent in the opposite direction. However, data is bidirectionally transmitted between the master CPU 301 or the tone generator 303 and the data bus 116 via the data bus controller 305.

【0043】上記トーンジェネレータ303には、12
チャンネル分の楽音生成システム(オシレータ)が時分
割処理により形成されており、楽音がポリフォニックに
発音される。上記RAM108には、アサインメントメ
モリ306が設けられている。このアサインメントメモ
リ306には、上記時分割処理の各チャンネルに割り当
てられた楽音データに関するデータが各チャンネルごと
及びマスタトーンジェネレータ105/スレーブトーン
ジェネレータ106ごとに計24個記憶される。
The tone generator 303 has 12
A tone generation system (oscillator) for channels is formed by time division processing, and the tone is polyphonically generated. The RAM 108 is provided with an assignment memory 306. The assignment memory 306 stores a total of 24 pieces of data related to the musical sound data assigned to each channel of the time division processing for each channel and for each master tone generator 105 / slave tone generator 106.

【0044】この記憶データは、上記音色チャンネルナ
ンバデータ、上記音色ナンバデータ、上記上位2ビット
読み出しアドレスデータRA(拡張アドレスデータ)、
下位読み出しアドレスデータ(図示せず)、キーナンバ
データ、タッチデータ(ベロシティデータ)、音量デー
タ、音程データ、時分割チャンネルナンバデータTC、
マスタ/スレーブビット信号M/S等である。マスタ/
スレーブビット信号M/Sは、楽音の生成ソースがマス
タトーンジェネレータ105(“0”)であるか、スレ
ーブトーンジェネレータ106(“1”)であるか、す
なわち回路の区別を示す。これらのデータは、一部のチ
ャンネル及びマスタ/スレーブにおいて同じときは、記
憶方式を効率化して省略されることもある。
The stored data includes the tone color channel number data, the tone color number data, the upper 2 bits read address data RA (extended address data),
Lower read address data (not shown), key number data, touch data (velocity data), volume data, pitch data, time division channel number data TC,
These are master / slave bit signals M / S and the like. Master/
The slave bit signal M / S indicates whether the tone generation source is the master tone generator 105 (“0”) or the slave tone generator 106 (“1”), that is, the circuit distinction. When these data are the same in some channels and master / slave, they may be omitted by making the storage system efficient.

【0045】上記ROM107には、複数種類の音色に
応じた楽音波形データMWが記憶される。この複数種類
の音色は、波形の形(例えばピアノ、バイオリン、フル
ート、ドラム等の各波形、サイン波、三角波、矩形波等
の各波形、オルガンタイプ、パーカスタイプ等の各エン
ベロープ波形、発音開始から発音終了までの全部または
一部の各波形等)、各種スペクトル成分、各種フォルマ
ントに応じている。この楽音波形データMWの各音色
は、読み出しアドレスデータRAの上位2ビットデータ
に基づいて選択され、選択された楽音波形データMWの
各ポイントは読み出しアドレスデータRAの下位18ビ
ットデータすなわち上記累算された周波数ナンバデータ
に基づいて読み出される。この複数音色の楽音波形デー
タMWは順次時分割に読み出されて、マスタトーンジェ
ネレータ105及びスレーブトーンジェネレータ106
へ送られ、楽音データが生成される。
The ROM 107 stores musical tone waveform data MW corresponding to a plurality of tone colors. These multiple types of tones are waveform shapes (for example, each waveform of piano, violin, flute, drum, etc., each waveform of sine wave, triangular wave, rectangular wave, etc., each envelope waveform of organ type, percussion type, etc. All or part of each waveform until the end of pronunciation), various spectral components, and various formants. Each tone color of the musical tone waveform data MW is selected based on the upper 2 bit data of the read address data RA, and each point of the selected musical tone waveform data MW is the lower 18 bit data of the read address data RA, that is, the above accumulation. It is read based on the frequency number data. The musical tone waveform data MW of a plurality of tones are sequentially read in a time division manner, and the master tone generator 105 and the slave tone generator 106 are read.
To generate musical tone data.

【0046】上記スレーブトーンジェネレータ106
も、このマスタトーンジェネレータ105と同じ構成で
ある。しかし、このスレーブトーンジェネレータ106
では、マスタCPU301は動作しない。従って、この
スレーブトーンジェネレータ106でだけ、マスタCP
U301が設けられないようにいしてもよい。むろん、
スレーブトーンジェネレータ106でも、マスタCPU
301が動作して、後述するマスタトーンジェネレータ
105と同じ時分割な処理が実行されてもよい。
The slave tone generator 106
Also has the same configuration as the master tone generator 105. However, this slave tone generator 106
Then, the master CPU 301 does not operate. Therefore, only with this slave tone generator 106, the master CP
The U301 may not be provided. Of course,
Even in the slave tone generator 106, the master CPU
301 may operate and the same time-divisional processing as the master tone generator 105 mentioned later may be performed.

【0047】《6》バスタイミングコントローラ30
2、アドレスバスコントローラ304及びデータバスコ
ントローラ305 図6は、上記バスタイミングコントローラ302、アド
レスバスコントローラ304及びデータバスコントロー
ラ305を示す。上記マスタCPU301からのアドレ
スデータADは、バッファ401を介して、上記アドレ
スバス115へ供給され、上記トーンジェネレータ30
3からのアドレスデータADは、バッファ402を介し
て、上記アドレスバス115へ供給される。また、マス
タCPU301からトーンジェネレータ303に対する
アドレスデータADは、上記バッファ401及び402
を介して送られる。
<< 6 >> Bus Timing Controller 30
2. Address Bus Controller 304 and Data Bus Controller 305 FIG. 6 shows the bus timing controller 302, address bus controller 304 and data bus controller 305. The address data AD from the master CPU 301 is supplied to the address bus 115 via the buffer 401, and the tone generator 30 is supplied.
The address data AD from 3 is supplied to the address bus 115 via the buffer 402. Further, the address data AD from the master CPU 301 to the tone generator 303 is stored in the buffers 401 and 402.
Sent through.

【0048】また、マスタCPU301からのデータ
は、バッファ403を介して、上記データバス116へ
供給され、データバス116からのデータは、バッファ
403を介して、マスタCPU301へ供給される。さ
らに、トーンジェネレータ303からのデータは、バッ
ファ404を介して、上記データバス116へ供給さ
れ、データバス116からのデータは、バッファ404
を介して、トーンジェネレータ303へ供給される。
The data from the master CPU 301 is supplied to the data bus 116 via the buffer 403, and the data from the data bus 116 is supplied to the master CPU 301 via the buffer 403. Further, the data from the tone generator 303 is supplied to the data bus 116 via the buffer 404, and the data from the data bus 116 is supplied to the buffer 404.
Is supplied to the tone generator 303 via.

【0049】また、マスタCPU301からトーンジェ
ネレータ303に対するデータは、上記バッファ403
及び404を介して送られ、トーンジェネレータ303
からマスタCPU301に対するデータは、同じくバッ
ファ403及び404を介して送られる。これらはいず
れも後述するCPU接続タイミングに例外的に行なわ
れ、この場合のみバッファ403及び404は同時に開
成される。この場合、例えば次述するナンドゲート40
7とインバータ405との間にオアゲートが設けられ、
このオアゲートにマスタCPU301からの制御信号が
入力される。
Data from the master CPU 301 to the tone generator 303 is transferred to the buffer 403.
And tone generator 303.
The data from the master CPU 301 to the master CPU 301 is also sent via the buffers 403 and 404. All of these are exceptionally performed at the CPU connection timing described later, and only in this case, the buffers 403 and 404 are simultaneously opened. In this case, for example, the NAND gate 40 described below
7 is provided between the inverter and the inverter 405,
A control signal from the master CPU 301 is input to this OR gate.

【0050】上記バッファ401及び403には、ナン
ドゲート406を介してクロック信号φ2がゲート信号
として与えられる。これにより、クロック信号φ2がハ
イレベルのとき、マスタCPU301と各バス115、
116との間の情報転送が可能となる。また、バッファ
402及び404には、インバータ405、ナンドゲー
ト406を介して上記クロック信号φ2がゲート信号と
して与えられるとともに、クロック信号φ4が上記ナン
ドゲート407を介してゲート信号として与えられる。
これにより、上記クロック信号φ2がローレベルで上記
クロック信号φ4がハイレベルのとき、トーンジェネレ
ータ303と各バス115、116との間の情報転送が
可能となる。
A clock signal φ2 is applied as a gate signal to the buffers 401 and 403 via a NAND gate 406. As a result, when the clock signal φ2 is at the high level, the master CPU 301 and the buses 115,
Information can be transferred to and from 116. Further, to the buffers 402 and 404, the clock signal φ2 is applied as a gate signal via the inverter 405 and the NAND gate 406, and the clock signal φ4 is applied as a gate signal via the NAND gate 407.
As a result, when the clock signal φ2 is at the low level and the clock signal φ4 is at the high level, information can be transferred between the tone generator 303 and the buses 115 and 116.

【0051】上記ナンドゲート406には、マスタ/ス
レーブ信号が与えられている。このマスタ/スレーブ信
号は、マスタトーンジェネレータ105においてはハイ
レベル、スレーブトーンジェネレータ105においては
ローレベルであり、この結果、スレーブトーンジェネレ
ータ105においては、バッファ401、403が常時
閉成され、CPUがデスイネーブルとなる。
A master / slave signal is applied to the NAND gate 406. This master / slave signal is high level in the master tone generator 105 and low level in the slave tone generator 105. As a result, in the slave tone generator 105, the buffers 401 and 403 are always closed and the CPU It will be enabled.

【0052】上記クロック信号φ2、φ4は上述のクロ
ックジェネレータ204からの信号ではなく、このバス
タイミングコントローラ302内のクロックジェネレー
タ408からのものである。このクロックジェネレータ
408は上記クロックジェネレータ204と同じ構成で
ある。このクロックジェネレータ408には、マスタリ
セット信号M−RSTとスレーブリセット信号S−RS
Tとがクロック信号φ3一周期(φ4半周期)、すなわ
ち半チャンネル分の分割時間ずれて与えられる。従っ
て、バス115、116とスレーブトーンジェネレータ
106のトーンジェネレータ303との接続時間と、バ
ス115、116とマスタトーンジェネレータ105の
マスタCPU301/トーンジェネレータ303との接
続時間とは、重ならない。この結果、アドレスバス11
5及びデータバス116とをマスタトーンジェネレータ
105とスレーブトーンジェネレータ106とで共通し
て使うことができる。
The clock signals φ2 and φ4 are not the signals from the clock generator 204 described above, but are from the clock generator 408 in the bus timing controller 302. The clock generator 408 has the same configuration as the clock generator 204. The clock generator 408 includes a master reset signal M-RST and a slave reset signal S-RS.
T and T are given with one cycle of the clock signal φ3 (φ4 half cycle), that is, with a time difference of half a channel. Therefore, the connection time between the buses 115 and 116 and the tone generator 303 of the slave tone generator 106 does not overlap with the connection time between the buses 115 and 116 and the master CPU 301 / tone generator 303 of the master tone generator 105. As a result, the address bus 11
5 and the data bus 116 can be commonly used by the master tone generator 105 and the slave tone generator 106.

【0053】上記バッファ401及び403が開成され
るときが、次述する図7のマスタ(M)の“C”に対応
し、上記バッファ402及び404が開成されるとき
が、次述する図7のマスタ(M)の“T”、スレーブ
(S)の“T”に対応し、上記すべてのバッファ401
〜404が閉成されるときが、次述する図7のマスタ
(M)の“Z”に対応し、トーンジェネレータ303及
びマスタCPU301とアドレスバス115及びデータ
バス116とは非接続状態になる。
When the buffers 401 and 403 are opened corresponds to "C" of the master (M) in FIG. 7 described below, and when the buffers 402 and 404 are opened in FIG. Corresponding to the “T” of the master (M) and the “T” of the slave (S) of all the buffers 401
When ˜404 are closed, the tone generator 303 and the master CPU 301 are not connected to the address bus 115 and the data bus 116, which corresponds to “Z” of the master (M) shown in FIG.

【0054】上記“C”のときに、マスタCPU301
によるイベントデータEVの処理、拡張アドレスジェネ
レータ205への上位読み出しアドレスデータRA、マ
スタ/スレーブビット信号M/S、時分割チャンネルナ
ンバデータCN等のセットが行われる。上記“T”のと
きに、トーンジェネレータ303/スレーブトーンジェ
ネレータ106によるROM107の楽音波形データM
Wの読み出しが行われる。周波数ナンバデータ等のトー
ンジェネレータ303/スレーブトーンジェネレータ1
06へのセットは、上記“C”において実行される。
At the time of "C", the master CPU 301
Processing of the event data EV, setting of the upper read address data RA to the extended address generator 205, master / slave bit signal M / S, time division channel number data CN, etc. are performed. At the time of "T", the tone waveform data M of the ROM 107 by the tone generator 303 / slave tone generator 106.
Reading of W is performed. Tone generator 303 / slave tone generator 1 for frequency number data etc.
The setting to 06 is executed in the above "C".

【0055】《7》各種信号のタイムチャート 図7は、電子楽器の内の各種信号のタイムチャートを示
す。クロック信号φ2は、上記マスタクロック信号MC
Kが16分周されたものである。クロック信号φ4は、
クロック信号φ2が4分周されたものである。
<< 7 >> Time Chart of Various Signals FIG. 7 shows a time chart of various signals in the electronic musical instrument. The clock signal φ2 is the master clock signal MC
K is divided by 16. The clock signal φ4 is
The clock signal φ2 is divided by four.

【0056】図7のマスタ(M)は、アドレスバス11
5及びデータバス116へ接続されるマスタトーンジェ
ネレータ105の回路を示す。“C”はマスタトーンジ
ェネレータ105のマスタCPU301がバス115、
116に接続され、“T”はマスタトーンジェネレータ
105のトーンジェネレータ303がバス115、11
6に接続されることを示す。“Z”は接続されないハイ
インピーダンス状態を示す。このような接続切換は、上
述したようにクロック信号φ2、φ4、マスタリセット
信号M−RSTに基づき、バスタイミングコントローラ
302によって、アドレスバスコントローラ304及び
データバスコントローラ305において行われる。
The master (M) in FIG. 7 is the address bus 11
5 and the circuit of the master tone generator 105 connected to the data bus 116. “C” means that the master CPU 301 of the master tone generator 105 is on the bus 115,
116, the tone generator 303 of the master tone generator 105 is connected to the bus 115, 11.
6 is connected. “Z” indicates a high impedance state where no connection is made. Such connection switching is performed in the address bus controller 304 and the data bus controller 305 by the bus timing controller 302 based on the clock signals φ2 and φ4 and the master reset signal M-RST as described above.

【0057】図7のスレーブ(S)は、アドレスバス1
15及びデータバス116とスレーブトーンジェネレー
タ106のトーンジェネレータ303との接続状態を示
す。“T”と“Z”は上述したとうりである。図7上方
に示すように、マスタトーンジェネレータ105とスレ
ーブトーンジェネレータ106とにリセット信号を同じ
タイミングで与えると、両トーンジェネレータ105、
106は同じ構成であるため、バス115、116とス
レーブトーンジェネレータ106のトーンジェネレータ
303との接続時間と、バス115、116とマスタト
ーンジェネレータ105のマスタCPU301/トーン
ジェネレータ303との接続時間とは、重なる。
The slave (S) in FIG. 7 is the address bus 1
15 shows the connection state of the data bus 116 and the tone generator 303 of the slave tone generator 106. “T” and “Z” are as described above. As shown in the upper part of FIG. 7, when the reset signals are applied to the master tone generator 105 and the slave tone generator 106 at the same timing, both tone generators 105,
Since 106 has the same configuration, the connection time between the buses 115 and 116 and the tone generator 303 of the slave tone generator 106 and the connection time between the buses 115 and 116 and the master CPU 301 / tone generator 303 of the master tone generator 105 are as follows. Overlap.

【0058】これに対し、図7中段に示すように、マス
タリセット信号M−RSTとスレーブリセット信号S−
RSTとがクロック信号φ3一周期(φ4半周期)、す
なわち半チャンネル分の分割時間ずれていると、以下の
ようになる。すなわち、バス115、116とスレーブ
トーンジェネレータ106のトーンジェネレータ303
との接続時間と、バス115、116とマスタトーンジ
ェネレータ105のマスタCPU301/トーンジェネ
レータ303との接続時間とは、重ならない。従って、
アドレスバス115及びデータバス116とをマスタト
ーンジェネレータ105とスレーブトーンジェネレータ
106とで共通して使うことができる。
On the other hand, as shown in the middle part of FIG. 7, the master reset signal M-RST and the slave reset signal S-
When RST and clock signal .phi.3 are one cycle (.phi.4 half cycle), that is, when the division time of half a channel is shifted, the following is obtained. That is, the buses 115 and 116 and the tone generator 303 of the slave tone generator 106.
The connection time with the bus 115, 116 does not overlap with the connection time with the master CPU 301 / tone generator 303 of the master tone generator 105. Therefore,
The address bus 115 and the data bus 116 can be commonly used by the master tone generator 105 and the slave tone generator 106.

【0059】上記クロック信号φ4は、マスタトーンジ
ェネレータ105のトーンジェネレータ303の接続
(ハイレベル)と、スレーブトーンジェネレータ106
の接続(ローレベル)とに対応している。また上記クロ
ック信号φ2は、マスタCPU301の接続(ハイレベ
ル)と、トーンジェネレータ303の接続(ローレベ
ル)とに対応している。
The clock signal φ4 is connected to the tone generator 303 of the master tone generator 105 (high level) and the slave tone generator 106.
It corresponds to the connection (low level) of. The clock signal φ2 corresponds to the connection of the master CPU 301 (high level) and the connection of the tone generator 303 (low level).

【0060】従って、上述したマスタ(M)及びスレー
ブ(S)の“C”“T”“Z”の各接続/非接続の切り
換えは、上記クロック信号φ2、φ3、φ4等に基づ
き、周期的かつ時分割に行われる。また、マスタリセッ
ト信号M−RSTとスレーブリセット信号S−RSTと
のずれ時間は、マスタ(M)及びスレーブ(S)の
“C”“T”“Z”の各接続/非接続の切り換え時間の
4倍となる。なお、上記“C”“Z”の分割時間を省略
すれば、上記4倍を2倍、1倍にすることができる。
Therefore, the switching of connection / disconnection of "C", "T" and "Z" of the master (M) and the slave (S) described above is periodically performed based on the clock signals φ2, φ3, φ4 and the like. And it is done in a time-sharing manner. Further, the deviation time between the master reset signal M-RST and the slave reset signal S-RST is the switching time of connection / non-connection of "C", "T", and "Z" of the master (M) and the slave (S). It will be 4 times. It should be noted that if the “C” and “Z” division times are omitted, the above 4 times can be doubled and 1 times.

【0061】なお、トーンジェネレータ105/106
の数は、2以上であってもよい。この場合、1つのチャ
ンネル分の分割時間がクロック信号φ3の1周期の3
倍、4倍とされ、この分割時間が3分割、4分割…され
て、各トーンジェネレータの接続/非接続の切り換えが
行われる。上述の接続/非接続の切り換え制御は、トー
ンジェネレータ105/106とバスライン115、1
16との間のほかに、CPU、アドレスジェネレータ、
アサインメントメモリ、エンベロープジェネレータ、キ
ーアサイナ、音色コントローラ、タッチレスポンスコン
トローラ、クオンタイズコントローラ、変調コントロー
ラ、エフェクトコントローラ、シーケンサ、プログラム
コントローラ(カウンタ)、インターフェイス、サウン
ドシステム、バスラインの各間等なんでもよい。
The tone generator 105/106
May be two or more. In this case, the dividing time for one channel is 3 in one cycle of the clock signal φ3.
The division time is divided into 4 times, and the division time is divided into 3 divisions, 4 divisions, etc., and connection / disconnection of each tone generator is switched. The above-mentioned connection / disconnection switching control is performed by the tone generator 105/106 and the bus lines 115, 1.
Between 16 and CPU, address generator,
It may be an assignment memory, envelope generator, key assigner, tone controller, touch response controller, quantize controller, modulation controller, effect controller, sequencer, program controller (counter), interface, sound system, or between bus lines.

【0062】クロック信号φ5、φ6は、上記クロック
信号φ4が3分周されたものである。両信号φ5、φ6
はハイレベル区間がずれている。クロック信号φ7は、
上記クロック信号φ6が2分周されたものである。クロ
ック信号φ8は、上記クロック信号φ7が2分周された
ものである。
Clock signals φ5 and φ6 are obtained by dividing the clock signal φ4 by three. Both signals φ5, φ6
The high level section is off. The clock signal φ7 is
The clock signal φ6 is divided by two. The clock signal φ8 is obtained by dividing the clock signal φ7 by two.

【0063】図7の“チャンネル(OSC)”は、上記
マスタトーンジェネレータ105及びスレーブトーンジ
ェネレータ106のトーンジェネレータ303において
処理される時分割チャンネルのナンバを示す。このチャ
ンネルナンバは、上記クロック信号φ5、φ6、φ7、
φ8それぞれを1ビット目、2ビット目、3ビット目、
4ビット目とした4ビットデータに対応し、このクロッ
ク信号φ5、φ6、φ7、φ8に基づいて時分割処理の
チャンネル切り換えが制御される。
"Channel (OSC)" in FIG. 7 indicates the number of the time division channel processed by the tone generator 303 of the master tone generator 105 and the slave tone generator 106. This channel number corresponds to the clock signals φ5, φ6, φ7,
φ8 for each 1st bit, 2nd bit, 3rd bit,
Corresponding to 4-bit data which is the fourth bit, channel switching of the time division processing is controlled based on the clock signals φ5, φ6, φ7 and φ8.

【0064】《8》クロックジェネレータ204 図8はクロックジェネレータ204を示す。Dタイプの
フリップフロップ601のクロック端子には、上記マス
タクロック信号MCKが入力され、反転Q端子はD端子
に帰還接続されている。従って、マスタクロック信号M
CKがハイレベルになるごとにフリップフロップ601
の出力が反転され、フリップフロップ601のQ端子か
らは、マスタクロック信号MCKが2分周されたサブマ
スタクロック信号SMCKが出力される。また、上記フ
リップフロップ601の反転Q端子からのサブマスタク
ロック信号SMCKの反転信号もバッファ602、60
2を介し、カウンタ603のクロック端子CKに入力さ
れる。
<< 8 >> Clock Generator 204 FIG. 8 shows the clock generator 204. The master clock signal MCK is input to the clock terminal of the D type flip-flop 601, and the inverted Q terminal is feedback-connected to the D terminal. Therefore, the master clock signal M
Flip-flop 601 every time CK goes high
Is inverted, and the Q terminal of the flip-flop 601 outputs the sub master clock signal SMCK obtained by dividing the master clock signal MCK by two. In addition, the inverted signal of the submaster clock signal SMCK from the inverted Q terminal of the flip-flop 601 is also stored in the buffers 602 and 60.
2 is input to the clock terminal CK of the counter 603.

【0065】このカウンタ603では、サブマスタクロ
ック信号SMCKの反転信号がカウントされ、サブマス
タクロック信号SMCKの反転信号が2、4、8、16
分周された、上記クロック信号φ0、φ1、φ2、φ3
と、この各クロック信号の反転信号が出力される。
The counter 603 counts the inverted signal of the sub master clock signal SMCK, and the inverted signal of the sub master clock signal SMCK is 2, 4, 8, 16
The divided clock signals φ0, φ1, φ2, φ3
Then, an inverted signal of each clock signal is output.

【0066】上記カウンタ603のキャリアウト信号C
OUTは、クロック信号φ3一周期ごとにワンパルスと
なる信号であり、このキャリアウト信号COUTは、J
Kタイプのフリップフロップ605のJ端子及びK端子
に入力される。また、上記サブマスタクロック信号SM
CKの反転信号は、このフリップフロップ605のクロ
ック端子に入力される。従って、キャリアウト信号CO
UTがハイレベルになるごとにフリップフロップ605
の出力が反転され、フリップフロップ605のQ端子か
らは、クロック信号φ3が2分周されたクロック信号φ
4が出力され、反転Q端子からはクロック信号φ4の反
転信号が出力される。
Carry-out signal C of the counter 603.
OUT is a signal that becomes one pulse every one cycle of the clock signal φ3, and this carry-out signal COUT is J
It is input to the J terminal and the K terminal of the K type flip-flop 605. In addition, the sub master clock signal SM
The inverted signal of CK is input to the clock terminal of this flip-flop 605. Therefore, the carryout signal CO
Flip-flop 605 whenever UT goes high
Of the clock signal φ3 obtained by inverting the clock signal φ3 by 2 from the Q terminal of the flip-flop 605.
4 is output, and an inverted signal of the clock signal φ4 is output from the inverted Q terminal.

【0067】上記クロック信号φ4と上記キャリアウト
信号COUTとは、それぞれアンドゲート609、61
0、611に入力される。このため、アンドゲート60
9、610、611からは、クロック信号φ4の一周期
ごとにワンパルスとなる信号が出力される。しかし、ア
ンドゲート609には、後述するクロック信号φ6も入
力されているので、クロック信号φ6がハイレベルのと
きのみ上記ワンパルス信号が出力され、結果として、ク
ロック信号φ6の一周期ごとにワンパルス信号が出力さ
れる。
The clock signal φ4 and the carry-out signal COUT are AND gates 609 and 61, respectively.
0, 611. Therefore, the AND gate 60
From 9, 610 and 611, a signal that becomes one pulse is output for each cycle of the clock signal φ4. However, since the AND gate 609 also receives a clock signal φ6, which will be described later, the one-pulse signal is output only when the clock signal φ6 is at a high level, and as a result, the one-pulse signal is output for each cycle of the clock signal φ6. Is output.

【0068】またアンドゲート610には、クロック信
号φ6の反転信号も入力されているので、クロック信号
φ6がローレベルのときのみ上記ワンパルス信号が出力
される。さらにアンドゲート611には、ナンドゲート
608の出力も入力されている。このナンドゲート60
8には、クロック信号φ5、φ6の反転信号が入力され
ている。従って、アンドゲート611からは、クロック
信号φ5またはφ6がハイレベルのときのみ上記ワンパ
ルス信号が出力される。
Since the inverted signal of the clock signal φ6 is also input to the AND gate 610, the one-pulse signal is output only when the clock signal φ6 is at the low level. Further, the output of the NAND gate 608 is also input to the AND gate 611. This NAND gate 60
Inverted signals of the clock signals φ5 and φ6 are input to 8. Therefore, the one-pulse signal is output from the AND gate 611 only when the clock signal φ5 or φ6 is at the high level.

【0069】上記アンドゲート610からの信号は、J
Kタイプのフリップフロップ606のJ端子及びK端子
に入力され、上記サブマスタクロック信号SMCKの反
転信号は、フリップフロップ606のクロック端子に入
力される。従って、クロック信号φ6がローレベルのと
き、クロック信号φ4の一周期ごとにフリップフロップ
606の出力が反転され、この結果フリップフロップ6
06のQ端子からは、クロック信号φ4が3分周された
クロック信号φ5が出力され、反転Q端子からはクロッ
ク信号φ5の反転信号が出力される。
The signal from the AND gate 610 is J
The J-type and K-terminals of the K-type flip-flop 606 are input, and the inverted signal of the sub-master clock signal SMCK is input to the clock terminal of the flip-flop 606. Therefore, when the clock signal φ6 is at the low level, the output of the flip-flop 606 is inverted every one cycle of the clock signal φ4, and as a result, the flip-flop 6
A clock signal φ5 obtained by dividing the clock signal φ4 by 3 is output from the Q terminal of 06, and an inverted signal of the clock signal φ5 is output from the inverted Q terminal.

【0070】上記アンドゲート611からの信号は、J
Kタイプのフリップフロップ607のJ端子及びK端子
に入力され、上記サブマスタクロック信号SMCKの反
転信号は、フリップフロップ607のクロック端子に入
力される。従って、クロック信号φ5またはφ6がハイ
レベルのとき、クロック信号φ4の一周期ごとにフリッ
プフロップ607の出力が反転され、この結果フリップ
フロップ607のQ端子からは、クロック信号φ4が3
分周されたクロック信号φ6が出力され、反転Q端子か
らはクロック信号φ6の反転信号が出力される。
The signal from the AND gate 611 is J
The J-type and K-terminals of the K-type flip-flop 607 are input, and the inverted signal of the sub-master clock signal SMCK is input to the clock terminal of the flip-flop 607. Therefore, when the clock signal φ5 or φ6 is at the high level, the output of the flip-flop 607 is inverted every one cycle of the clock signal φ4, and as a result, the clock signal φ4 is 3 from the Q terminal of the flip-flop 607.
The divided clock signal φ6 is output, and an inverted signal of the clock signal φ6 is output from the inverted Q terminal.

【0071】上記アンドゲート609からの信号は、カ
ウンタ604のT端子に入力され、クロック端子に上記
サブマスタクロック信号SMCKの反転信号が入力され
る。従って、クロック信号φ6の一周期ごとにカウント
が許容され、クロック信号φ6が2、4、8、16分周
された、上記クロック信号φ7、φ8、φ9、φAと、
この各クロック信号の反転信号が出力される。
The signal from the AND gate 609 is input to the T terminal of the counter 604, and the inverted signal of the sub master clock signal SMCK is input to the clock terminal. Therefore, counting is permitted for each cycle of the clock signal φ6, and the clock signals φ7, φ8, φ9, and φA are obtained by dividing the clock signal φ6 by 2, 4, 8, and 16.
An inverted signal of each clock signal is output.

【0072】上記カウンタ603、604、フリップフ
ロップ601、605、606、607には、上記リセ
ットコントローラ206からの内部リセット信号RST
が供給されてリセットされる。この内部リセット信号R
STは、上記外部リセット回路117からの外部リセッ
ト信号RESETに応じて出力される。
The internal reset signal RST from the reset controller 206 is supplied to the counters 603 and 604 and the flip-flops 601, 605, 606 and 607.
Is supplied and reset. This internal reset signal R
ST is output according to the external reset signal RESET from the external reset circuit 117.

【0073】《9》拡張アドレスジェネレータ205 図9〜図13は負性論理の拡張アドレスジェネレータ2
05を示す。拡張アドレスジェネレータ205には、上
記マスタCPU301によってRAM108のアサイン
メントメモリ306より、ROM107の楽音波形デー
タMWの上位読み出しアドレスデータRAと、楽音波形
データMWの読み出しの時分割チャンネルナンバデータ
CNと、マスタ/スレーブビット信号M/Sとがデータ
バス116を介して供給される。
<< 9 >> Extended Address Generator 205 FIGS. 9 to 13 show a negative logic extended address generator 2
Shows 05. In the extended address generator 205, upper master read address data RA of the musical tone waveform data MW in the ROM 107, time division channel number data CN for reading the musical tone waveform data MW from the assignment memory 306 of the RAM 108 by the master CPU 301, and master / The slave bit signal M / S is supplied via the data bus 116.

【0074】上記時分割チャンネルナンバデータCN
は、トーンジェネレータ105/106に形成された時
分割処理システムのチャンネルを示す。上記マスタ/ス
レーブビット信号M/Sは、上述したように楽音の生成
ソースがマスタトーンジェネレータ105(“0”)で
あるか、スレーブトーンジェネレータ106(“1”)
であるか、すなわち回路の区別を示す。
The time division channel number data CN
Shows channels of the time division processing system formed in the tone generator 105/106. As described above, in the master / slave bit signal M / S, the tone generation source is the master tone generator 105 (“0”) or the slave tone generator 106 (“1”).
That is, it indicates the distinction between the circuits.

【0075】上記上位読み出しアドレスデータRAと時
分割チャンネルナンバデータCNとマスタ/スレーブビ
ット信号M/Sとは、マスタCPU301によってRA
M108のアサインメントメモリ306より読み出され
る。拡張アドレスジェネレータ205では、時分割チャ
ンネルナンバデータCN及びマスタ/スレーブビット信
号M/Sに応じた切り換え分割時間において、上位読み
出しアドレスデータRAが出力され上記ROM107に
送られて、楽音波形データMWが読み出される。
The upper read address data RA, the time division channel number data CN and the master / slave bit signal M / S are RA by the master CPU 301.
It is read from the assignment memory 306 of M108. In the extended address generator 205, the upper read address data RA is output and sent to the ROM 107 in the switching division time according to the time division channel number data CN and the master / slave bit signal M / S to read the tone waveform data MW. Be done.

【0076】この上位読み出しアドレスデータRAと時
分割チャンネルナンバデータCNとマスタ/スレーブビ
ット信号M/Sは、マスタトーンジェネレータ105の
トーンジェネレータ303またはスレーブトーンジェネ
レータ106より出力されるようにしてもよい。この場
合トーンジェネレータ303またはスレーブトーンジェ
ネレータ106内に上記アサインメントメモリが設けら
れる。また、上記時分割チャンネルナンバデータCN及
びマスタ/スレーブビット信号M/Sは、チャンネルカ
ウンタ(図示せず)からのデータ、または上位読み出し
アドレスデータRAが送られるときの上記クロック信号
φ5〜φ8及びφ4を転用してもよい。
The upper read address data RA, the time division channel number data CN and the master / slave bit signal M / S may be output from the tone generator 303 of the master tone generator 105 or the slave tone generator 106. In this case, the assignment memory is provided in the tone generator 303 or the slave tone generator 106. The time division channel number data CN and the master / slave bit signal M / S are the clock signals φ5 to φ8 and φ4 when the data from the channel counter (not shown) or the upper read address data RA is sent. May be diverted.

【0077】このデータバス116上の情報D20〜D
27のうち上位2ビットのD26、D27(DB6、D
B7)として、上記上位読み出しアドレスデータRAが
供給され、下位4ビットのD20〜D23(DB0〜D
B3)として、上記時分割チャンネルナンバデータCN
が供給される。第5ビット目D24(DB4)は、マス
タ/スレーブビット信号M/S等である。
Information D20 to D on the data bus 116
Higher 2 bits of D27, D27 (DB6, D
As the B7), the upper read address data RA is supplied, and the lower four bits D20 to D23 (DB0 to D23) are supplied.
B3), the time division channel number data CN
Is supplied. The fifth bit D24 (DB4) is the master / slave bit signal M / S and the like.

【0078】上記上位読み出しアドレスデータRA(D
B6、DB7)は、図10〜図13に示す24個の2ビ
ットラッチ801a〜1101fのいずれかにラッチさ
れる。この24個のうち、2ビットラッチ801a〜9
01fの12個は、スレーブトーンジェネレータ106
からの上位読み出しアドレスデータRAがセットされ、
2ビットラッチ1001a〜1101fの12個は、ス
レーブトーンジェネレータ106からの上位読み出しア
ドレスデータRAがセットされる。
The upper read address data RA (D
B6, DB7) is latched in any of the 24 2-bit latches 801a to 1101f shown in FIGS. Of these 24, 2-bit latches 801a-9
12 of 01f are slave tone generators 106
Upper read address data RA from is set,
The upper read address data RA from the slave tone generator 106 is set to 12 of the 2-bit latches 1001a to 1101f.

【0079】各12個の2ビットラッチは、12個の時
分割チャンネルに対応しており、上記楽音波形データM
Wの時分割チャンネルに対応した2ビットラッチに、楽
音波形データMWの上位読み出しアドレスデータRAが
セットされる。このセットされる2ビットラッチを指定
するのが、上記時分割チャンネルナンバデータCN(D
B0〜DB3)である。
Each of the twelve 2-bit latches corresponds to twelve time-division channels, and the musical tone waveform data M
The upper read address data RA of the tone waveform data MW is set in the 2-bit latch corresponding to the W time division channel. The 2-bit latch to be set is designated by the time division channel number data CN (D
B0 to DB3).

【0080】上記時分割チャンネルナンバデータCN及
び上記マスタ/スレーブビット信号M/S(DB0〜D
B4)は、5つのDタイプのフリップフロップ701a
〜701eのD端子に入力されて記憶される。このフリ
ップフロップ701a〜701eの各Q出力、反転Q出
力は、デコーダ回路702のナンドゲート703…、オ
アゲート704…を介して、ラッチ信号MEA0〜ME
AB、SEA0〜SEABとして、上記2ビットラッチ
801a〜1101fに供給される。
The time division channel number data CN and the master / slave bit signal M / S (DB0 to D)
B4) includes five D-type flip-flops 701a.
Is input to the D terminal of ˜701e and stored. The Q outputs and the inverted Q outputs of the flip-flops 701a to 701e are passed through NAND gates 703 ... Or gates 704 of the decoder circuit 702, and latch signals MEA0 to MEA.
It is supplied to the 2-bit latches 801a to 1101f as AB and SEA0 to SEAB.

【0081】マスタCPU301から発生された書き込
み信号Wの反転信号とアドレスバスのアドレスデータの
一部とが、デコード(図示せず)によって変換されて、
時分割チャンネル指定信号WRAとして出力される。こ
の時分割チャンネル指定信号WRAの反転信号は、上記
フリップフロップ701a〜701eのクロック端子C
Kに、ラッチ信号として供給される。これにより、マス
タCPU301が特定の番地に書き込みを行なう場合、
上記拡張アドレスデータが書き込まれるべき時分割チャ
ンネルの番号が自動的に指定され、この結果フリップフ
ロップ701a〜701eに上記時分割チャンネルナン
バデータCN及び上記マスタ/スレーブビット信号M/
Sが記憶される。
The inverted signal of the write signal W generated from the master CPU 301 and a part of the address data on the address bus are converted by decoding (not shown),
The time division channel designation signal WRA is output. The inverted signal of the time division channel designation signal WRA is the clock terminal C of the flip-flops 701a to 701e.
K is supplied as a latch signal. As a result, when the master CPU 301 writes to a specific address,
The number of the time division channel to which the extended address data is to be written is automatically designated, and as a result, the time division channel number data CN and the master / slave bit signal M / are input to the flip-flops 701a to 701e.
S is stored.

【0082】また、マスタCPU301から発生された
書き込み信号Wの反転信号とアドレスバスのアドレスデ
ータの一部とが、デコード(図示せず)によって変換さ
れて、拡張アドレス書き込み信号WRDとして出力され
る。この拡張アドレス書き込み信号WRDの反転信号
は、上記オアゲート704…に、開成信号として供給さ
れる。
The inverted signal of the write signal W generated from the master CPU 301 and a part of the address data on the address bus are converted by decoding (not shown) and output as an extended address write signal WRD. The inverted signal of the extended address write signal WRD is supplied to the OR gates 704 ... As an open signal.

【0083】デコーダ回路702内の○印は、横線の入
力が縦線に沿ってアンドゲート703に入力されること
を示す省略記号である。例えば時分割チャンネルナンバ
データCN及びマスタ/スレーブビット信号M/S(D
B0〜DB4)が、チャンネル“0”及びマスタ“0”
であれば、上記24個のラッチ信号MEA0〜SEAB
のうち、ラッチ信号MEA0のみがローレベルとなり、
上位読み出しアドレスデータRAは2ビットラッチ80
1aにセットされる。
A circle mark in the decoder circuit 702 is an abbreviation symbol indicating that a horizontal line is input to the AND gate 703 along a vertical line. For example, time division channel number data CN and master / slave bit signal M / S (D
B0 to DB4) are channel "0" and master "0"
If so, the above-mentioned 24 latch signals MEA0 to SEAB
Of these, only the latch signal MEA0 goes low,
The upper read address data RA is a 2-bit latch 80.
It is set to 1a.

【0084】また時分割チャンネルナンバデータCN及
びマスタ/スレーブビット信号M/S(DB0〜DB
4)が、チャンネル“10”及びスレーブ“1”であれ
ば、上記24個のラッチ信号MEA0〜SEABのう
ち、ラッチ信号SEAAのみがローレベルとなり、上位
読み出しアドレスデータRAは2ビットラッチ1101
eにセットされる。
The time division channel number data CN and the master / slave bit signal M / S (DB0 to DB)
If 4) is the channel "10" and the slave "1", only the latch signal SEAA of the above 24 latch signals MEA0 to SEAB becomes low level, and the upper read address data RA is the 2-bit latch 1101.
set to e.

【0085】上述のようにして、時分割チャンネルナン
バデータCN及びマスタ/スレーブビット信号M/Sに
応じた2ビットラッチ801a〜1101fにセットさ
れた各上位読み出しアドレスデータRAは、セレクタ8
02a〜802d、902a〜902d、1002a〜
1002d、1101a〜1101d、803a、80
3b、903a、903b、1003a、1003b、
1103a、1103b、804a、804b、100
4a、1004bを介して、上記時分割チャンネルナン
バデータCNに応じた切り換え分割時間においてセレク
ト出力される。
As described above, the respective upper read address data RA set in the 2-bit latches 801a to 1101f according to the time division channel number data CN and the master / slave bit signal M / S are stored in the selector 8 as follows.
02a-802d, 902a-902d, 1002a-
1002d, 1101a to 1101d, 803a, 80
3b, 903a, 903b, 1003a, 1003b,
1103a, 1103b, 804a, 804b, 100
4a and 1004b are selected and output in the switching division time corresponding to the time division channel number data CN.

【0086】この各セレクタ802a〜1104bに
は、上記クロック信号φ5〜φ8がセレクト切換信号と
して供給されており、このクロック信号φ5〜φ8は、
図7に示すように、時分割チャンネルナンバデータCN
に対応している。従って、各上位読み出しアドレスデー
タRAは、時分割チャンネルナンバデータCNに応じた
切り換え分割時間においてセレクト出力される。
The clock signals φ5 to φ8 are supplied as select select signals to the selectors 802a to 1104b, respectively.
As shown in FIG. 7, time division channel number data CN
It corresponds to. Therefore, each upper read address data RA is selectively output in the switching division time according to the time division channel number data CN.

【0087】例えば、2ビットラッチ801aの上位読
み出しアドレスデータRAは、時分割チャンネルナンバ
データCNがチャンネル“0”に応じたものであり、ク
ロック信号φ5〜φ8が“0000”、すなわち時分割
チャンネル“0”のときに出力される。また、2ビット
ラッチ1101eの上位読み出しアドレスデータRA
は、時分割チャンネルナンバデータCNがチャンネル
“10”に応じたものであり、クロック信号φ5〜φ8
が“1010”、すなわち時分割チャンネル“10”の
ときに出力される。
For example, in the upper read address data RA of the 2-bit latch 801a, the time division channel number data CN corresponds to the channel "0", and the clock signals φ5 to φ8 are "0000", that is, the time division channel "." It is output when it is "0". Further, the upper read address data RA of the 2-bit latch 1101e
Indicates that the time division channel number data CN corresponds to the channel "10", and the clock signals φ5 to φ8.
Is "1010", that is, when the time division channel is "10".

【0088】このようにして時分割チャンネルに対応し
て選択された上位読み出しアドレスデータRAは、セレ
クタ805a、805bで、マスタ/スレーブビット信
号M/Sに応じた分割時間においてセレクト出力され
る。セレクタ805a、805bには、上記クロック信
号φ4がセレクト切換信号として供給されており、この
クロック信号φ4は、図7に示すように、マスタトーン
ジェネレータ105の接続(“1”)とスレーブトーン
ジェネレータ106の接続(“0”)に対応している。
従って、上記上位読み出しアドレスデータRAは、マス
タ/スレーブビット信号M/Sに応じた切り換え分割時
間においてセレクト出力される。
The upper read address data RA thus selected corresponding to the time division channel is selectively output by the selectors 805a and 805b in the division time corresponding to the master / slave bit signal M / S. The clock signal φ4 is supplied to the selectors 805a and 805b as a select switching signal. As shown in FIG. 7, the clock signal φ4 is connected to the master tone generator 105 (“1”) and the slave tone generator 106. It corresponds to the connection ("0").
Therefore, the upper read address data RA is selectively output in the switching division time according to the master / slave bit signal M / S.

【0089】さらに、このセレクタ805a、805b
からの上位読み出しアドレスデータRAは、アンドゲー
ト806a、806bを介して、上記アドレスバス11
5の上位ビットA18、A19として出力され、ROM
107へ送られて、楽音波形データMWが読み出され
る。アンドゲート806a、806bには、上記クロッ
ク信号φ2が反転されて供給されており、このクロック
信号φ2は、図7に示すようにマスタCPU301の接
続(“1”)とトーンジェネレータ303の接続
(“0”)に対応している。従って、上記上位読み出し
アドレスデータRAは、トーンジェネレータ303に応
じた切り換え分割時間において出力される。
Further, the selectors 805a and 805b
The high-order read address data RA from the address bus 11 via the AND gates 806a and 806b.
5 is output as the upper bits A18 and A19 of the ROM
It is sent to 107 and the tone waveform data MW is read. The clock signal φ2 is inverted and supplied to the AND gates 806a and 806b. As shown in FIG. 7, the clock signal φ2 is connected to the master CPU 301 ("1") and the tone generator 303 (" 0 "). Therefore, the upper read address data RA is output in the switching division time corresponding to the tone generator 303.

【0090】こうして、マスタトーンジェネレータ10
5/スレーブトーンジェネレータ106のアドレスデー
タのビット数が、ROM107に対するアドレスデータ
のビット数より少なくても、この不足ビットデータをデ
ータバス116から拡張アドレスジェネレータ205を
介してアドレスバス115へ出力することができる。こ
の場合、分割した各アドレスデータの出力の切り換え分
割時間の同期もとることができる。
Thus, the master tone generator 10
Even if the number of bits of the address data of the 5 / slave tone generator 106 is smaller than the number of bits of the address data for the ROM 107, the insufficient bit data can be output from the data bus 116 to the address bus 115 via the extended address generator 205. it can. In this case, the switching of the output of each divided address data can be synchronized with the divided time.

【0091】上記リセットコントローラ206からの内
部リセット信号RSTは、上記フリップフロップ701
a〜701e、2ビットラッチ801a〜1101fに
供給されてリセットされる。この内部リセット信号RS
Tは、上記外部リセット回路117からの外部リセット
信号RESETに応じて出力される。
The internal reset signal RST from the reset controller 206 is supplied to the flip-flop 701.
a to 701e and supplied to the 2-bit latches 801a to 1101f and reset. This internal reset signal RS
T is output according to the external reset signal RESET from the external reset circuit 117.

【0092】上記上位読み出しアドレスデータRA、時
分割チャンネルナンバデータCN及びマスタ/スレーブ
ビット信号M/Sのビット数は、上記2、4、1に限定
されず、種々変更できる。これに応じて読み出される情
報の種類数、時分割チャンネル数、制御される回路数が
変化する。また、上記読み出される楽音波形データMW
は、ROM以外に、RAM等の半導体メモリ、CD−R
OM/RAM等の光メモリ等に記憶されてもよいし、複
数のメモリに記憶されてもよい。トーンジェネレータの
数はマスタ/スレーブの2つ以外に、1つまたは2つ以
上であってもよい。
The number of bits of the upper read address data RA, the time division channel number data CN and the master / slave bit signal M / S is not limited to the above 2, 4, 1 and can be variously changed. In accordance with this, the number of types of information read, the number of time division channels, and the number of controlled circuits change. In addition, the read musical tone waveform data MW.
In addition to ROM, semiconductor memory such as RAM, CD-R
It may be stored in an optical memory such as OM / RAM or the like, or may be stored in a plurality of memories. The number of tone generators may be one or two or more other than the two master / slave.

【0093】また、上記読み出しアドレスデータRAに
よって読み出される情報は、楽音波形データMW以外
に、エンベロープデータ、変調データ、エフェクトデー
タ、リズムデータ、自動演奏データ、プログラム等、時
分割または回路別に読み出される情報ならば何でもよ
い。さらに、上記分割されて制御されるデータは、上記
読み出しアドレスデータRAのほか、書き込みアドレス
データ、楽音波形データ、エンベロープデータ、音高デ
ータ、音色データ、タッチデータ、音量データ、テンポ
データ、クオンタイズデータ、変調データ、エフェクト
データ、リズムデータ、自動演奏データ、プログラム
等、時分割または回路別に制御される情報ならば何でも
よい。
The information read by the read address data RA is time-divisional or circuit-specific information such as envelope data, modulation data, effect data, rhythm data, automatic performance data, programs, etc., in addition to the tone waveform data MW. Anything will do. Further, the divided and controlled data is, in addition to the read address data RA, write address data, musical tone waveform data, envelope data, pitch data, tone color data, touch data, volume data, tempo data, quantize data, Any information can be used, such as modulation data, effect data, rhythm data, automatic performance data, programs, etc., as long as it is information that is time-divisionally or circuit-wise controlled.

【0094】上記分割されて制御されるデータは、上記
複数種類のデータが複数の回路または1つの回路から送
られたり、上記複数種類のデータが複数の回路または1
つの回路へ送られてもよい。また、上記分割されて制御
されるデータの発生ソースは、マスタトーンジェネレー
タ105/スレーブトーンジェネレータ106以外に、
CPU、アドレスジェネレータ、アサインメントメモ
リ、エンベロープジェネレータ、キーアサイナ、音色コ
ントローラ、タッチレスポンスコントローラ、クオンタ
イズコントローラ、変調コントローラ、エフェクトコン
トローラ、シーケンサ、プログラムカウンタ、インター
フェイス、サウンドシステム等なんでもよい。
As the divided and controlled data, the plurality of types of data are sent from a plurality of circuits or one circuit, or the plurality of types of data are a plurality of circuits or one.
May be sent to one circuit. The generation source of the divided and controlled data is not only the master tone generator 105 / slave tone generator 106,
It may be a CPU, an address generator, an assignment memory, an envelope generator, a key assigner, a tone color controller, a touch response controller, a quantize controller, a modulation controller, an effect controller, a sequencer, a program counter, an interface, a sound system, or the like.

【0095】《10》リセットコントローラ206 図14はリセットコントローラ206を示す。上記外部
リセット回路117からの外部リセット信号RESET
は、バッファ1204を介して、Dタイプのフリップフ
ロップ1201のD端子に入力される。このフリップフ
ロップ1201のQ出力はフリップフロップ1202の
D端子に入力される。
<< 10 >> Reset Controller 206 FIG. 14 shows the reset controller 206. External reset signal RESET from the external reset circuit 117
Is input to the D terminal of the D type flip-flop 1201 via the buffer 1204. The Q output of the flip-flop 1201 is input to the D terminal of the flip-flop 1202.

【0096】このフリップフロップ1201、1202
の両Q出力及びバッファ1204からの外部リセット信
号RESETは、アンドゲート1203を介して、上記
内部リセット信号RSTとして出力される。一方、上記
フリップフロップ1201、1202のクロック端子に
は、上記クロック信号φ8が供給されている。従って、
外部リセット信号RESETの出力から、クロック信号
φ8のアップエッジが2回供給されると、上記内部リセ
ット信号RSTが出力される。
This flip-flop 1201, 1202
Both Q outputs and the external reset signal RESET from the buffer 1204 are output as the internal reset signal RST via the AND gate 1203. On the other hand, the clock signal φ8 is supplied to the clock terminals of the flip-flops 1201 and 1202. Therefore,
When the rising edge of the clock signal φ8 is supplied twice from the output of the external reset signal RESET, the internal reset signal RST is output.

【0097】この内部リセット信号RSTはDタイプの
フリップフロップ1206のD端子に入力される。一
方、ナンドゲート1205には上記サブマスタクロック
信号SMCKの反転信号、クロック信号φ0、φ1、φ
2、φ3、φ6、φ7、φ8及びクロック信号φ4の反
転信号が入力されている。これにより、ナンドゲート1
205からは、クロック信号φ8のダウンエッジからク
ロック信号φ4の半周期とサブマスタクロック信号SM
CKの半周期戻った瞬間に、サブマスタクロック信号S
MCK半周期の幅の反転パルス信号が出力される。
The internal reset signal RST is input to the D terminal of the D type flip-flop 1206. On the other hand, the NAND gate 1205 has inverted signals of the sub-master clock signal SMCK, clock signals φ0, φ1, φ.
2, φ3, φ6, φ7, φ8 and the inverted signal of the clock signal φ4 are input. As a result, the NAND gate 1
From 205, the half cycle of the clock signal φ4 and the sub-master clock signal SM from the down edge of the clock signal φ8.
At the moment when the half cycle of CK is returned, the sub master clock signal S
An inverted pulse signal having a width of MCK half cycle is output.

【0098】この反転パルス信号は、上記フリップフロ
ップ1206のクロック端子に入力される。従って、ク
ロック信号φ8のダウンエッジからクロック信号φ4の
半周期戻った瞬間に、上記内部リセット信号RSTがフ
リップフロップ1206のQ出力に保持される。
This inverted pulse signal is input to the clock terminal of the flip-flop 1206. Therefore, the internal reset signal RST is held at the Q output of the flip-flop 1206 at the moment when the half cycle of the clock signal φ4 returns from the down edge of the clock signal φ8.

【0099】このフリップフロップ1206のQ出力
は、Dタイプのフリップフロップ1207のD端子に入
力され、このフリップフロップ1207のクロック端子
にはクロック信号φ3が入力されている。従って、フリ
ップフロップ1206のQ出力に保持された内部リセッ
ト信号RSTは、クロック信号φ3一周期遅れて、フリ
ップフロップ1207のQ出力に保持される。
The Q output of the flip-flop 1206 is input to the D terminal of the D-type flip-flop 1207, and the clock signal φ3 is input to the clock terminal of the flip-flop 1207. Therefore, the internal reset signal RST held at the Q output of the flip-flop 1206 is held at the Q output of the flip-flop 1207 with a delay of one cycle of the clock signal φ3.

【0100】このフリップフロップ1207のQ出力
は、Dタイプのフリップフロップ1208のD端子に入
力され、このフリップフロップ1208のクロック端子
にもクロック信号φ3が入力されている。従って、フリ
ップフロップ1207のQ出力に保持された内部リセッ
ト信号RSTは、クロック信号φ3一周期遅れて、フリ
ップフロップ1208のQ出力に保持される。
The Q output of the flip-flop 1207 is input to the D terminal of the D-type flip-flop 1208, and the clock signal φ3 is also input to the clock terminal of the flip-flop 1208. Therefore, the internal reset signal RST held at the Q output of the flip-flop 1207 is held at the Q output of the flip-flop 1208 with a delay of one cycle of the clock signal φ3.

【0101】上記フリップフロップ1207のQ出力
は、バッファ1209、1209を介して、上記スレー
ブリセット信号S−RSTとして出力され、上記スレー
ブトーンジェネレータ106へ送られる。また上記フリ
ップフロップ1208のQ出力は、バッファ1209、
1209を介して、上記マスタリセット信号M−RST
として出力され、上記マスタトーンジェネレータ105
へ送られる。
The Q output of the flip-flop 1207 is output as the slave reset signal S-RST via the buffers 1209 and 1209 and sent to the slave tone generator 106. The Q output of the flip-flop 1208 is the buffer 1209,
1209 via the master reset signal M-RST
Is output as the master tone generator 105.
Sent to.

【0102】こうして、マスタリセット信号M−RST
は、スレーブリセット信号S−RSTより、クロック信
号φ3一周期(φ4半周期)、すなわち半チャンネル分
の分割時間遅れて出力される。このため、バス115、
116とスレーブトーンジェネレータ106のトーンジ
ェネレータ303との接続時間と、バス115、116
とマスタトーンジェネレータ105のマスタCPU30
1/トーンジェネレータ303との接続時間とは、重な
らない。従って、アドレスバス115及びデータバス1
16とをマスタトーンジェネレータ105とスレーブト
ーンジェネレータ106とで共通して使うことができ
る。
Thus, the master reset signal M-RST
Is output with a delay of one clock signal φ3 cycle (φ4 half cycle) from the slave reset signal S-RST, that is, a division time of half a channel. Therefore, the bus 115,
116, the connection time between the slave tone generator 106 and the tone generator 303, and the buses 115 and 116.
And master CPU 30 of master tone generator 105
It does not overlap with the 1 / tone generator 303 connection time. Therefore, the address bus 115 and the data bus 1
16 can be commonly used by the master tone generator 105 and the slave tone generator 106.

【0103】なお、上記マスタリセット信号M−RST
及びスレーブリセット信号S−RSTは、周期的に出力
されてもよい。この場合、クロック信号φ4のアップエ
ッジの検出信号がマスタリセット信号M−RSTとな
り、クロック信号φ4のダウンエッジの検出信号がスレ
ーブリセット信号S−RSTとなる。上記内部リセット
信号RSTの反転信号は、上記フリップフロップ120
1、1202、1206、1207、1208に供給さ
れてリセットされる。
The master reset signal M-RST
The slave reset signal S-RST may be periodically output. In this case, the detection signal of the up edge of the clock signal φ4 becomes the master reset signal M-RST, and the detection signal of the down edge of the clock signal φ4 becomes the slave reset signal S-RST. The inverted signal of the internal reset signal RST is the flip-flop 120.
1, 1202, 1206, 1207, 1208 are supplied and reset.

【0104】《11》レジスタ群(RAM102、10
8) 図15は、RAM102、RAM108内に設けられた
レジスタ群を示す。スタックポイントレジスタS、sに
は、スタックポイントデータSP、spが記憶される。
このスタックポイントデータSP、spは、RAM10
2、RAM108の各種処理データがストアされた最新
のアドレスを示している。
<< 11 >> Register group (RAM 102, 10
8) FIG. 15 shows a register group provided in the RAM 102 and the RAM 108. Stack point data SP and sp are stored in the stack point registers S and s.
The stack point data SP, sp is stored in the RAM 10
2, the latest address where various processing data of the RAM 108 are stored is shown.

【0105】送信レジスタX、xには、送信されるイベ
ントデータEV、送信されるコマンドデータCMが記憶
される。受信レジスタA、aには、受信されたコマンド
データCM、受信されたイベントデータEVが記憶され
る。通信バッファBUF、bufには、送信される4つ
のイベントデータEVまたは受信された4つのイベント
データEVが記憶される。順番レジスタYには、上記通
信バッファBUFの各々の指定アドレスを示す順番デー
タODがセットされる。RAM108側では、この上記
送信レジスタxが順番レジスタYと同じ役目を果す。
Event data EV to be transmitted and command data CM to be transmitted are stored in the transmission registers X, x. The received command data CM and the received event data EV are stored in the reception registers A and a. The communication buffers BUF and buf store four event data EV to be transmitted or four event data EV to be received. In the order register Y, the order data OD indicating the designated address of each of the communication buffers BUF is set. On the RAM 108 side, the transmission register x plays the same role as the order register Y.

【0106】返値レジスタRTV、rtv、コミュニケ
ーションレジスタCDM、臨時レジスタALは、種々の
中間処理データが記憶される。タイマカウンタTでは、
タイムカウントが行われ、これによりタイムアウトの検
出が行われる。
Various intermediate processing data are stored in the return value registers RTV, rtv, the communication register CDM, and the temporary register AL. In the timer counter T,
A time count is performed, and a timeout is detected by this.

【0107】《12》メインCPU103のメインルー
チン 図16は、メインCPU103によって実行されるメイ
ンルーチンのフローチャートを示す。まずメインCPU
103の演算モードが16進にセットされ(ステップS
101)、ポイントレジスタSのスタックポイントデー
タSPが“0FFн”にリセットされ(ステップS10
2)、入力/出力回路100、RAM102、インター
フェイスユニット203、その他の回路のイニシャライ
ズが行われる(ステップS103)。
<12> Main Routine of Main CPU 103 FIG. 16 shows a flowchart of the main routine executed by the main CPU 103. First the main CPU
The arithmetic mode of 103 is set to hexadecimal (step S
101), the stack point data SP of the point register S is reset to "0FFн" (step S10).
2) The input / output circuit 100, the RAM 102, the interface unit 203, and other circuits are initialized (step S103).

【0108】次いで、入力/出力回路100のイベント
キューレジスタEQよりイベントデータEVが読み出さ
れ、返値レジスタRTVに書き込まれる(ステップS1
04)。このイベントデータEVが“0н”のノーイベ
ントならば(ステップS105)、上記ステップS10
4へ戻り、ノーイベントでなければ、イベントデータE
Vがマスタトーンジェネレータ105/スレーブトーン
ジェネレータ106へ送られてイベント処理が実行され
る(ステップ106)。
Next, the event data EV is read from the event queue register EQ of the input / output circuit 100 and written in the return value register RTV (step S1).
04). If the event data EV is a no event of "0н" (step S105), the above step S10.
Return to 4 and if there is no event, event data E
V is sent to the master tone generator 105 / slave tone generator 106 and event processing is executed (step 106).

【0109】《13》イベント処理(ステップS10
6) 図17は、メインCPU103によって実行される上記
ステップS106のイベント処理のフローチャートを示
す。まず上記返値レジスタRTVのイベントデータEV
が送信レジスタXにセットされ、このイベントデータE
Vのコマンドデータ部分が返値レジスタRTVに戻され
(ステップS201)、さらにイベントデータEVのコ
マンドデータ部分が送信レジスタXに転送される(ステ
ップS202)。
<< 13 >> Event processing (step S10)
6) FIG. 17 shows a flowchart of the event processing of the above step S106 executed by the main CPU 103. First, the event data EV of the above-mentioned return value register RTV
Is set in the transmission register X, and this event data E
The command data portion of V is returned to the return value register RTV (step S201), and the command data portion of the event data EV is transferred to the transmission register X (step S202).

【0110】そして、送信レジスタXのイベントデータ
EVのコマンドデータ部分が識別される(ステップS2
03)。イベントデータEVが“2н”のパネルイベン
トを示せば、パネルイベント処理が実行され(ステップ
S204)、イベントデータEVが“4н”のキーイベ
ントを示せば、キーイベント処理が実行され(ステップ
S205)、イベントデータEVが“6н”の受信イベ
ントを示せば、受信イベント処理が実行される(ステッ
プS206)。イベントデータEVが“0н”のノーイ
ベントであれば、何も実行されない。
Then, the command data portion of the event data EV of the transmission register X is identified (step S2).
03). If the event data EV indicates a panel event of "2н", the panel event process is executed (step S204), and if the event data EV indicates a key event of "4н", the key event process is executed (step S205). If the event data EV indicates a reception event of "6н", reception event processing is executed (step S206). If the event data EV is a no event of "0н", nothing is executed.

【0111】《14》パネルイベント処理、キーイベン
ト処理、受信イベント処理(ステップS204〜S20
6) 図18は、メインCPU103によって実行される上記
ステップS204〜S206のパネルイベント処理、キ
ーイベント処理及び受信イベント処理のフローチャート
を示す。まず上記イベントデータEVが図4に示される
データフォーマットに変換され(ステップS301)、
通信バッファBUFに書き込まれる(ステップS30
2)。そして、この通信バッファBUFの変換されたイ
ベントデータEVが送受制御回路104を介してマスタ
トーンジェネレータ105またはスレーブトーンジェネ
レータ106へ送られる(ステップS303)。上述し
た処理は、パネルイベント処理、キーイベント処理及び
受信イベント処理いずれでも同じである。
<< 14 >> Panel event processing, key event processing, reception event processing (steps S204 to S20)
6) FIG. 18 shows a flowchart of the panel event processing, key event processing, and reception event processing of steps S204 to S206 executed by the main CPU 103. First, the event data EV is converted into the data format shown in FIG. 4 (step S301),
It is written in the communication buffer BUF (step S30).
2). Then, the converted event data EV of the communication buffer BUF is sent to the master tone generator 105 or the slave tone generator 106 via the transmission / reception control circuit 104 (step S303). The above-mentioned processing is the same for any of the panel event processing, the key event processing, and the reception event processing.

【0112】《15》イベント送信処理(ステップS3
03) 図19は、メインCPU103によって実行される上記
ステップS303のイベントデータEVの送信処理のフ
ローチャートを示す。まずインターフェイスユニット2
03のバッファ503のマスタCPU301からのコマ
ンドデータCMが読み出され、受信レジスタAに書き込
まれる(ステップS401)。この受信レジスタAのコ
マンドデータCMが“0FFн”、すなわちマスタCP
U301からの通信正常終了のコマンドでなければ、上
記ステップS401のインターフェイスユニット203
からのコマンドデータCMの読み出し処理が繰り返され
る(ステップS402)。
<< 15 >> Event transmission process (step S3
03) FIG. 19 shows a flowchart of the event data EV transmission process of step S303 executed by the main CPU 103. First interface unit 2
Command data CM from the master CPU 301 of the buffer 503 of No. 03 is written in the reception register A (step S401). The command data CM of this reception register A is "0FFн", that is, the master CP.
If it is not a command for normal communication termination from U301, the interface unit 203 in step S401 described above.
The process of reading the command data CM from is repeated (step S402).

【0113】“0FFн”の通信正常終了のコマンドデ
ータCMが送られていれば、順番レジスタYがクリアさ
れ(ステップS403)、順番レジスタYの順番データ
ODに応じた通信バッファBUFの先頭のイベントデー
タEVが読み出され、インターフェイスユニット203
のラッチ501に書き込まれる(ステップS404)。
When the command data CM of "0FFн" for normal communication is sent, the order register Y is cleared (step S403), and the event data at the head of the communication buffer BUF corresponding to the order data OD of the order register Y is transmitted. The EV is read and the interface unit 203
Is written in the latch 501 (step S404).

【0114】次いで、インターフェイスユニット203
のバッファ504のコマンドデータCMが読み出され、
受信レジスタAに書き込まれ(ステップS405)、こ
の受信されたコマンドデータCMと上記バッファ504
のコマンドデータCMとが比較される(ステップS40
6)。一致せず、読み出しエラーならば、再度上記ステ
ップS404、S405のインターフェイスユニット2
03からのコマンドデータCMの取り出し処理が繰り返
される。
Next, the interface unit 203
Command data CM of the buffer 504 of
It is written in the reception register A (step S405), and the received command data CM and the buffer 504 are received.
Is compared with the command data CM (step S40).
6). If they do not match and if there is a read error, the interface unit 2 in steps S404 and S405 is again used.
The process of extracting the command data CM from 03 is repeated.

【0115】一致していれば、受信レジスタAの受信さ
れたコマンドデータCMが順番レジスタYの順番データ
ODに等しいか、すなわちイベントデータEVがエラー
なく送られ、次のイベントデータEVの送信がリクエス
トされているか否か判定される(ステップS407)。
リクエストされていれば、順番レジスタYの順番データ
ODが+1され(ステップS410)、上述したステッ
プS403〜S407のイベントデータEVの送信処理
が繰り返される。そして、1ブロックすなわち4つのイ
ベントデータEVが送られて、順番レジスタYの順番デ
ータODが“4н”になれば、このイベントデータEV
の送信処理がリターンされる。
If they match, the received command data CM of the reception register A is equal to the order data OD of the order register Y, that is, the event data EV is sent without an error, and the next event data EV is requested to be sent. It is determined whether it has been done (step S407).
If requested, the order data OD of the order register Y is incremented by 1 (step S410), and the above-described event data EV transmission processing of steps S403 to S407 is repeated. Then, if one block, that is, four event data EVs are sent and the order data OD of the order register Y becomes "4н", this event data EV
The transmission process of is returned.

【0116】また、上記ステップS407で、受信レジ
スタAのコマンドデータCMが順番レジスタYの順番デ
ータODに等しくないとき、または受信レジスタAのコ
マンドデータCMが“0E0н”すなわちコマンド解釈
エラーならば(ステップS408)、さらに上記コマン
ドデータCMが“0EEн”すなわちタイムアウトなら
ば(ステップS409)、再度はじめから上記ステップ
S403〜S407のイベントデータEVの送信処理が
繰り返される。上記ステップS408、S409で、コ
マンドデータCMがコマンド解釈エラーでもタイムアウ
トでもなければ、その他の処理が行われる(ステップS
412)。
If the command data CM of the receiving register A is not equal to the order data OD of the order register Y in step S407, or if the command data CM of the receiving register A is "0E0н", that is, a command interpretation error (step S407). S408), and if the command data CM is "0EEн", that is, time-out (step S409), the process of transmitting the event data EV in steps S403 to S407 is repeated from the beginning. If the command data CM is neither a command interpretation error nor a timeout in steps S408 and S409, other processing is performed (step S).
412).

【0117】なお、上述した処理のほか、インターバル
割り込みルーチン、受信割り込みルーチンの処理もメイ
ンCPU103によって実行される。このインターバル
割り込みルーチンは周期的に行われ、キー、パネルスイ
ッチのオン/オフの検出が行われ、この検出に応じたイ
ベントデータEVが入力/出力回路100のイベントキ
ューレジスタEQにセットされる。
In addition to the above-mentioned processing, the main CPU 103 also executes processing of an interval interrupt routine and a reception interrupt routine. This interval interrupt routine is periodically executed to detect ON / OFF of the key and the panel switch, and the event data EV corresponding to the detection is set in the event queue register EQ of the input / output circuit 100.

【0118】上記受信割り込みルーチンは、入力/出力
回路100を介してMIDIデータ等のシリアルデータ
が受信されたときに実行され、このシリアルデータが解
読され、図4のイベントデータEVに変換されて、入力
/出力回路100のイベントキューレジスタEQにセッ
トされる。
The reception interrupt routine is executed when serial data such as MIDI data is received through the input / output circuit 100, the serial data is decoded and converted into the event data EV shown in FIG. It is set in the event queue register EQ of the input / output circuit 100.

【0119】《16》マスタCPU301のメインルー
チン 図20は、マスタCPU301によって実行されるメイ
ンルーチンのフローチャートを示す。まず、マスタCP
U301の演算モードが16進にセットされ(ステップ
T101)、スタックポイントレジスタsのスタックポ
イントデータspが“0FFн”にリセットされ(ステ
ップT102)、RAM108、インターフェイスユニ
ット203、その他の回路のイニシャライズが行われる
(ステップT103)。
<< 16 >> Main Routine of Master CPU 301 FIG. 20 shows a flowchart of a main routine executed by the master CPU 301. First, the master CP
The operation mode of U301 is set to hexadecimal (step T101), the stack point data sp of the stack point register s is reset to "0FFн" (step T102), and the RAM 108, the interface unit 203, and other circuits are initialized. (Step T103).

【0120】次いで、メインCPU103との入力/出
力タイミングを合わせるためのハンドシェーク処理が行
われ(ステップT104)、コミュニケーションレジス
タCOMに“0FFн”の通信正常終了のコマンドデー
タCMがセットされる(ステップT105)。そして、
インターフェイスユニット203のバッファ502のイ
ベントデータEVが読み出されるイベント受信処理が実
行され(ステップT106)、返値レジスタrtvのイ
ベントデータEVが受信レジスタaにセットされる(ス
テップT107)。
Next, a handshake process for adjusting the input / output timing with the main CPU 103 is performed (step T104), and the command data CM of "0FFн" for normal communication termination is set in the communication register COM (step T105). . And
Event reception processing is executed in which the event data EV of the buffer 502 of the interface unit 203 is read (step T106), and the event data EV of the return value register rtv is set in the reception register a (step T107).

【0121】この受信レジスタaのイベントデータEV
が“0н”のノーイベントでなければ(ステップT10
8)、イベントデータEVに応じた処理が実行される
(ステップT109)。上記イベントデータEVが“0
н”のノーイベントであれば、ステップT109の処理
は行われない。
Event data EV of this reception register a
Is not a "0н" no event (step T10)
8) Then, the process according to the event data EV is executed (step T109). The event data EV is “0
If it is a "NO" event, the process of step T109 is not performed.

【0122】次いで、コミュニケーションレジスタCO
MのコマンドデータCMが、インターフェイスユニット
203のラッチ504へ送られ(ステップT110)、
通信バッファbufのイベントデータEVがマスタトー
ンジェネレータ105のトーンジェネレータ303及び
スレーブトーンジェネレータ106へ送られ(ステップ
T111)、チャンネル割り当てのための優先条件が設
定されて(ステップT112)、上記ステップT106
〜T112の処理が繰り返される。
Next, the communication register CO
The command data CM of M is sent to the latch 504 of the interface unit 203 (step T110),
The event data EV of the communication buffer buf is sent to the tone generator 303 and the slave tone generator 106 of the master tone generator 105 (step T111), the priority condition for channel allocation is set (step T112), and the above step T106.
The process from to T112 is repeated.

【0123】《17》イベント受信処理(ステップT1
06) 図21は、マスタCPU301によって実行される上記
ステップT106のイベントデータEVの受信処理のフ
ローチャートを示す。まず返値レジスタrtvが“0
н”にクリアされ(ステップT201)、インターフェ
イスユニット203のバッファ502のイベントデータ
EVが読み出されて受信レジスタaにセットされ(ステ
ップT202)、このイベントデータEVと上記バッフ
ァ502のイベントデータEVとが比較される(ステッ
プT203)。一致せず、読み出しエラーならば、再度
上記ステップT202、T203のイベントデータEV
の読み出し処理が行われる。
<< 17 >> Event reception process (step T1
06) FIG. 21 shows a flowchart of the reception process of the event data EV in step T106 executed by the master CPU 301. First, the return value register rtv is "0".
is cleared (step T201), the event data EV of the buffer 502 of the interface unit 203 is read and set in the reception register a (step T202), and this event data EV and the event data EV of the buffer 502 are If they do not match and if there is a read error, the event data EV in steps T202 and T203 is again compared.
Read processing is performed.

【0124】一致していれば、受信レジスタaのイベン
トデータEVと“80н”との論理積、すなわちイベン
トデータEVの最上位ビットデータの抽出が行われて臨
時レジスタALにセットされる(ステップT204)。
そして、上記受信レジスタaのイベントデータEVが
“0н”でない、すなわち受信データがあれば(ステッ
プT205)、タイマカウンタTにタイムカウントデー
タTMの初期値がセットされ(ステップT206)、送
信レジスタxが“0н”にクリアされる(ステップT2
07)。
If they match, the logical product of the event data EV of the reception register a and "80н", that is, the most significant bit data of the event data EV is extracted and set in the temporary register AL (step T204). ).
Then, if the event data EV of the reception register a is not “0н”, that is, if there is reception data (step T205), the initial value of the time count data TM is set in the timer counter T (step T206), and the transmission register x is set. Cleared to "0н" (step T2)
07).

【0125】次いで、送信レジスタxの順番データOD
に応じた通信バッファbufのエリアに、上記臨時レジ
スタALのイベントデータEVの最上位ビットデータが
セットされ(ステップT208)、送信レジスタxの順
番データODが“3н”、すなわち1ブロック−4つ全
てのイベントデータEVがまだ送られていなければ(ス
テップT209)、送信レジスタxの順番データODが
インターフェイスユニット203のラッチ504へ送ら
れて、次のイベントデータEVの送信がリクエストされ
る(ステップT212)。
Next, the order data OD of the transmission register x
The most significant bit data of the event data EV of the temporary register AL is set in the area of the communication buffer buf according to (step T208), and the order data OD of the transmission register x is "3н", that is, 1 block-4 all. If the event data EV of No. has not been sent yet (step T209), the order data OD of the transmission register x is sent to the latch 504 of the interface unit 203, and the transmission of the next event data EV is requested (step T212). .

【0126】そして、タイマカウンタTのタイムカウン
トデータTMがまだ“0н”にならず、タイムアウトに
なっていなければ(ステップT213)、インターフェ
イスユニット203のバッファ502のイベントデータ
EVが読み出されて受信レジスタaにセットされ(ステ
ップT215)、このイベントデータEVと上記バッフ
ァ502のイベントデータEVとが比較される(ステッ
プT216)。
If the time count data TM of the timer counter T has not yet become "0н" and has not timed out (step T213), the event data EV of the buffer 502 of the interface unit 203 is read and the reception register. It is set to a (step T215), and this event data EV is compared with the event data EV of the buffer 502 (step T216).

【0127】一致していれば、受信レジスタaのイベン
トデータEVがインターフェイスユニット203にセッ
トされ(ステップT217)、送信レジスタxの順番デ
ータODに応じた通信バッファbufのイベントデータ
EVの最上位ビットデータと、受信レジスタaのイベン
トデータEVとの排他的論理和がとられ、イベントデー
タEVの最上位ビットデータのみがクリアされ、受信レ
ジスタaにセットされる(ステップT218)。
If they match, the event data EV of the reception register a is set in the interface unit 203 (step T217), and the most significant bit data of the event data EV of the communication buffer buf corresponding to the order data OD of the transmission register x. And the exclusive OR of the event data EV of the reception register a, only the most significant bit data of the event data EV is cleared and set in the reception register a (step T218).

【0128】次いで、一致していれば、受信レジスタa
のイベントデータEVと“80н”との論理積、すなわ
ちイベントデータEVの最上位ビットデータの抽出が行
われて臨時レジスタALにセットされ(ステップT21
9)、受信レジスタaのイベントデータEVが“0н”
でなく、すなわち受信データがあれば(ステップT22
0)、送信レジスタxの順番データODが+1されて
(ステップT221)、受信レジスタaのイベントデー
タEVが臨時レジスタALを介して通信バッファbuf
にセットされていく。
Then, if they match, the reception register a
Of the event data EV and “80н”, that is, the most significant bit data of the event data EV is extracted and set in the temporary register AL (step T21).
9), the event data EV of the reception register a is “0н”
Not, that is, if there is received data (step T22
0), the order data OD of the transmission register x is incremented by 1 (step T221), and the event data EV of the reception register a is transferred to the communication buffer buf via the temporary register AL.
Will be set to.

【0129】上記ステップT209で、送信レジスタx
の順番データODが“3н”、すなわち1ブロックの4
つのイベントデータEVがすでに送られていれば、送信
レジスタxの順番データODがインターフェイスユニッ
ト203のラッチ504へ送られ(ステップT21
0)、返値レジスタrtvに“1н”がセットされ(ス
テップT211)、メインCPU103に1ブロック分
のイベントデータEVの送信が終ったことが伝えられ
る。また、上記ステップT213で、タイマカウンタT
のタイムカウントデータTMが“0н”になって、タイ
ムアウトになっていれば、タイムアウトを示す“0EE
н”のコマンドデータCMがコミュニケーションレジス
タCOMにセットされる(ステップT214)。
At step T209, the transmission register x
Order data OD of "3н", that is, 4 of 1 block
If one event data EV has already been sent, the order data OD of the transmission register x is sent to the latch 504 of the interface unit 203 (step T21).
0), "1н" is set in the return value register rtv (step T211), and the main CPU 103 is notified that the transmission of the event data EV for one block is completed. In step T213, the timer counter T
If the time count data TM of “0” is “0н” and the time is out, “0EE” indicating the time out
The command data CM of "" is set in the communication register COM (step T214).

【0130】《18》イベント実行処理(ステップT1
09) 図22は、マスタCPU301によって実行される上記
ステップT109のイベント実行処理のフローチャート
を示す。まず、上記通信バッファbufに記憶されたイ
ベントデータEVが解読され、返値レジスタrtvにセ
ットされ(ステップT301)、この返値レジスタrt
vの解読されたイベントデータEVが送信レジスタxに
セットされる(ステップT302)。
<< 18 >> Event Execution Processing (Step T1
09) FIG. 22 shows a flowchart of the event execution processing of the above step T109 executed by the master CPU 301. First, the event data EV stored in the communication buffer buf is decoded and set in the return value register rtv (step T301).
The decoded event data EV of v is set in the transmission register x (step T302).

【0131】そして、この送信レジスタxのイベントデ
ータEVが識別され(ステップT303)、イベントデ
ータEVが“0н”ならば、受信レジスタaに“0E0
н”のコマンド解読エラーのコマンドデータCMがセッ
トされ(ステップT311)、このコマンドデータCM
がさらにコミュニケーションレジスタCOMにセットさ
れる(ステップT318)。
Then, the event data EV of the transmission register x is identified (step T303). If the event data EV is "0н", "0E0" is stored in the reception register a.
The command data CM of the command decoding error of "н" is set (step T311), and this command data CM
Is further set in the communication register COM (step T318).

【0132】また、上記イベントデータEVが“2н”
のキーオン/キーオフのイベントであれば、キーオン/
キーオフ処理が行われる(ステップT304)。上記イ
ベントデータEVが“4н”の音色変更のイベントであ
れば、音色変更処理が行われる(ステップT305)。
上記イベントデータEVが“6н”の音量変更のイベン
トであれば、音量変更処理が行われる(ステップT30
6)。上記イベントデータEVが“8н”の音色ごとの
音程変更のイベントであれば、音色ごとの音程変更処理
が行われる(ステップT307)。
The event data EV is "2н".
Key on / key off event of key on /
Key-off processing is performed (step T304). If the event data EV is an event of tone color change of "4н", tone color change processing is performed (step T305).
If the event data EV is a volume change event of "6н", a volume change process is performed (step T30).
6). If the event data EV is a pitch change event for each tone color of "8н", a pitch change process for each tone color is performed (step T307).

【0133】上記ステップT304では、イベントデー
タEVの中のキーナンバデータに応じた周波数ナンバデ
ータが、マスタCPU301によって、トーンジェネレ
ータ303またはスレーブトーンジェネレータ106に
セットされる。また、イベントデータEVの中の音色チ
ャンネルが示す音色ナンバデータに応じた上位読み出し
アドレスデータRAと、上記下位読み出しアドレスデー
タとが、マスタCPU301によって、RAM108の
アサインメントメモリ306にセットされるか、または
拡張アドレスジェネレータ205の2ビットラッチ80
1a〜1101fにセットされる。
In step T304, the master CPU 301 sets the frequency number data corresponding to the key number data in the event data EV in the tone generator 303 or the slave tone generator 106. Further, the master CPU 301 sets the upper read address data RA corresponding to the tone color data indicated by the tone color channel in the event data EV and the lower read address data in the assignment memory 306 of the RAM 108, or 2-bit latch 80 of extended address generator 205
1a to 1101f.

【0134】このとき、時分割チャンネルナンバデータ
CNが、マスタCPU301によって、拡張アドレスジ
ェネレータ205のフリップフロップ701a〜701
dにセットされるとともに、マスタ/スレーブビット信
号M/Sが、マスタCPU301によって、フリップフ
ロップ701eにセットされる。上記ステップT305
では上記音色チャンネルに対応する音色ナンバデータが
変更され、ステップT306では音量データが変更され
る。また、上記ステップT307では音色チャンネルで
発音中の時分割チャンネルの周波数ナンバデータが変更
される。
At this time, the time-division channel number data CN is transferred to the flip-flops 701a to 701 of the extended address generator 205 by the master CPU 301.
While being set to d, the master / slave bit signal M / S is set to the flip-flop 701e by the master CPU 301. Step T305 above
The tone color number data corresponding to the tone color channel is changed, and the volume data is changed in step T306. Further, in the step T307, the frequency number data of the time division channel being sounded by the tone color channel is changed.

【0135】上記イベントデータEVが“Aн”の全体
の音程変更のイベントであれば、全体の音程変更処理が
行われる(ステップT308)。上記イベントデータE
Vが“Cн”の再イニシャライズのイベントであれば、
再イニシャライズ処理が行われ(ステップT309)、
RAM108、インターフェイスユニット203のイニ
シャライズ処理が行われる(ステップT310)。そし
て、上記T304〜T310の各処理の後に、受信レジ
スタaに“0FFн”の通信正常終了のコマンドデータ
CMがセットされ(ステップT312〜T317)、こ
のコマンドデータCMがさらにコミュニケーションレジ
スタCOMにセットされる(ステップT318)。
If the event data EV is the event for changing the entire pitch of "Aн", the entire pitch changing process is performed (step T308). Event data E above
If V is the event of "Cн" re-initialization,
Re-initialization processing is performed (step T309),
The RAM 108 and the interface unit 203 are initialized (step T310). After each of the processes of T304 to T310, the command data CM of "0FFн" for normal communication termination is set in the reception register a (steps T312 to T317), and this command data CM is further set in the communication register COM. (Step T318).

【0136】《19》イベント解読処理(ステップT3
01) 図23は、マスタCPU301によって実行される上記
ステップT301のイベント解読処理のフローチャート
を示す。まず、通信バッファbufの先頭のイベントデ
ータEVが受信レジスタaにセットされ(ステップT4
01)、この受信レジスタaのイベントデータEVが
“80н”、すなわち再イニシャライズのイベントデー
タEVであれば(ステップT402)、受信レジスタa
に“0Cн”の再イニシャライズのイベントデータEV
がセットされ(ステップT403)、さらにこのイベン
トデータEVが返値レジスタrtvにもセットされる
(ステップT408)。
<< 19 >> Event decoding process (step T3)
01) FIG. 23 shows a flowchart of the event decoding process of step T301 executed by the master CPU 301. First, the event data EV at the head of the communication buffer buf is set in the reception register a (step T4).
01), if the event data EV of this reception register a is “80н”, that is, the event data EV of re-initialization (step T402), the reception register a
Event data EV for re-initialization of "0Cн"
Is set (step T403), and this event data EV is also set in the return value register rtv (step T408).

【0137】上記ステップT402で、上記イベントデ
ータEVが“80н”でなければ、通信バッファbuf
の2番目のイベントの種類を示すイベントデータEVが
受信レジスタaにセットされ(ステップT404)、こ
のイベントデータEVと“70н”との論理積、すなわ
ちイベントデータEVの上位2ビット目〜4ビット目の
データが抽出され、受信レジスタaにセットされる(ス
テップT405)。さらに、この受信レジスタaのイベ
ントデータEVが4ビット下位へシフトされ、送信レジ
スタxにセットされ(ステップT406)、このイベン
トデータEVが変換されて受信レジスタaにセットされ
る(ステップT407)。この変換は、“000”→
“2н”、“011”→“4н”、“100”→“6
н”、“110”→“8н”、“111”→“Aн”で
あり、これら“2н”“4н”“6н”“8н”“A
н”は、上述したステップT303で識別される。
At the step T402, if the event data EV is not "80н", the communication buffer buf
Event data EV indicating the type of the second event of the event data is set in the reception register a (step T404), and the logical product of this event data EV and "70н", that is, the upper 2nd to 4th bits of the event data EV Data is extracted and set in the reception register a (step T405). Further, the event data EV of the reception register a is shifted to the lower 4 bits and set in the transmission register x (step T406). The event data EV is converted and set in the reception register a (step T407). This conversion is "000" →
“2н”, “011” → “4н”, “100” → “6”
н ”,“ 110 ”→“ 8н ”,“ 111 ”→“ Aн ”, and these are“ 2н ”“ 4н ”“ 6н ”“ 8н ”“ A
"" is identified in step T303 described above.

【0138】なお、上述した処理のほか、インターバル
割り込みルーチンの処理もマスタCPU301によって
実行される。このインターバル割り込みルーチンは周期
的に行われ、上記タイムカウンタTのタイムカウントデ
ータTMの値がマイナスでなければ、ディクリメントさ
れる。 本発明は上記実施例に限定されず、本発明の趣
旨を逸脱しない範囲で種々変更可能である。例えば、上
記拡張アドレスジェネレータ205がRAMとされ、こ
のRAMはマスタ/スレーブにつきそれぞれ12チャン
ネル分のメモリエリアを有し、上記音色ナンバデータ
(上位読み出しアドレスデータRA)が、マスタCPU
301によって、対応するチャンネルメモリエリアに書
き込まれる。そして、このRAMの読み出し/書き込み
アドレスデータとして、上記クロック信号φ4、φ5、
φ6、φ7、φ8が用いられ、書き込み/読み出し信号
W/Rとして、上記クロック信号φ2が用いられる。
In addition to the above-mentioned processing, the master CPU 301 also executes the processing of the interval interrupt routine. This interval interrupt routine is periodically executed, and if the value of the time count data TM of the time counter T is not negative, it is decremented. The present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, the extended address generator 205 is a RAM, and each RAM has a memory area for 12 channels for each master / slave, and the tone color data (upper read address data RA) is a master CPU.
By 301, it is written in the corresponding channel memory area. Then, as the read / write address data of this RAM, the clock signals φ4, φ5,
φ6, φ7, and φ8 are used, and the clock signal φ2 is used as the write / read signal W / R.

【0139】[0139]

【発明の効果】以上詳述したように、本発明は、音楽デ
ータとこの音楽データの通信に関する通信制御情報と
が、送出手段からデータバス、通信制御手段を介して、
受入手段にパラレルに送られるようにした。従って、音
楽データと通信制御情報とがパラレルに伝送されるの
で、データ通信ビットにおいて無駄な空きビットがなく
なり、システム全体を有効に使うことができる等の効果
を奏する。また、音楽データと通信制御情報とが同時に
送られるので、通信制御情報に応じた処理と音楽データ
に応じた処理とが同時または短い時間内に行われ、処理
全体が迅速かつ円滑に実行される等の効果を奏する。
As described above in detail, according to the present invention, the music data and the communication control information concerning the communication of the music data are transmitted from the sending means through the data bus and the communication control means.
I was able to send in parallel to the acceptance means. Therefore, since the music data and the communication control information are transmitted in parallel, there is no needless waste bit in the data communication bits, and the entire system can be effectively used. Further, since the music data and the communication control information are sent at the same time, the processing according to the communication control information and the processing according to the music data are performed simultaneously or within a short time, and the entire processing is executed quickly and smoothly. And so on.

【図面の簡単な説明】[Brief description of drawings]

【図1】電子楽器の全体回路図である。FIG. 1 is an overall circuit diagram of an electronic musical instrument.

【図2】送受制御回路104を示す回路図である。FIG. 2 is a circuit diagram showing a transmission / reception control circuit 104.

【図3】インターフェイスユニット203を示す回路図
である。
FIG. 3 is a circuit diagram showing an interface unit 203.

【図4】イベントデータEV及びコマンドデータCMの
フォーマットを示す図である。
FIG. 4 is a diagram showing formats of event data EV and command data CM.

【図5】マスタトーンジェネレータ105及びその周辺
回路を示す回路図である。
FIG. 5 is a circuit diagram showing a master tone generator 105 and its peripheral circuits.

【図6】バスタイミングコントローラ302、アドレス
バスコントローラ304及びデータバスコントローラ3
05を示す回路図である。
FIG. 6 is a bus timing controller 302, an address bus controller 304, and a data bus controller 3
It is a circuit diagram which shows 05.

【図7】電子楽器内の各種信号のタイムチャートを示す
図である。拡張アドレスジェネレータ205を示す回路
図である。
FIG. 7 is a diagram showing a time chart of various signals in the electronic musical instrument. 3 is a circuit diagram showing an extended address generator 205. FIG.

【図8】クロックジェネレータ204を示す回路図であ
る。
FIG. 8 is a circuit diagram showing a clock generator 204.

【図9】拡張アドレスジェネレータ205を示す回路図
である。
FIG. 9 is a circuit diagram showing an extended address generator 205.

【図10】拡張アドレスジェネレータ205を示す回路
図である。
FIG. 10 is a circuit diagram showing an extended address generator 205.

【図11】拡張アドレスジェネレータ205を示す回路
図である。
FIG. 11 is a circuit diagram showing an extended address generator 205.

【図12】拡張アドレスジェネレータ205を示す回路
図である。
FIG. 12 is a circuit diagram showing an extended address generator 205.

【図13】拡張アドレスジェネレータ205を示す回路
図である。
FIG. 13 is a circuit diagram showing an extended address generator 205.

【図14】リセットコントローラ206を示す回路図で
ある。
FIG. 14 is a circuit diagram showing a reset controller 206.

【図15】RAM102、108内の各レジスタを示す
図である。
FIG. 15 is a diagram showing each register in RAMs 102 and 108.

【図16】メインCPU103によって実行されるメイ
ンルーチンのフローチャートを示す図である。
16 is a diagram showing a flowchart of a main routine executed by the main CPU 103. FIG.

【図17】メインCPU103によって実行されるイベ
ント実行処理(ステップS106)のフローチャートを
示す図である。
FIG. 17 is a diagram showing a flowchart of an event execution process (step S106) executed by the main CPU 103.

【図18】メインCPU103によって実行されるパネ
ルイベント処理、キーイベント処理及び受信イベント処
理(ステップS204〜S206)のフローチャートを
示す図である。
FIG. 18 is a diagram showing a flowchart of panel event processing, key event processing, and reception event processing (steps S204 to S206) executed by the main CPU 103.

【図19】メインCPU103によって実行されるイベ
ントデータEV送信処理(ステップS303)のフロー
チャートを示す図である。
FIG. 19 is a diagram showing a flowchart of event data EV transmission processing (step S303) executed by the main CPU 103.

【図20】マスタCPU301によって実行されるメイ
ンルーチンののフローチャートを示す図である。
FIG. 20 is a diagram showing a flowchart of a main routine executed by the master CPU 301.

【図21】マスタCPU301によって実行されるイベ
ントデータEV受信処理(ステップT106)のフロー
チャートを示す図である。
FIG. 21 is a diagram showing a flowchart of event data EV reception processing (step T106) executed by the master CPU 301.

【図22】マスタCPU301によって実行されるイベ
ント実行処理(ステップT109)のフローチャートを
示す図である。
FIG. 22 is a diagram showing a flowchart of an event execution process (step T109) executed by the master CPU 301.

【図23】マスタCPU301によって実行されるイベ
ント解読処理(ステップT301)のフローチャートを
示す図である。
23 is a diagram showing a flowchart of an event decoding process (step T301) executed by the master CPU 301. FIG.

【符号の説明】[Explanation of symbols]

100…入力/出力回路、103…メインCPU、10
4…送受制御回路、105…マスタトーンジェネレー
タ、106…スレーブトーンジェネレータ、109…マ
スタクロックジェネレータ、117…外部リセット回
路、203…インターフェイスユニット、204、40
8…クロックジェネレータ、205…拡張アドレスジェ
ネレータ、206…リセットコントローラ、301…マ
スタCPU、302…バスタイミングコントローラ、3
03…トーンジェネレータ、304…アドレスバスコン
トローラ、305…データバスコントローラ、306…
アサインメントメモリ、501、504…ラッチ、40
1〜404、402、503、602、1204、12
09…バッファ、406、407、505〜508…ナ
ンドゲート、608〜611、703、704、806
a、806b、1203…アンドゲート、601、60
5〜607、701a〜701e、1201、120
2、1206〜1208…フリップフロップ、603、
604…カウンタ、702…デコーダ回路、801a〜
1101f…2ビットラッチ、802a〜805b、9
02a〜1103b…セレクタ、S、s…スタックポイ
ントレジスタ、RTV、rtv…返値レジスタ、EQ…
イベントキューレジスタ、T…タイマカウンタ、AL…
臨時レジスタ、X、x…送信レジスタ、BUF、buf
…通信バッファ、A、a…受信レジスタ、Y…順番レジ
スタ、COM…コミュニケーションレジスタ。
100 ... Input / output circuit, 103 ... Main CPU, 10
4 ... Transmission / reception control circuit, 105 ... Master tone generator, 106 ... Slave tone generator, 109 ... Master clock generator, 117 ... External reset circuit, 203 ... Interface unit, 204, 40
8 ... Clock generator, 205 ... Extended address generator, 206 ... Reset controller, 301 ... Master CPU, 302 ... Bus timing controller, 3
03 ... Tone generator, 304 ... Address bus controller, 305 ... Data bus controller, 306 ...
Assignment memory, 501, 504 ... Latch, 40
1-404, 402, 503, 602, 1204, 12
09 ... buffer, 406, 407, 505-508 ... NAND gate, 608-611, 703, 704, 806
a, 806b, 1203 ... AND gate, 601, 60
5 to 607, 701a to 701e, 1201, 120
2, 1206-1208 ... Flip-flop, 603,
604 ... Counter, 702 ... Decoder circuit, 801a ...
1101f ... 2-bit latch, 802a to 805b, 9
02a to 1103b ... Selector, S, s ... Stack point register, RTV, rtv ... Return value register, EQ ...
Event queue register, T ... Timer counter, AL ...
Temporary register, X, x ... Transmission register, BUF, buf
... communication buffer, A, a ... reception register, Y ... order register, COM ... communication register.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】音楽データと、この音楽データの通信に関
する通信制御情報とを、パラレルに送り出す送出手段
と、 この送出手段によって送り出された音楽データ及び通信
制御情報がパラレルに送られる第1のデータバスと、 この第1のデータバスを介して、パラレルに送られてき
た音楽データ及び通信制御情報を受け入れ、さらにこの
受け取った音楽データ及び通信制御情報をパラレルに送
り出す通信制御手段と、 この通信制御手段からパラレルに送り出された音楽デー
タ及び通信制御情報がパラレルに送られる第2のデータ
バスと、 この第2のデータバスを介して、パラレルに送られてき
た音楽データ及び通信制御情報を受け入れ、音楽データ
に応じた音楽処理を行うとともに、通信制御情報に応じ
た通信制御を行う受入手段とを備えたことを特徴とする
音楽情報処理システム。
1. Transmission means for transmitting music data and communication control information relating to communication of the music data in parallel, and first data for transmitting the music data and communication control information transmitted by the transmission means in parallel. A bus, communication control means for receiving music data and communication control information sent in parallel via the first data bus, and further sending out the received music data and communication control information in parallel; A second data bus to which music data and communication control information sent in parallel from the means are sent in parallel, and music data and communication control information sent in parallel via the second data bus, Equipped with a reception means for performing music processing according to music data and performing communication control according to communication control information. A music information processing system characterized by the above.
【請求項2】上記送出手段はCPUであることを特徴と
する請求項1記載の音楽情報処理システム。
2. The music information processing system according to claim 1, wherein said transmitting means is a CPU.
【請求項3】上記受入手段はCPUであることを特徴と
する請求項1記載の音楽情報処理システム。
3. The music information processing system according to claim 1, wherein said receiving means is a CPU.
【請求項4】上記送出手段による上記音楽データ及び通
信制御情報の送り出し処理は、送出手段の音楽処理のメ
インルーチンの処理の中に含まれることを特徴とする請
求項2記載の音楽情報処理システム。
4. The music information processing system according to claim 2, wherein the sending-out processing of the music data and the communication control information by the sending means is included in the main routine of the music processing of the sending means. .
【請求項5】上記受入手段による上記音楽データ及び通
信制御情報の受け入れ処理は、受入手段の音楽処理のメ
インルーチンの処理の中に含まれることを特徴とする請
求項3記載の音楽情報処理システム。
5. The music information processing system according to claim 3, wherein the receiving processing of the music data and the communication control information by the receiving means is included in the processing of the main routine of the music processing of the receiving means. .
【請求項6】上記音楽データは、複数回に分割されて通
信され、上記通信制御情報は、この複数回の回数を示し
ていることを特徴とする請求項1記載の音楽情報処理シ
ステム。
6. The music information processing system according to claim 1, wherein the music data is divided and communicated a plurality of times, and the communication control information indicates the number of times of the plurality of times.
【請求項7】上記通信制御手段音楽データは、バッファ
であることを特徴とする請求項1記載の音楽情報処理シ
ステム。
7. The music information processing system according to claim 1, wherein the communication control means music data is a buffer.
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JPS50103947A (en) * 1974-01-14 1975-08-16
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