JPH06180342A - Ic evaluating device - Google Patents

Ic evaluating device

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JPH06180342A
JPH06180342A JP35284192A JP35284192A JPH06180342A JP H06180342 A JPH06180342 A JP H06180342A JP 35284192 A JP35284192 A JP 35284192A JP 35284192 A JP35284192 A JP 35284192A JP H06180342 A JPH06180342 A JP H06180342A
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JP
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ic
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timing
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JP35284192A
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Japanese (ja)
Inventor
Atsushi Taguchi
淳 田口
Original Assignee
Ono Sokki Co Ltd
株式会社小野測器
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Abstract

PURPOSE: To enable an IC evaluating device to be handled as software so as to improve the flexibility of the device by providing a programmable logic device in a timing setting section.
CONSTITUTION: A programmable logic device is provided in a timing setting section 9 which is connected with a sequencer 6. When, for example, an external status 1 is at cycle terminating timing, another external status 2 is in an addressing status, reading status, or writing status, etc., and the input from the outside is a start signal, stop signal, offset signal, etc. The programming of the section 9 can be achieved by storing a binary data file for configuration in a ROM, serial ROMs, external memory, etc. Therefore, the flexibility of this IC evaluating device can be improved, because the internal logic of the device can be controlled from the outside, the system constitution of the device can be simplified as a whole, and the device can be handled as software.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はICのバーンインを行うためのIC評価装置に係り、特に、ピンアサインや印加タイミングを任意に設定できるようにしたIC評価装置に関するものである。 The present invention relates relates to IC evaluation device for performing burn-in IC, and particularly relates to IC test system can be arbitrarily set the pin assignments and application timing.

【0002】 [0002]

【従来の技術】IC(半導体集積回路)の評価の1つにバーンインがある。 There are burn in one of the evaluation of the Prior Art IC (semiconductor integrated circuit). このバーンインは、パッケージ化されたIC(特に、メモリ、ロジックIC)を高温及び低温(冷凍器及びヒータを用いて行う)の雰囲気のもとで信号及び電源電圧を印加して実動作をさせ、初期不良を加速させることを目的として行われる。 The burn-in packaged IC (especially, a memory, a logic IC) was high and low temperature applied to the actual operation of the signal and the power supply voltage under an atmosphere of (freezer and carried out using a heater), performed in order to accelerate the initial failure. このバーンインは、LC、LSIテスタの前の工程において行われる。 This burn-in, LC, carried out in the previous step of the LSI tester.
このバーンインのための装置はバーンイン装置と呼ばれるが、これはIC評価装置の1つである。 This apparatus for burn-called burn-in system, which is one of the IC evaluation device.

【0003】バーンイン装置について更に説明する。 [0003] will be further described burn-in system. バーンイン装置は電源電圧印加のみのスタティックな状態での評価機能、実際の信号を印加するダイナミックな状態での評価機能を備え、評価対象のICを搭載するテストボード(DUT)、この基板を収納するチャンバー、 Burn-in system evaluation function in the static state of only the power supply voltage is applied, with the evaluation function of the dynamic state of applying the actual signal, the test board for mounting an IC to be evaluated (DUT), accommodating the substrate Chamber,
冷凍機、ヒータ、CPUなどを主体とする制御部(チャンバー内の温度制御、ICへの信号印加制御などを含む)、送風機、電源部などから成る。 Refrigerator, heater, control unit composed mainly of such as a CPU (temperature control in the chamber, including signal application control to IC), blowers, and the like power supply unit. DUTは、複数枚を1ゾーンとして扱い、1つのチャンバー内に複数のゾーン分が装填される。 DUT treats plurality as one zone, a plurality of zones component is loaded into one chamber.

【0004】そして、上記制御部は、設定値などを入力するキーボード、記憶装置、プリンタ、表示装置(CR [0004] Then, the control unit, a keyboard for inputting a set value, a storage device, a printer, a display device (CR
Tディスプレイなど)、パターンジェネレータ(P T display, etc.), pattern generator (P
G)、インターフェース回路(I/O)、ドライバ、電源部などから構成されている。 G), an interface circuit (I / O), a driver, and a like power unit.

【0005】図3は従来のIC評価装置の制御部を示すブロック図である。 [0005] FIG. 3 is a block diagram showing a control section of the conventional IC evaluation device.

【0006】PG1にはDUTのピン状態に合わせてP [0006] The PG1 in accordance with the pin state of the DUT P
G出力を設定するためのタイミング設定部2が接続され、このタイミング設定部2にはインターフェース回路3が接続され、このインターフェース回路3には複数枚のDUT4(各1枚には複数個のICが実装されている)が接続されている。 Timing setting section 2 for setting the G output is connected to the timing setting unit 2 is connected to the interface circuit 3, a plurality of IC in a plurality of DUT 4 (one each for the interface circuit 3 is have been implemented) are connected.

【0007】PG1からはテストを行うためのパターン信号が出力され、そのパターン信号の振り分けがタイミング設定部2によって決められ、インターフェース回路3を介してDUT4の各々に動作信号が与えられ、上記したようにバーンインが行われる。 [0007] PG1 pattern signal is outputted for testing from its distribution pattern signal is determined by the timing setting section 2, the operation signal is provided to each of DUT4 through the interface circuit 3, as described above burn-in is performed.

【0008】図4はタイミング設定部2の詳細を示すブロック図である。 [0008] FIG. 4 is a block diagram showing the details of the timing setting section 2.

【0009】タイミング設定部2は、基準クロック発生回路5、この基準クロック発生回路5から与えられる基準クロックに基づいて動作するシーケンサ6、このシーケンサ6に接続されるタイミング回路7、及びタイミング回路7の出力を選択して出力する接続部8から構成されている。 [0009] The timing setting section 2, a reference clock generating circuit 5, the sequencer 6 which operates on the basis of a reference clock supplied from the reference clock generating circuit 5, the timing circuit 7 is connected to the sequencer 6 and timing circuit 7, and a connecting portion 8 for selecting and outputting the output. タイミング回路7は、複数のシフトレジスタあるいはカウンタICを用いて構成され、接続部8は複数のリレー、マルチプレクサなどの組み合わせからなる。 The timing circuit 7 is constituted by using a plurality of shift registers or counters IC, connecting portion 8 is made of a combination, such as a plurality of relays, multiplexers.

【0010】シーケンサ6は基準クロック発生回路5の基準クロックに従ったタイミング用のクロックをスタート指令に応じて発生する。 [0010] The sequencer 6 is generated in accordance with a clock for timing in accordance with the reference clock of the reference clock generating circuit 5 to start command. このタイミング用クロックに基づいてタイミング回路7は、複数の出力端子(出力A The timing circuit based on the timing clock 7, a plurality of output terminals (output A
〜出力Dの4つ)のパターン信号に応じた信号を出力する。 And it outputs a signal corresponding to the pattern signals of the four) of ~ Output D. この出力信号は接続部8によって出力と出力の2つに振り分けられ、DUTデバイスの「OEバー」、 This output signal is distributed to two outputs and the output by the connecting section 8, "OE bar" of the DUT devices,
「CS」、「RAS」、「アドレスpin」などの端子へ印加される。 "CS", "RAS", is applied to the terminal, such as "address pin".

【0011】図5は接続部8の回路例を示すもので、タイミング回路7の出力端子の各々に2個のリレー接点(出力Aに対しては接点RL−1,RL−2、出力Bに対しては接点RL−3,RL−4、出力Cに対してはR [0011] Figure 5 shows a circuit example of the connection portion 8, the contact RL-1, RL-2 for two relay contact (output A to each of the output terminals of the timing circuit 7, the output B contact RL-3 is for, RL-4, with respect to the output C R
L−5,RL−6、出力Dに対してはRL−7,RL− L-5, RL-6, for the output D RL-7, RL-
8)が接続されている。 8) is connected. そして、接点RL−1、RL− Then, contact RL-1, RL-
3、RL−5、及びRL−7の出力側は共通接続されて出力となり、同様に、接点RL−2、RL−4、RL 3, the output side of the RL-5, and RL-7 becomes an output connected in common, similarly, the contact RL-2, RL-4, RL
−6及びRL−8の出力側も共通接続されて出力となっている。 6 and the output side of the RL-8 also has an output connected in common. 8個のリレーを適宜ON/OFFすることで、出力または出力にはタイミング回路7の出力の内の1つが送出される。 Eight relays appropriate ON / is OFF to be a one of the output of the timing circuit 7 is sent to the output or outputs.

【0012】 [0012]

【発明が解決しようとする課題】しかし、上記した従来技術にあっては、タイミング設定部の接続部にリレーなどを用いているため、DUTの品種変更、DUTへの印加信号の切り換え、印加タイミングの変更などへの対応に制限があるほか、設置スペースを広くとるという問題がある。 [SUMMARY OF THE INVENTION However, in the conventional technique described above, due to the use of such as a relay in the connection portion of the timing setting section, varieties change DUT, switching of the applied signal to the DUT, application timing in addition there is a corresponding to the limit of the change to such, there is a problem that a wider installation space.

【0013】本発明の目的は、フレキシビリティに優れ、高速動作の可能なタイミング変更を可能にするIC [0013] It is an object of the present invention is excellent in flexibility, IC to enable the possible timing change of the high-speed operation
評価装置を提供することにある。 And to provide an evaluation device.

【0014】 [0014]

【課題を解決するための手段】上記の目的を達成するために、この発明は、チャンバー内に評価用のICを実装した複数のテストボードを設置し、前記チャンバー内を所定の雰囲気に設定して前記ICの評価を行うIC評価装置において、プログラミングが可能な論理デバイスをタイミング設定部に配設するようにしている。 Means for Solving the Problems In order to achieve the above object, the present invention is to install a plurality of test boards with IC for evaluation in the chamber, to set the inside of the chamber to a predetermined atmosphere wherein in the evaluation IC evaluation device which performs the IC, it has a programming logic devices capable to be arranged in the timing setting section Te.

【0015】上記論理デバイスには、フィールド・プログラマブル・ゲート・アレイ(FPGA)を用いるのが適している。 [0015] The aforementioned logical devices, to use a field programmable gate array (FPGA) is suitable.

【0016】また、前記論理デバイスをソフトウェア的に用いるには、前記論理デバイスの回路ファイルをロードする手段を設ければよい。 Further, the use of the logical device by software may be provided means for loading the circuit files of the logical devices.

【0017】 [0017]

【作用】上記した手段によれば、FPGAのようなプログラミングが可能な論理デバイスは、外部から内部のロジック構成を制御でき、従来、リレーなどが行っていた機能をICにもたせることができ、全体のシステム構成においてもシンプルとなる。 SUMMARY OF] According to the above means, a logic device, such programming is possible as an FPGA may control the internal logic structure from the outside, conventionally, it is possible to have a function such as a relay is going to IC, the entire it becomes simple in the system configuration of. したがって、ソフトウェア的な扱いが可能になり、フレキシビリティを向上させることができる。 Accordingly, it enables software-treatment, it is possible to improve the flexibility. また、テストサイクルタイム(システム動作スピード)を速くすることができる。 Further, it is possible to increase the test cycle time (system operating speed).

【0018】また、論理デバイスに対するプログラミングをEWSなどを通して外部から行えるようにすることで、論理構成の変更が容易に行え、フレキシビリティを向上させることができる。 [0018] By that allows for the programming of logical device from the outside through such EWS, change the logical configuration can be easily performed, thereby improving the flexibility.

【0019】 [0019]

【実施例】図1は本発明によるIC評価装置のタイミング設定部の構成を示すブロック図である。 DETAILED DESCRIPTION FIG. 1 is a block diagram showing the configuration of a timing setting portion of IC evaluation apparatus according to the present invention.

【0020】ここに示すFPGA(Field Programmable [0020] FPGA shown here (Field Programmable
Gate Array:外部から設定データに基づきコンフィギュレーションすることにより内部論理構成や入出力ブロックの構成を決定し、ゲートの接続を変えることによりプログラムが可能な論理デバイス(PLD))9は、図4に示すタイミング回路7と接続部8の機能を合わせ持っており、シーケンサ6に接続される。 Gate Array: determining a structure of an internal logic structure and input-output block by configuration based on the setting data from an external logic device program is possible by changing the connection of the gate (PLD)) 9 is in Fig 4 and with a timing circuit 7 shown the functions of connecting portion 8 is connected to the sequencer 6. なお、図1における外部ステータス1は、例えば、サイクル終了タイミングであり、外部ステータス2は、アドレス、リードステータス、ライトステータスなどである。 The external status 1 in FIG. 1, for example, a cycle end timing, external status 2, address, read status, write status and the like. また、外部入力はスタート、ストップ、オートリセットの各信号などである。 The external input is start, stop, each signal of the automatic reset, etc..

【0021】FPGA9のプログラミングとしては、コンフィギュレーション用のバイナリーデータファイルをROM(リード・オンリー・メモリ)、シリアルRO [0021] as a programming of FPGA9 is, the binary data file for the configuration ROM (read-only memory), serial RO
M、外部メモリなどに蓄えておくことで達成される。 M, is accomplished by previously stored to an external memory.

【0022】また、図2に示すようにFPGA開発装置10、EWS(エンジニアリング・ワーク・ステーション)11を用いてプログラミングすることも可能である。 [0022] It is also possible to program with FPGA development device 10, EWS (engineering work station) 11 as shown in FIG. EWS11はLAN(ローカル・エリア・ネットワーク)12を介してFPGA開発装置10に接続され、 EWS11 is LAN connected to the FPGA development device 10 via a local area network () 12,
また、EWS11はインターフェース(I/O)14 Further, EWS11 the interface (I / O) 14
a,14b(ここでは説明の便宜上、2回路のみを図示している)を介してFPGA9a〜9d(ここでは4個のみを示しているが、個数に制限はない)が接続されている。 a, 14b (for convenience of explanation herein, illustrates only two circuits) (although here shows only four, the number is no limit to) FPGA9a~9d via is connected. FPGA開発装置10の出力はEWS11に蓄えられたあと、インターフェース14a,14bを介してFPGA9a〜9dにコンフィギュレーションすることでプログラミングを行うことができる。 After the output of the FPGA development device 10 is stored in the EWS11, it can be programmed by configuration to FPGA9a~9d via the interface 14a, 14b.

【0023】以上のように、FPGA9にコンフィギュレーションすることでロジックを任意に変更でき、ハードウェアによる変更や移動を行うことなく入出力の信号の意味付けを行うができる。 [0023] As described above, the logic can be arbitrarily changed by configuration to FPGA9, it performs the meaning of the input and output signals without changing or moving hardware. なお、EWS11に代え、 It should be noted that, instead of the EWS11,
パーソナルコンピュータ(PC)13を用いることもできる。 It is also possible to use a personal computer (PC) 13.

【0024】図1のFPGA9内部ではDUT4のピン配置に応じたプログラミングが行われ、この結果として得られるタイミング信号はインターフェース回路3を介してDUT4の各々に印加される。 [0024] Inside FPGA9 in FIG 1 is performed programmed in accordance with the pin arrangement of DUT4, timing signal obtained as a result is applied to each of the DUT4 through the interface circuit 3.

【0025】なお、前記実施例においては、図2に示すようにしてFPGAのプログラミングを行うものとしたが、これに代え、ROMを用いてもよい。 [0025] In the above embodiment, it is assumed that as shown in FIG. 2 for programming the FPGA, may be used instead of the ROM. この場合、D In this case, D
UT4の品種が変わる毎に交換をする必要がある。 It is necessary to make the exchange to each type of UT4 changes.

【0026】 [0026]

【発明の効果】本発明は上記の通り構成されているので、次に記載する効果を奏する。 According to the present invention which is configured as described above, the effect which will be described.

【0027】請求項1においては、チャンバー内に評価用のICを実装した複数のテストボードを設置し、前記チャンバー内を所定の雰囲気に設定して前記ICの評価を行うIC評価装置において、プログラミングが可能な論理デバイスを設定部に配設するようにしたので、ソフトウェア的な扱いが可能になり、フレキシビリティを向上させることができる。 [0027] In a first aspect, to install a plurality of test boards with IC for evaluation in the chamber, the set of the chamber to a predetermined atmosphere IC evaluation device for evaluating the IC, programming since so as to disposed in the setting unit logic devices capable enables software-treatment, it is possible to improve the flexibility. また、テストサイクルタイムを速くすることもできる。 In addition, it is also possible to increase the test cycle time.

【0028】請求項2においては、前記プログラミングが可能な論理デバイスは、フィールド・プログラマブル・ゲート・アレイを用いるようにしたので、フレキシビリティをもたせることができる。 [0028] In the second aspect, logical devices capable the programming, so was to use a field programmable gate array, it is possible to have flexibility.

【0029】請求項3においては、前記論理デバイスの回路ファイルをロードする手段を設けたので、論理デバイスに対するプログラミングをEWSなどを通して外部から行うことが可能になり、論理構成の変更が容易に行え、かつフレキシビリティを向上させることができる。 [0029] In the third aspect, since there is provided a means for loading the circuit files of the logical device, it is possible to program for the logical device from the outside through such EWS, easy to change the logical configuration, and it is possible to improve the flexibility.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のIC評価装置のタイミング設定部の構成を示すブロック図である。 1 is a block diagram showing the configuration of a timing setting portion of the IC evaluation apparatus of the present invention.

【図2】本発明にかかるFPGAに対しプログラミングを行うための構成を示すブロック図である。 To FPGA according to the present invention; FIG is a block diagram showing a configuration for performing programming.

【図3】従来のIC評価装置の制御部を示すブロック図である。 3 is a block diagram showing a control section of the conventional IC evaluation device.

【図4】図3に示すタイミング設定部の詳細を示すブロック図である。 4 is a block diagram showing the details of the timing setting section shown in FIG.

【図5】図4の接続部の回路を示す回路図である。 5 is a circuit diagram showing the circuit of the connection portion of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 PG(パターンジェネレータ) 2 タイミング設定部 3 インターフェース回路 4 DUT(テストボード) 5 基準クロック発生回路 6 シーケンサ 7 タイミング回路 8 信号切り換え回路 9,9a〜9d FPGA(フィールド・プログラマブル・ゲート・アレイ) 10 FPGA開発装置 11 EWS 12 LAN 13 パーソナルコンピュータ 14a,14b インターフェース 1 PG (pattern generator) 2 timing setting unit 3 interface circuit 4 DUT (test board) 5 reference clock generating circuit 6 sequencer 7 timing circuit 8 signal switching circuit 9,9a~9d FPGA (Field Programmable Gate Array) 10 FPGA development device 11 EWS 12 LAN 13 personal computers 14a, 14b interface

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 チャンバー内に評価用のICを実装した複数のテストボードを設置し、前記チャンバー内を所定の雰囲気に設定して前記ICの評価を行うIC評価装置において、プログラミングが可能な論理デバイスをタイミング設定部に配設したことを特徴とするIC評価装置。 [Claim 1] established a plurality of test boards with IC for evaluation in the chamber, in the evaluation IC evaluation apparatus for performing the set of the chamber to a predetermined atmosphere the IC, the programming is logic IC evaluation apparatus characterized by being arranged device timing setting unit.
  2. 【請求項2】 前記プログラミングが可能な論理デバイスは、フィールド・プログラマブル・ゲート・アレイ(FPGA)であることを特徴とする請求項1記載のI 2. A logic device capable the programming is, I according to claim 1, characterized in that it is a field programmable gate array (FPGA)
    C評価装置。 C evaluation device.
  3. 【請求項3】 前記論理デバイスの回路ファイルをロードする手段を有することを特徴とする請求項1記載のI 3. I according to claim 1, characterized in that it comprises a means for loading the circuit files of the logical devices
    C評価装置。 C evaluation device.
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