JPH06177745A - Bi-cmos logic circuit - Google Patents

Bi-cmos logic circuit

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Publication number
JPH06177745A
JPH06177745A JP4330330A JP33033092A JPH06177745A JP H06177745 A JPH06177745 A JP H06177745A JP 4330330 A JP4330330 A JP 4330330A JP 33033092 A JP33033092 A JP 33033092A JP H06177745 A JPH06177745 A JP H06177745A
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JP
Japan
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output
logic circuit
cmos logic
level
bi
Prior art date
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Withdrawn
Application number
JP4330330A
Other languages
Japanese (ja)
Inventor
Hiroshi Tsuruta
Shinobu Yabuki
忍 矢吹
博 鶴田
Original Assignee
Hitachi Ltd
Hitachi Micom Syst:Kk
株式会社日立マイコンシステム
株式会社日立製作所
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Publication date
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Abstract

PURPOSE: To supplement a deficient logic amplitude decreased by a base-emitter voltage of a transistor(TR) with an output of the TR by using a MOS TR so as to drive in phase an output of a CMOS logic circuit driven logically by a bipolar TR.
CONSTITUTION: A CMOS logic circuit section 2 to drive a bipolar TRQ1 is formed by using P-channel MOS TRs MP1, MP2 and N-channel MOS TRs MN1, MN2 and output nodes of them are connected to a base of the TRQ1. A TRMP3 provided separately is set always conductive by connecting its gate to a low level power supply potential and the TRMP3 is used to connect an output node of the circuit section 2 to an output. When the output is driven to an H level, the level of the circuit section 2 is boosted up to a power supply level by the TRs MP1, MP2 and the deficient of the H level logic amplitude set lower by the base-emitter voltage of the TRQ1, is supplemented.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、Bi−CMOS論理回路、さらにはIC(半導体集積回路装置)として集積形成されるBi−CMOS論理回路に適用して有効な技術に関するものであって、たとえば3.3Vといった低電圧電源系で使用するICに利用して有効な技術に関するものである。 BACKGROUND OF THE INVENTION The present invention, Bi-CMOS logic circuit, and further comprising a technique effectively applied to a Bi-CMOS logic circuits which are integrated formed as IC (semiconductor integrated circuit device), for example, using the IC for use in low-voltage power supply system such as 3.3V to a technique effectively.

【0002】 [0002]

【従来の技術】Bi−CMOS論理回路は、CMOS回路の低消費電力性とバイポーラ・トランジスタの高速性とを兼ね備える高速論理回路として注目されている。 BACKGROUND OF THE INVENTION Bi-CMOS logic circuit, has been attracting attention as high-speed logic circuit combines the high speed of low power consumption and a bipolar transistor of the CMOS circuit.

【0003】図5は本発明に先だち、本発明者らによって検討されたBi−CMOS論理回路の構成例を示す。 [0003] Figure 5 prior to the present invention, showing a configuration example of a Bi-CMOS logic circuit was examined by the present inventors.

【0004】同図に示すBi−CMOS論理回路は、バイポーラ・トランジスタQ1,Q2と、pチャンネルM [0004] Bi-CMOS logic circuit shown in the figure, the bipolar transistor Q1, Q2, p-channel M
OSトランジスタMP1,MP2と、nチャンネルMO The OS transistor MP1, MP2, n-channel MO
SトランジスタMN1〜MN5とによって、2入力NA By the S transistor MN1~MN5, 2 inputs NA
NDゲートを形成している。 To form a ND gate.

【0005】バイポーラ・トランジスタQ1,Q2は、 [0005] The bipolar transistors Q1, Q2 is,
互いに直列に接続された状態で電源Vdd−Vssの間に接続されて出力段1を形成する。 It is connected between the power supply Vdd-Vss in a state of being connected in series with each other to form an output stage 1.

【0006】pチャンネルMOSトランジスタMP1, [0006] p-channel MOS transistor MP1,
MP2およびMN1〜MN5は、上記バイポーラ・トランジスタQ1,Q2を相補駆動する駆動段を形成する。 MP2 and MN1~MN5 form a driving stage for complementary driving the bipolar transistors Q1, Q2.
そのうち、MP1,MP2とMN1,MN2はCMOS Among them, MP1, MP2 and MN1, MN2 is CMOS
論理回路部2を形成する。 To form a logic circuit portion 2.

【0007】inは論理入力(IN1,IN2)、ou [0007] in the logic input (IN1, IN2), ou
tは論理出力である。 t is a logic output.

【0008】なお、Bi−CMOS論理回路については、たとえば、日経BP社刊行「日経エレクトロニクス 1988年3月21日号 no.443」177〜1 [0008] It should be noted that, for the Bi-CMOS logic circuit, for example, Nikkei BP's publication "Nikkei Electronics 1988, March 21, 2008 issue no.443" 177-1
81頁などに解説されている。 It has been described in such as 81 pages.

【0009】 [0009]

【発明が解決しようとする課題】しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。 [SUMMARY OF THE INVENTION However, the above-described technique, it the following problems have been revealed by the present inventors.

【0010】すなわち、図5に示したBi−CMOS論理回路では、バイポーラ・トランジスタQ1のベース・ [0010] That is, in Bi-CMOS logic circuit shown in FIG. 5, the base of the bipolar transistor Q1
エミッタ間電圧Vbe(約0.7V)によって、図6に示すように、出力outの論理振幅レベル(Vout) The emitter voltage Vbe (about 0.7 V), as shown in FIG. 6, the logic amplitude level of the output out (Vout)
が入力inの論理振幅レベル(Vin)よりも上記Vb The above Vb but also than the logic amplitude level of the input in (Vin)
e相当分だけ低下してしまう。 e only equivalent decreases.

【0011】このため、出力outを十分な振幅レベルで論理駆動することができず、とくに3.3Vの低電圧電源系ではノイズ等に対するマージン(余裕度)がほとんどなくなってしまう、という問題が生じる。 [0011] Therefore, it is not possible to logically drive the output out at a sufficient amplitude level, the margin (allowance) is almost disappears, the problem arises that to noise or the like especially in a low-voltage power supply system of 3.3V .

【0012】本発明の目的は、高速かつ低消費電力というBi−CMOS論理回路の利点を備えつつ、低電圧の電源環境下でも、電源電位の範囲内で十分な論理振幅を確保できるようにする、という技術を提供することにある。 An object of the present invention, while providing the advantages of high speed and low power consumption of Bi-CMOS logic circuit, even under power environments low voltage, to be able to ensure sufficient logic amplitude in the range of the power supply potential is to provide a technology called.

【0013】本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面からあきらかになるであろう。 The above and other objects and features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0014】 [0014]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
下記のとおりである。 It is as follows.

【0015】すなわち、バイポーラ・トランジスタによって論理駆動されるBi−CMOS論理回路の出力を、 [0015] That is, the output of the Bi-CMOS logic circuit is logically driven by bipolar transistors,
MOSトランジスタによって並列に同相駆動させる、というものである。 Is driven in phase in parallel by MOS transistors, is that.

【0016】 [0016]

【作用】上述した手段によれば、バイポーラ・トランジスタのベース・エミッタ間電圧によって低減する論理振幅の不足分をMOSトランジスタの出力レベルによって補わせることができる。 SUMMARY OF] According to the above means, it is possible to compensate the shortage of the logical amplitude reduced by the base-emitter voltage of the bipolar transistor by the output level of the MOS transistor.

【0017】これにより、高速かつ低消費電力というB [0017] As a result, B of high speed and low power consumption
i−CMOS論理回路の利点を備えつつ、低電圧の電源環境下でも、電源電位の範囲内で十分な論理振幅を確保できるようにする、という目的が達成される。 While providing the benefits of i-CMOS logic circuit, even under power environments low voltage, to be able to ensure sufficient logic amplitude in the range of the power supply potential, the purpose is achieved in that.

【0018】 [0018]

【実施例】以下、本発明の好適な実施例を図面を参照しながら説明する。 EXAMPLES The following will be described with reference to the drawings preferred embodiments of the present invention.

【0019】なお、図において、同一符号は同一あるいは相当部分を示すものとする。 [0019] Incidentally, in the drawings, the same reference numerals denote the same or corresponding parts.

【0020】図1は本発明の技術が適用されたBi−C [0020] Figure 1 is Bi-C in which the techniques of the present invention is applied
MOS論理回路の第1の実施例を示す。 It shows a first embodiment of a MOS logic circuit.

【0021】同図に示すBi−CMOS論理回路は2入力NANDゲートを構成するものであって、Q1はバイポーラ・トランジスタ、MP1〜MP3はpチャンネルMOSトランジスタ、MN1〜MN4はnチャンネルM [0021] A constitutes a Bi-CMOS logic circuit is a two-input NAND gate shown in FIG, Q1 is a bipolar transistor, MP1~MP3 the p-channel MOS transistors, MN1 to MN4 is n-channel M
OSトランジスタ、inは論理入力(IN1,IN OS transistor, in the logic input (IN1, IN
2)、outは論理出力、Vdd−Vssは電源(3. 2), out the logic output, Vdd-Vss power supply (3.
3V系)である。 It is a 3V system).

【0022】ここで、バイポーラ・トランジスタQ1とnチャンネルMOSトランジスタMN1,MN2は、出力outをHレベルとLレベルに相補的に論理駆動する出力段1を形成する。 [0022] Here, the bipolar transistor Q1 and the n-channel MOS transistors MN1, MN2 form an output stage 1 complementarily logical drive output out into H level and L level.

【0023】出力outをHレベル側に駆動するバイポーラ・トランジスタQ1は、後述するCMOS論理回路部2を介して駆動されるようになっている。 The bipolar transistor Q1 to drive the output out on the H-level side is adapted to be driven via the CMOS logic circuit section 2 to be described later. また、出力outをLレベル側に駆動するnチャンネルMOSトランジスタMN3,MN4は、入力in(IN1,IN Further, n-channel MOS transistor MN3 which drives the output out to L-level side, MN4 is input in (IN1, IN
2)によって直接駆動されるようになっている。 It is driven directly by 2).

【0024】pチャンネルMOSトランジスタMP1, [0024] p-channel MOS transistor MP1,
MP2とnチャンネルMOSトランジスタMN1,MN MP2 and an n-channel MOS transistor MN1, MN
2は、上記バイポーラ・トランジスタQ1を駆動するC 2, to drive the bipolar transistor Q1 C
MOS論理回路部2を形成する。 Forming a MOS logic circuit section 2. MP1,MP2−MN MP1, MP2-MN
1,MN2の出力ノード(中間接続点)Nは、上記バイポーラ・トランジスタQ1のベースに接続されている。 1, MN2 output node (intermediate connection points) N is connected to the base of the bipolar transistor Q1.

【0025】今一つのpチャンネルMOSトランジスタMP3は、図中の破線枠Aで示すように、そのゲートがLレベル側電源電位Vssに接続されることにより常時導通状態にある。 [0025] p-channel MOS transistor MP3 of one more, as shown by a broken line frame A in the figure, is always in a conductive state by a gate connected to the L-level power supply potential Vss. そして、この常時導通状態にあるMO Then, MO in this always-conduction state
SトランジスタMP3により、上記CMOS論理回路部2の出力ノードNが出力outに接続されている。 The S transistor MP3, the output node N of the CMOS logic circuit section 2 is connected to the output out.

【0026】すなわち、バイポーラ・トランジスタQ1 [0026] In other words, the bipolar transistor Q1
によってHレベル側に論理駆動されるBi−CMOS論理回路の出力outは、MOSトランジスタMP3を介して、駆動段のCMOS論理回路部2からも並列に同相駆動される。 Output out of the Bi-CMOS logic circuit is logically driven to H level side by the through the MOS transistor MP3, is driven in phase in parallel from the CMOS logic circuit portion 2 of the driving stage.

【0027】これにより、出力outは、Hレベルに駆動されたときに、MOSトランジスタMP1,MP2によって、電源電位Vddにまで引き上げられるようになる。 [0027] Thus, the output out is, when it is driven to H level, the MOS transistors MP1, MP2, so pulled up to the power supply potential Vdd. つまり、バイポーラ・トランジスタQ1のベース・ In other words, the base of the bipolar transistor Q1
エミッタ間電圧によって低減させられるHレベル側論理振幅の不足分が補われようになる。 Shortage of H-level side logic amplitude which is reduced by the emitter voltage is supplemented as.

【0028】この結果、図2に示すように、高速かつ低消費電力というBi−CMOS論理回路の利点を備えつつ、低電圧の電源環境下でも、電源電位Vss−Vdd [0028] Consequently, as shown in FIG. 2, while providing the advantages of high speed and low power consumption of Bi-CMOS logic circuit, even under the low-voltage power supply environment, the power supply potential Vss-Vdd
の範囲内で十分な論理振幅レベル(Vout)が出力o Output o range with sufficient logic amplitude level (Vout) is
utに確保されるようになる。 So that is secured to the ut. 図2において、Vinは入力振幅レベル、Voutは出力振幅レベルである。 In FIG. 2, Vin is an input amplitude level, Vout is the output amplitude level.

【0029】図3は本発明の技術が適用されたBi−C [0029] Figure 3 Bi-C in which the techniques of the present invention is applied
MOS論理回路の第2の実施例を示す。 It shows a second embodiment of the MOS logic circuit.

【0030】同図に示すBi−CMOS論理回路も2入力NANDゲートを構成するものであって、この実施例では、図中の破線枠Bで示すように、Bi−CMOS論理回路の出力outを並列に同相駆動するMOSトランジスタMP4,MP5が、バイポーラ・トランジスタQ [0030] A constitutes a Bi-CMOS logic circuits 2 input NAND gate shown in the figure, in this embodiment, as shown by a broken line frame B in the figure, the output out of the Bi-CMOS logic circuit MOS transistor MP4 in-phase driven in parallel, MP5 is, bipolar transistor Q
1を駆動するCMOS論理回路部2のMOSトランジスタMN1,MN2−MP1,MP2とは、別個に設けてある。 MOS transistor MN1 of the CMOS logic circuit section 2 for driving one, and MN2-MP1, MP2, are separately provided.

【0031】このMOSトランジスタMP4,MP5はpチャンネル型であって、入力in(IN1,IN2) [0031] The MOS transistor MP4, MP5 is a p-channel type, input in (IN1, IN2)
の和論理によって導通することにより、バイポーラ・トランジスタQ1によってHレベルに駆動されている出力outのレベルを、さらに電源電位Vdd付近にまで引き上げる。 By conducting the sum logic, the level of the output out which is driven to H level by the bipolar transistors Q1, raised to the vicinity of further supply potential Vdd.

【0032】なお、MP4,MP5は、出力outを定常状態で電源電位vdd付近にまで引き上げられるだけの駆動能力さえあればよいので、CMOS論理回路部2 [0032] Incidentally, MP4, MP5, even so it is sufficient only the driving capability is raised to the vicinity of the power supply potential vdd output out at steady state, CMOS logic circuit section 2
のMP1,MP2−MN1,MN2よりも小サイズに形成することができる。 Can than the MP1, MP2-MN1, MN2 formed into small size.

【0033】図4は本発明の技術が適用されたBi−C [0033] Figure 4 is Bi-C in which the techniques of the present invention is applied
MOS論理回路の第3の実施例を示す。 It shows a third embodiment of the MOS logic circuit.

【0034】同図に示す実施例では、図中の破線枠Cで示すように、バイポーラ・トランジスタQ1を駆動するCMOS論理回路部2とは別に、MOSトランジスタM [0034] In the embodiment shown in the figure, as indicated by a broken line frame C in the figure separately from the CMOS logic circuit section 2 for driving the bipolar transistor Q1, MOS transistors M
P6,MP7とMN5,MN6による第2のCMOS論理回路部3を設け、この第2のCMOS論理回路部3の論理出力によって出力outを並列に同相駆動するようにしている。 P6, MP7 and MN5, MN6 the second CMOS logic circuit portion 3 is provided by, and to be driven in phase to parallel output out by the logic output of the second CMOS logic circuit portion 3.

【0035】これにより、バイポーラ・トランジスタQ [0035] As a result, the bipolar transistor Q
1によってHレベルに駆動されている出力outのレベルが、さらに電源電位Vdd付近にまで引き上げられるようになっている。 Level of the output out which is driven to H level by 1, is adapted to be pulled to the vicinity of the further power supply potential Vdd.

【0036】なお、MP6,MP7およびMN5,MN [0036] It should be noted, MP6, MP7 and MN5, MN
6についても、出力outを定常状態で電源電位vdd About six, the power supply potential vdd the output out in a steady state
付近にまで引き上げられるだけの駆動能力さえあればよいので、CMOS論理回路部2のMP1,MP2−MN Since it is sufficient even by the driving capability is raised to the vicinity of, the CMOS logic circuit section 2 MP1, MP2-MN
1,MN2よりも小サイズに形成することができる。 1, MN2 may be formed in a size smaller than a size.

【0037】以上、本発明者によってなされた発明を実施例にもとづき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0037] Although the invention made by the inventors has been concretely described based on examples, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.

【0038】以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野である3. [0038] mainly in the above description, a field of utilization of the invention made by the inventors has been as the background 3.
3V系の電源で動作させられるICに適用した場合について説明したが、それに限定されるものではなく、たとえば5V系の電源で動作させられるICにも適用できる。 Has been described as being applied to an IC which is operated with the 3V supply, is not limited thereto, can be applied to the IC is operated by the power supply, for example 5V system.

【0039】 [0039]

【発明の効果】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。 Among the inventions disclosed in the present application, according to the present invention will be briefly described typical ones are as follows.

【0040】すなわち、高速かつ低消費電力というBi [0040] In other words, Bi that high speed and low power consumption
−CMOS論理回路の利点を備えつつ、低電圧の電源環境下でも、電源電位の範囲内で十分な論理振幅を確保できるようになる、という効果が得られる。 While providing the benefits of -CMOS logic circuit, even under power environments low voltage, it becomes possible to ensure sufficient logic amplitude in the range of the power supply potential, the effect is obtained that.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の技術が適用されたBi−CMOS論理回路の第1の実施例を示す回路図 Circuit diagram showing a first embodiment of the Bi-CMOS logic circuit technology is applied in the present invention; FIG

【図2】本発明によるBi−CMOS論理回路の入出力波形を示す図 It illustrates input and output waveforms of the Bi-CMOS logic circuit according to the invention, FIG

【図3】本発明の技術が適用されたBi−CMOS論理回路の第2の実施例を示す回路図 Circuit diagram showing a second embodiment of the Bi-CMOS logic circuit technology is applied in the present invention; FIG

【図4】本発明の技術が適用されたBi−CMOS論理回路の第2の実施例を示す回路図 Circuit diagram showing a second embodiment of the Bi-CMOS logic circuit technology is applied in the present invention; FIG

【図5】本発明に先だって検討されたBi−CMOS論理回路の回路図 Figure 5 is a circuit diagram of a Bi-CMOS logic circuits discussed prior to the present invention

【図6】図5に示したBi−CMOS論理回路の入出力波形を示す図 6 is a diagram showing input and output waveforms of the Bi-CMOS logic circuit shown in FIG. 5

【符号の説明】 DESCRIPTION OF SYMBOLS

Q1 バイポーラ・トランジスタ MP1〜MP3 pチャンネルMOSトランジスタ MN1〜MN4 nチャンネルMOSトランジスタ in 論理入力(IN1,IN2) out 論理出力 Vdd−Vss 電源(3.3V系) 1 Bi−CMOS論理回路の出力段 2 駆動段をなすCMOS論理回路部 3 第2のCMOS論理回路部 Q1 bipolar transistor MP1~MP3 p-channel MOS transistors MN1 to MN4 n-channel MOS transistor in the logic inputs (IN1, IN2) out logic output Vdd-Vss supply (3.3V system) output stage 2 drive 1 Bi-CMOS logic circuit CMOS logic circuit portion forming the stage 3 and the second CMOS logic circuit portion

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 バイポーラ・トランジスタ用いて出力を論理駆動する出力段と、この出力段を駆動するCMOS 1. A output stage for logic driving the output using bipolar transistors, CMOS for driving the output stage
    論理回路部と、上記バイポーラ・トランジスタによって論理駆動される出力をMOSトランジスタによって並列に同相駆動させる回路部とを備えたBi−CMOS論理回路。 Bi-CMOS logic circuit having a logic circuit portion, and a circuit portion for phase driving an output which is logically driven in parallel by MOS transistors by said bipolar transistor.
  2. 【請求項2】 出力のHレベル側駆動をバイポーラ・トランジスタで行なう出力段と、この出力段のバイポーラ・トランジスタを駆動するCMOS論理回路部と、上記出力をHレベル側へ並列に同相駆動するMOSトランジスタとを備えたBi−CMOS論理回路。 An output stage wherein performing H-level side drive output bipolar transistor, a CMOS logic circuit portion for driving the bipolar transistor of the output stage, MOS in-phase driven in parallel the output to the H-level side Bi-CMOS logic circuit and a transistor.
  3. 【請求項3】 バイポーラ・トランジスタを用いて出力を論理駆動する出力段と、この出力段のバイポーラ・トランジスタを駆動するCMOS論理回路部と、上記出力を並列に同相駆動する第2のCMOS論理回路部とを備えたBi−CMOS論理回路。 3. A output stage for logic driving the output using a bipolar transistor, a CMOS logic circuit portion for driving the bipolar transistor of the output stage, the second CMOS logic circuit for phase driving the output in parallel Bi-CMOS logic circuit and a part.
JP4330330A 1992-12-10 1992-12-10 Bi-cmos logic circuit Withdrawn JPH06177745A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU698579B2 (en) * 1994-05-25 1998-11-05 Daikin Industries, Ltd. Optical measurement method and apparatus thereof

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