JPH06176597A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH06176597A JPH06176597A JP4324058A JP32405892A JPH06176597A JP H06176597 A JPH06176597 A JP H06176597A JP 4324058 A JP4324058 A JP 4324058A JP 32405892 A JP32405892 A JP 32405892A JP H06176597 A JPH06176597 A JP H06176597A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、歩留りを向上させるた
めの冗長回路を搭載した半導体装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvement of a semiconductor device having a redundant circuit for improving the yield.
【０００２】[0002]
【従来の技術】従来、冗長回路を搭載した半導体装置
は、例えば図４に示されるように構成されている。ここ
に、冗長回路とは、レ−ザ等でヒュ−ズを溶断すること
により論理的に不良ラインを冗長ラインに置き換える回
路のことである。図４において、ａは良ライン、ｂは不
良ライン、ｃは冗長ライン、ｄ及びｅはアドレス選択端
子、ｆはヒュ−ズ、ｇはＡＮＤ回路、ｈはＮＯＲ回路、
ｉはＮＯＴ回路、ｊは冗長回路である。2. Description of the Related Art Conventionally, a semiconductor device having a redundant circuit is constructed as shown in FIG. 4, for example. Here, the redundant circuit is a circuit that logically replaces a defective line with a redundant line by fusing the fuse with a laser or the like. In FIG. 4, a is a good line, b is a defective line, c is a redundant line, d and e are address selection terminals, f is a fuse, g is an AND circuit, h is a NOR circuit,
i is a NOT circuit, and j is a redundant circuit.
【０００３】以下に、不良ラインｂを冗長ラインｃへ置
き換える手段について説明する。まず、メモリセルアレ
イのラインを順次選択し試験を行い、不良ラインを抽出
する。即ち、(a) アドレス選択端子ｄに“１”を入力
し、アドレス選択端子ｅに“１”を入力する。すると、
(b) 冗長回路ｊ内のＮＯＲ回路ｈの二つの入力は、ヒュ
−ズを溶断していないため、共に“１”となり、従っ
て、その出力は、“０”となる。つまり、冗長ラインｃ
は選択されない。The means for replacing the defective line b with the redundant line c will be described below. First, lines of the memory cell array are sequentially selected and a test is performed to extract defective lines. That is, (a) "1" is input to the address selection terminal d and "1" is input to the address selection terminal e. Then,
(b) The two inputs of the NOR circuit h in the redundant circuit j are both "1" because the fuses have not been blown, and therefore their outputs are "0". That is, the redundant line c
Is not selected.
【０００４】なお、ＮＯＴ回路ｉの入力は“０”となる
から、その出力は、“１”となる。このため、ＡＮＤ回
路ｇの三つの入力は、それぞれ“１”，“１”，“１”
となる。従って、ＡＮＤ回路ｇの出力は、“１”であ
り、不良ラインｂが選択されることになる。Since the input of the NOT circuit i is "0", its output is "1". Therefore, the three inputs of the AND circuit g are "1", "1", and "1", respectively.
Becomes Therefore, the output of the AND circuit g is "1", and the defective line b is selected.
【０００５】次に、不良ラインを冗長ラインに置き換え
る。即ち、(a) ヒュ−ズｆをレ−ザ等により溶断する。
この後、(b) アドレス選択端子ｄに“１”を入力し、ア
ドレス選択端子ｅに“１”を入力する。すると、(c) 冗
長回路ｊ内のＮＯＲ回路ｈの二つの入力は、ヒュ−ズを
溶断しているため、一方が“０”となり、従って、その
出力は、“１”となる。つまり、冗長ラインｃが選択さ
れる。Next, the defective line is replaced with a redundant line. That is, (a) the fuse f is blown by a laser or the like.
After that, (b) "1" is input to the address selection terminal d and "1" is input to the address selection terminal e. Then, (c) one of the two inputs of the NOR circuit h in the redundant circuit j becomes "0" because the fuse is blown, and therefore its output becomes "1". That is, the redundant line c is selected.
【０００６】なお、ＮＯＴ回路ｉの入力は“１”となる
から、その出力は、“０”となる。このため、ＡＮＤ回
路ｇの三つの入力は、それぞれ“１”，“１”，“０”
となる。従って、ＡＮＤ回路ｇの出力は、“０”であ
り、不良ラインｂは選択されない。Since the input of the NOT circuit i is "1", its output is "0". Therefore, the three inputs of the AND circuit g are "1", "1", and "0", respectively.
Becomes Therefore, the output of the AND circuit g is "0", and the defective line b is not selected.
【０００７】ところが、上述の冗長回路には、以下のよ
うな欠点がある。即ち、近年、半導体装置の大容量化が
進行する中で、当該半導体装置の試験に費やす時間の割
合が非常に大きくなっていることである。さらに、試験
工程は、同じことを２度、３度と繰り返し行わなければ
ならず、試験時間は、指数関数的に増大していきてい
る。However, the above redundant circuit has the following drawbacks. That is, in recent years, as the capacity of semiconductor devices has increased, the proportion of time spent for testing the semiconductor devices has become extremely large. Furthermore, the test process has to be repeated twice and three times, and the test time is increasing exponentially.
【０００８】また、チップの増大、大容量化に伴い、冗
長回路ｊにより救済できるラインの数も増やす必要が生
じている。一方、冗長回路ｊにより不良ラインｂを冗長
ラインｃに置き換えても、当該冗長ラインｃが正常に動
作するとは限られず、従って、冗長ラインｃについても
試験を行う必要がある。Further, with the increase in the number of chips and the increase in capacity, it is necessary to increase the number of lines that can be repaired by the redundant circuit j. On the other hand, even if the defective line b is replaced with the redundant line c by the redundant circuit j, the redundant line c does not always operate normally. Therefore, the redundant line c needs to be tested.
【０００９】しかし、冗長ラインｃの試験は、ヒュ−ズ
ｆを溶断した後でなければ行うことができず、図５に示
すような工程を経る、即ち再試験を行うこととなり、生
産効率が低下するという欠点がある。これは、試験工程
に要する時間の短縮や省略により試験コストを抑えると
いう要請に反するものである。However, the test of the redundant line c can be performed only after the fuse f has been blown, and the process shown in FIG. It has the drawback of decreasing. This is contrary to the request to reduce the test cost by shortening or omitting the time required for the test process.
【００１０】[0010]
【発明が解決しようとする課題】このように、従来は、
ヒュ−ズを溶断した後でなければ、冗長ラインの試験を
行うことができず、従って、再試験を必要とするため、
生産効率が低下するという欠点がある。As described above, the prior art is as follows.
Only after the fuse has been blown can the redundant line be tested, and therefore retested,
There is a drawback that the production efficiency is reduced.
【００１１】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ヒュ−ズを溶断することなく、一
度の試験で、同時に冗長ラインの試験も行い、これによ
り半導体装置の生産効率の向上を図ることである。The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to test a redundant line at the same time in a single test without fusing the fuse, thereby producing a semiconductor device. It is to improve efficiency.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、メモリセルアレイと、上記
メモリセルアレイの所定ラインを選択するための選択信
号を供給するアドレス選択端子と、記憶素子を有し、上
記メモリセルアレイの不良ラインを冗長ラインに置き換
えるための冗長回路と、上記メモリセルアレイの不良ラ
インを冗長ラインに置き換える情報を上記記憶素子に書
き込む前に、上記冗長ラインを選択し得る選択信号を供
給する冗長ライン選択端子とを備えている。また、上記
アドレス選択端子及び上記冗長ライン選択端子は、共
に、上記半導体装置が形成される半導体ペレット上にパ
ッドとして形成されている。To achieve the above object, a semiconductor device according to the present invention includes a memory cell array, an address selection terminal for supplying a selection signal for selecting a predetermined line of the memory cell array, and a storage element. A redundant circuit for replacing a defective line of the memory cell array with a redundant line, and a selection circuit for selecting the redundant line before writing information for replacing the defective line of the memory cell array with the redundant line into the storage element. And a redundant line selection terminal for supplying a signal. Further, both the address selection terminal and the redundant line selection terminal are formed as pads on a semiconductor pellet on which the semiconductor device is formed.
【００１３】[0013]
【作用】上記構成によれば、上記メモリセルアレイの不
良ラインを冗長ラインに置き換える情報を上記記憶素子
に書き込む前に、冗長ライン選択端子に上記冗長ライン
を選択し得る選択信号を供給すれば、当該記憶素子の記
憶前に冗長回路の試験を行うことができる。従って、一
度の試験で、同時に冗長ラインの試験も行うことがで
き、これにより半導体装置の生産効率の向上を図れる。According to the above structure, if the selection signal for selecting the redundant line is supplied to the redundant line selection terminal before the information for replacing the defective line of the memory cell array with the redundant line is written in the memory element, The redundancy circuit can be tested before storing the storage element. Therefore, the test of the redundant line can be simultaneously performed by one test, and thus the production efficiency of the semiconductor device can be improved.
【００１４】[0014]
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる冗長回路を有する半導体装置を示している。図
１において、ｋは良ライン、ｌは不良ライン、ｍは冗長
ライン、ｎ及びｏはアドレス選択端子、ｐはヒュ−ズ、
ｑはＡＮＤ回路、ｒはＮＯＲ回路、ｓはＮＯＴ回路、ｔ
は冗長回路、ｕは冗長ライン選択端子である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 shows a semiconductor device having a redundant circuit according to an embodiment of the present invention. In FIG. 1, k is a good line, l is a defective line, m is a redundant line, n and o are address selection terminals, p is a fuse,
q is an AND circuit, r is a NOR circuit, s is a NOT circuit, t
Is a redundant circuit, and u is a redundant line selection terminal.
【００１５】本発明の半導体装置では、従来のものに比
べ、冗長回路ｔの出力側に冗長ライン選択端子ｕが設け
られている。つまり、当該冗長ライン選択端子ｕの入力
を制御することにより、不良ラインを選択しヒュ−ズを
溶断する前に、当該冗長ラインの試験を行い得るもので
ある。In the semiconductor device of the present invention, a redundant line selection terminal u is provided on the output side of the redundant circuit t, as compared with the conventional one. That is, by controlling the input to the redundant line selection terminal u, the redundant line can be tested before selecting the defective line and melting the fuse.
【００１６】図２は、図１の半導体装置が形成される半
導体ペレット上に配置されるアドレス選択端子ｎ，ｏ及
び冗長ライン選択端子ｕを示すものである。これら端子
は、パッドとして、半導体ペレット上に形成される。FIG. 2 shows address selection terminals n and o and redundant line selection terminals u arranged on a semiconductor pellet on which the semiconductor device of FIG. 1 is formed. These terminals are formed as pads on the semiconductor pellet.
【００１７】以下、図１の半導体装置の動作について説
明する。まず、メモリセルアレイの不良ラインｌが選択
される場合、(a) アドレス選択端子ｎには“１”が入力
され、アドレス選択端子ｏには“１”が入力される。す
ると、(b) 冗長回路ｔ内のＮＯＲ回路ｒの二つの入力
は、ヒュ−ズｐを溶断していないため、共に“１”とな
る。従って、その出力は“０”となり、冗長ラインｍは
選択されない。The operation of the semiconductor device shown in FIG. 1 will be described below. First, when the defective line 1 of the memory cell array is selected, (a) "1" is input to the address selection terminal n and "1" is input to the address selection terminal o. Then, (b) the two inputs of the NOR circuit r in the redundant circuit t are both "1" because the fuse p has not been blown. Therefore, its output becomes "0" and the redundant line m is not selected.
【００１８】なお、ＮＯＴ回路ｓの入力は“０”となる
から、その出力は“１”となる。このため、ＡＮＤ回路
ｑの三つの入力は、それぞれ“１”，“１”，“１”と
なる。従って、ＡＮＤ回路ｑの出力は、“１”となり、
不良ラインｌが選択されることになる。Since the input of the NOT circuit s is "0", its output is "1". Therefore, the three inputs of the AND circuit q are "1", "1", and "1", respectively. Therefore, the output of the AND circuit q becomes "1",
The defective line 1 will be selected.
【００１９】次に、ヒュ−ズｐを溶断することなく冗長
ラインｍを選択する場合について説明する。まず、(a)
アドレス選択端子ｎに“１”を入力し、アドレス選択端
子ｏに“１”を入力する。また、冗長ライン選択端子ｕ
に“１”を入力する。すると、(b) 冗長回路ｔ内のＮＯ
Ｒ回路ｒの入力は、ヒュ−ズを溶断していないため、共
に“１”となる。しかし、その出力のレベルは、冗長ラ
イン選択端子ｕに“１”が入力されているため、“１”
である。つまり、冗長ラインｍが選択される。Next, a case where the redundant line m is selected without melting the fuse p will be described. First, (a)
"1" is input to the address selection terminal n and "1" is input to the address selection terminal o. Also, the redundant line selection terminal u
Enter "1" in. Then, (b) NO in the redundant circuit t
The inputs of the R circuit r are both "1" because the fuse has not been blown. However, the output level is "1" because "1" is input to the redundant line selection terminal u.
Is. That is, the redundant line m is selected.
【００２０】なお、ＮＯＴ回路ｓの入力は“１”となる
から、その出力は、“０”となる。このため、ＡＮＤ回
路ｇの三つの入力は、それぞれ“１”，“１”，“０”
となる。従って、ＡＮＤ回路ｇの出力は“０”であり、
不良ラインｌは選択されることがない。Since the input of the NOT circuit s is "1", its output is "0". Therefore, the three inputs of the AND circuit g are "1", "1", and "0", respectively.
Becomes Therefore, the output of the AND circuit g is “0”,
The defective line 1 is never selected.
【００２１】[0021]
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。従来では、図
５に示すように、通常の試験を行い、不良ラインを冗長
ラインに置き換えるためヒュ−ズを溶断した後、さらに
冗長ラインの再試験を行っていた。本発明では、冗長ラ
イン選択端子ｕの入力を制御すれば、図３に示すよう
に、再試験を行うことなく一度の試験で冗長ラインの試
験を行うことができる。これにより、試験工程及び試験
時間の短縮や、それに伴うコストの低減が達成され、生
産効率が向上する。As described above, the semiconductor device of the present invention has the following effects. Conventionally, as shown in FIG. 5, a normal test is performed, the fuse is blown to replace a defective line with a redundant line, and then the redundant line is retested. In the present invention, if the input of the redundant line selection terminal u is controlled, as shown in FIG. 3, the redundant line can be tested by one test without retesting. As a result, the test process and the test time are shortened, and the cost is reduced accordingly, and the production efficiency is improved.
【図１】本発明に係わる冗長回路を搭載した半導体装置
を示す図。FIG. 1 is a diagram showing a semiconductor device equipped with a redundant circuit according to the present invention.
【図２】図１の半導体装置が形成されるペレットを示す
図。FIG. 2 is a view showing a pellet on which the semiconductor device of FIG. 1 is formed.
【図３】本発明に係わる試験工程を示す図。FIG. 3 is a diagram showing a test process according to the present invention.
【図４】従来の冗長回路を搭載した半導体装置を示す
図。FIG. 4 is a diagram showing a semiconductor device equipped with a conventional redundant circuit.
【図５】従来に係わる試験工程を示す図。FIG. 5 is a diagram showing a conventional test process.
ｋ …良ライン、 ｌ …不良ライン、 ｍ …冗長ライン、 ｎ，ｏ …アドレス選択端子、 ｐ …ヒュ−ズ、 ｑ …ＡＮＤ回路、 ｒ …ＮＯＲ回路、 ｓ …ＮＯＴ回路、 ｔ …冗長回路、 ｕ …冗長ライン選択端子。 k ... good line, l ... defective line, m ... redundant line, n, o ... address selection terminal, p ... fuse, q ... AND circuit, r ... NOR circuit, s ... NOT circuit, t ... redundant circuit, u ... Redundant line selection terminal.
Claims (2)
レイの所定ラインを選択するための選択信号を供給する
アドレス選択端子と、記憶素子を有し、上記メモリセル
アレイの不良ラインを冗長ラインに置き換えるための冗
長回路と、上記メモリセルアレイの不良ラインを冗長ラ
インに置き換える情報を上記記憶素子に書き込む前に、
上記冗長ラインを選択し得る選択信号を供給する冗長ラ
イン選択端子とを具備することを特徴とする半導体装
置。1. Redundancy for replacing a defective line of the memory cell array with a redundant line, the memory cell array, an address selection terminal for supplying a selection signal for selecting a predetermined line of the memory cell array, and a memory element. Before writing the circuit and information for replacing a defective line of the memory cell array with a redundant line in the storage element,
A semiconductor device, comprising: a redundant line selection terminal that supplies a selection signal capable of selecting the redundant line.
ン選択端子は、共に、上記半導体装置が形成される半導
体ペレット上にパッドとして形成されていることを特徴
とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein both the address selection terminal and the redundant line selection terminal are formed as pads on a semiconductor pellet on which the semiconductor device is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4324058A JPH06176597A (en) | 1992-12-03 | 1992-12-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4324058A JPH06176597A (en) | 1992-12-03 | 1992-12-03 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176597A true JPH06176597A (en) | 1994-06-24 |
Family
ID=18161688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4324058A Pending JPH06176597A (en) | 1992-12-03 | 1992-12-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176597A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034560B2 (en) | 1995-12-22 | 2006-04-25 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
-
1992
- 1992-12-03 JP JP4324058A patent/JPH06176597A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034560B2 (en) | 1995-12-22 | 2006-04-25 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| US7519881B2 (en) | 1995-12-22 | 2009-04-14 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| US7730372B2 (en) | 1995-12-22 | 2010-06-01 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
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