JPH06140630A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06140630A JPH06140630A JP4289717A JP28971792A JPH06140630A JP H06140630 A JPH06140630 A JP H06140630A JP 4289717 A JP4289717 A JP 4289717A JP 28971792 A JP28971792 A JP 28971792A JP H06140630 A JPH06140630 A JP H06140630A
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】下地素子の電気伝導型の異なるシリコン電極配
線に接続して形成される薄膜トランジスタを含む回路に
形成される寄生ダイオードによる特性低下を改善する。 【構成】下地素子と接続するゲート電極2bに接続する
ノンドープの多結晶シリコン膜4に熱処理によりゲート
電極2bからN型不純物を拡散させ、活性層の一部にN
型拡散層5を形成した後、フォトレジスト膜7及び酸化
シリコン膜6をマスクとして多結晶シリコン膜4にP型
不純物をイオン注入してP型拡散層9を形成し、しかる
後、酸化シリコン膜6をサイドエッチしてフォトレジス
ト膜7を除去し、チタン膜10を堆積して多結晶シリコ
ン膜と反応させチタンシリサイド膜11を形成してPN
接合領域をチタンシリサイド膜11に包含することによ
り、接続部の電流電圧特性を改善する。
線に接続して形成される薄膜トランジスタを含む回路に
形成される寄生ダイオードによる特性低下を改善する。 【構成】下地素子と接続するゲート電極2bに接続する
ノンドープの多結晶シリコン膜4に熱処理によりゲート
電極2bからN型不純物を拡散させ、活性層の一部にN
型拡散層5を形成した後、フォトレジスト膜7及び酸化
シリコン膜6をマスクとして多結晶シリコン膜4にP型
不純物をイオン注入してP型拡散層9を形成し、しかる
後、酸化シリコン膜6をサイドエッチしてフォトレジス
ト膜7を除去し、チタン膜10を堆積して多結晶シリコ
ン膜と反応させチタンシリサイド膜11を形成してPN
接合領域をチタンシリサイド膜11に包含することによ
り、接続部の電流電圧特性を改善する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にスタティックメモリセルの負荷素子
として用いる薄膜トランジスタに関する。
造方法に関し、特にスタティックメモリセルの負荷素子
として用いる薄膜トランジスタに関する。
【0002】
【従来の技術】シリコン・トランジスタを集積したスタ
ティック型のメモリデバイスは、シリコン基板に形成さ
れるNチャネルMOSトランジスタを用いたフリップ・
フロップ回路を利用したメモリセルで構成され、そのト
ランジスタの負荷素子として、従来は高抵抗素子が用い
られてきた。
ティック型のメモリデバイスは、シリコン基板に形成さ
れるNチャネルMOSトランジスタを用いたフリップ・
フロップ回路を利用したメモリセルで構成され、そのト
ランジスタの負荷素子として、従来は高抵抗素子が用い
られてきた。
【0003】最近では、Pチャネルの多結晶シリコン薄
膜トランジスタ(以下TFTと記す)を用いて、CMO
S構成に準じた回路構成をとることが多い。この回路の
特徴としては、データ保持状態の消費電流の低減化や動
作速度の高速化の点で改善が大きいことがあげられる。
膜トランジスタ(以下TFTと記す)を用いて、CMO
S構成に準じた回路構成をとることが多い。この回路の
特徴としては、データ保持状態の消費電流の低減化や動
作速度の高速化の点で改善が大きいことがあげられる。
【0004】また、多結晶シリコン膜を活性層として用
いるTFTは、下地のトランジスタの上層に絶縁膜を介
して積層することができるため、下地の平面的な集積度
に影響を与えることなく構成できる。
いるTFTは、下地のトランジスタの上層に絶縁膜を介
して積層することができるため、下地の平面的な集積度
に影響を与えることなく構成できる。
【0005】図4(a),(b)は従来の半導体装置の
一例を示す平面図及びA−A′線断面図である。
一例を示す平面図及びA−A′線断面図である。
【0006】図4(a),(b)に示すように、下地の
P型シリコン基板200に形成されるNチャネルMOS
トランジスタとしてP型シリコン基板200の上にゲー
ト絶縁膜202を介して設けたゲート電極203と、ゲ
ート電極203に整合してP型シリコン基板200に設
けたN型の高濃度拡散層201からなるソース・ドレイ
ン領域が形成されている。
P型シリコン基板200に形成されるNチャネルMOS
トランジスタとしてP型シリコン基板200の上にゲー
ト絶縁膜202を介して設けたゲート電極203と、ゲ
ート電極203に整合してP型シリコン基板200に設
けたN型の高濃度拡散層201からなるソース・ドレイ
ン領域が形成されている。
【0007】一方、TFTの構造としては、Nチャネル
MOSトランジスタを含む表面に設けた層間絶縁膜20
4の上に多結晶シリコン膜を堆積しパターニングしてT
FTゲート電極205aを形成し、ゲート電極205a
の上に設けた薄いTFTゲート酸化膜209を介して、
その上に設けた多結晶シリコン膜からなるTFTチャネ
ル領域206と、ソース・ドレイン領域となる高濃度の
P型領域207が形成され、ドレイン領域に相当するP
型領域207は、フリップフロップを構成する他方のT
FTゲート電極205bの延長部分と接続し、さらに下
地のゲート電極203とも接続され、下地のトランジス
タと合わせて回路を構成している。
MOSトランジスタを含む表面に設けた層間絶縁膜20
4の上に多結晶シリコン膜を堆積しパターニングしてT
FTゲート電極205aを形成し、ゲート電極205a
の上に設けた薄いTFTゲート酸化膜209を介して、
その上に設けた多結晶シリコン膜からなるTFTチャネ
ル領域206と、ソース・ドレイン領域となる高濃度の
P型領域207が形成され、ドレイン領域に相当するP
型領域207は、フリップフロップを構成する他方のT
FTゲート電極205bの延長部分と接続し、さらに下
地のゲート電極203とも接続され、下地のトランジス
タと合わせて回路を構成している。
【0008】一般に、ゲートとしては、下地のトランジ
スタもTFTもリンなどのN型のキャリア不純物を高濃
度にドープした多結晶シリコン膜が用いられている。こ
れは、この方式ではゲート電極を直接基板の拡散層に接
続することができる利点があることや、P型とした場合
にはホウ素が薄いゲート酸化膜を突き抜けて拡散しやす
いなどの問題が生じるためである。したがって、TFT
ゲート電極205bに接続するTFT活性層は、下地の
N型不純物の拡散によりN型領域208となっている。
また、TFTのソースのP型領域207は、セル間を接
続する電源電圧の供給配線層としても機能している。
スタもTFTもリンなどのN型のキャリア不純物を高濃
度にドープした多結晶シリコン膜が用いられている。こ
れは、この方式ではゲート電極を直接基板の拡散層に接
続することができる利点があることや、P型とした場合
にはホウ素が薄いゲート酸化膜を突き抜けて拡散しやす
いなどの問題が生じるためである。したがって、TFT
ゲート電極205bに接続するTFT活性層は、下地の
N型不純物の拡散によりN型領域208となっている。
また、TFTのソースのP型領域207は、セル間を接
続する電源電圧の供給配線層としても機能している。
【0009】
【発明が解決しようとする課題】この従来の半導体装置
は、下層に設けたNチャネルMOSトランジスタのN型
不純物をドーピングしたゲート電極層と、PチャネルT
FTのP型拡散層からなるドレイン領域との接続では、
N型拡散層とP型拡散層が接合しPN接合を形成してい
る。
は、下層に設けたNチャネルMOSトランジスタのN型
不純物をドーピングしたゲート電極層と、PチャネルT
FTのP型拡散層からなるドレイン領域との接続では、
N型拡散層とP型拡散層が接合しPN接合を形成してい
る。
【0010】この部分の電流電圧特性を測定したとこ
ろ、図5に示す様に、約0.3V程度付近から急激に電
流の立ちがる傾向を示していた。これは、多結晶シリコ
ン膜内部の不完全な順方向のPN接合特性が現れたもの
と解釈できる。
ろ、図5に示す様に、約0.3V程度付近から急激に電
流の立ちがる傾向を示していた。これは、多結晶シリコ
ン膜内部の不完全な順方向のPN接合特性が現れたもの
と解釈できる。
【0011】このような寄生ダイオードの影響について
は、インターナショナル・エレクトロン・デバイシス・
ミーティング・テクニカル・ダイジェスト(Inter
national Electron Devices
Meeting Technical Diges
t)1990年、469〜472頁に、池田等により発
表されている。
は、インターナショナル・エレクトロン・デバイシス・
ミーティング・テクニカル・ダイジェスト(Inter
national Electron Devices
Meeting Technical Diges
t)1990年、469〜472頁に、池田等により発
表されている。
【0012】また、電源電圧供給配線層としてのTFT
のソース領域は、高濃度の不純物ドーピングを行うもの
の、50nm前後の膜厚のために、数KΩ/□程度の層
抵抗を有し、寄生抵抗成分が無視できない。これらの寄
生素子を含むメモリセルを等価回路として示したのが図
6である。
のソース領域は、高濃度の不純物ドーピングを行うもの
の、50nm前後の膜厚のために、数KΩ/□程度の層
抵抗を有し、寄生抵抗成分が無視できない。これらの寄
生素子を含むメモリセルを等価回路として示したのが図
6である。
【0013】メガ・ビット級のメモリでは、微細化され
たトランジスタの特性劣化対策として、電源電圧を低電
圧仕様化する傾向がある。この場合、TFT部分での寄
生ダイオードや寄生抵抗成分による電圧降下は、下地の
トランジスタの実効的な動作電圧の低下として重大な影
響を及ぼすという問題点があった。
たトランジスタの特性劣化対策として、電源電圧を低電
圧仕様化する傾向がある。この場合、TFT部分での寄
生ダイオードや寄生抵抗成分による電圧降下は、下地の
トランジスタの実効的な動作電圧の低下として重大な影
響を及ぼすという問題点があった。
【0014】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に設けた下地素子を含む表面に設けた絶縁膜
と、前記絶縁膜上に設けたゲート電極と、前記ゲート電
極を含む表面に設けたゲート絶縁膜と、前記ゲート絶縁
膜を含む表面に設けた多結晶シリコン膜と、前記多結晶
シリコン膜の一部に設けて前記下地素子と接続する一導
電型の拡散層と、前記多結晶シリコン膜に設けて前記一
導電型拡散層と接続し且つソース・ドレイン領域となる
逆導電型不純物を含む高融点金属シリサイド膜とを有す
る。
半導体基板に設けた下地素子を含む表面に設けた絶縁膜
と、前記絶縁膜上に設けたゲート電極と、前記ゲート電
極を含む表面に設けたゲート絶縁膜と、前記ゲート絶縁
膜を含む表面に設けた多結晶シリコン膜と、前記多結晶
シリコン膜の一部に設けて前記下地素子と接続する一導
電型の拡散層と、前記多結晶シリコン膜に設けて前記一
導電型拡散層と接続し且つソース・ドレイン領域となる
逆導電型不純物を含む高融点金属シリサイド膜とを有す
る。
【0015】本発明の半導体装置の製造方法は、半導体
基板に設けた下地素子を含む表面に設けた絶縁膜の上に
不純物をドープした多結晶シリコン膜を形成してパター
ニングしたゲート電極を設け前記ゲート電極の表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜を含む
表面にノンドープの多結晶シリコン膜を選択的に形成し
て前記下地素子と接続する前記多結晶シリコン膜に下地
素子より一導電型の不純物を拡散しコンタクト用の一導
電型拡散層を形成する工程と、前記多結晶シリコン膜を
含む表面に絶縁膜を堆積してパターニングし前記ゲート
電極上のチャネル形成領域及び前記下地素子とのコンタ
クト領域を被覆するマスク用絶縁膜を形成する工程と、
前記マスク用絶縁膜を用い前記多結晶シリコン膜に逆導
電型不純物をイオン注入してソース・ドレイン領域形成
用の逆導電型拡散層を形成する工程と、前記マスク用絶
縁膜の側面をエッチングして後退させた後、前記マスク
用絶縁膜を含む多結晶シリコン膜の表面に高融点金属膜
を堆積して熱処理し前記多結晶シリコン膜と高融点金属
膜を反応させて高融点金属シリサイド膜を形成する工程
と、前記未反応の高融点金属膜及びマスク用絶縁膜を順
次エッチングして除去する工程とを含んで構成される。
基板に設けた下地素子を含む表面に設けた絶縁膜の上に
不純物をドープした多結晶シリコン膜を形成してパター
ニングしたゲート電極を設け前記ゲート電極の表面にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜を含む
表面にノンドープの多結晶シリコン膜を選択的に形成し
て前記下地素子と接続する前記多結晶シリコン膜に下地
素子より一導電型の不純物を拡散しコンタクト用の一導
電型拡散層を形成する工程と、前記多結晶シリコン膜を
含む表面に絶縁膜を堆積してパターニングし前記ゲート
電極上のチャネル形成領域及び前記下地素子とのコンタ
クト領域を被覆するマスク用絶縁膜を形成する工程と、
前記マスク用絶縁膜を用い前記多結晶シリコン膜に逆導
電型不純物をイオン注入してソース・ドレイン領域形成
用の逆導電型拡散層を形成する工程と、前記マスク用絶
縁膜の側面をエッチングして後退させた後、前記マスク
用絶縁膜を含む多結晶シリコン膜の表面に高融点金属膜
を堆積して熱処理し前記多結晶シリコン膜と高融点金属
膜を反応させて高融点金属シリサイド膜を形成する工程
と、前記未反応の高融点金属膜及びマスク用絶縁膜を順
次エッチングして除去する工程とを含んで構成される。
【0016】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0017】図1(a)〜(c)及び図2(a)〜
(d)は本発明の第1の実施例を説明するための工程順
に示した断面図である。
(d)は本発明の第1の実施例を説明するための工程順
に示した断面図である。
【0018】まず、図1(a)に示すように、半導体基
板上に設けた素子を含む下地の上に設けた絶縁膜1の上
に厚さ80nmの多結晶シリコン膜を堆積し、850℃
30分のリン拡散により高濃度にリンをドーピングした
後、リソグラフィー、ドライエッチングなどの微細加工
技術を用いてパターニングし、TFTのゲート電極2
a,2bを形成する。ここで、ゲート電極2bは、もう
片方のTFTのゲート電極であり、配線層として機能し
ている。次に、CVD法によりゲート酸化膜となる厚さ
30nmの酸化シリコン膜3を堆積する。
板上に設けた素子を含む下地の上に設けた絶縁膜1の上
に厚さ80nmの多結晶シリコン膜を堆積し、850℃
30分のリン拡散により高濃度にリンをドーピングした
後、リソグラフィー、ドライエッチングなどの微細加工
技術を用いてパターニングし、TFTのゲート電極2
a,2bを形成する。ここで、ゲート電極2bは、もう
片方のTFTのゲート電極であり、配線層として機能し
ている。次に、CVD法によりゲート酸化膜となる厚さ
30nmの酸化シリコン膜3を堆積する。
【0019】次に、図1(b)に示すように、配線層と
してのゲート電極2bの上の酸化シリコン膜3に開口部
を設け、ジシランガスを成長ガスとして開口部を含む表
面に厚さ50nmの非晶質シリコン膜を堆積してパター
ニングし、600℃の窒素雰囲気中で20時間熱処理し
て結晶化させ、ノンドープの多結晶シリコン膜4を形成
する。続いて、熱処理を追加することにより、開口部の
ゲート電極2bから多結晶シリコン膜4にリンを拡散さ
せN型拡散層5を形成する。N型拡散層5の大きさは、
この熱処理の設定温度や処理温度により制御が可能であ
る。
してのゲート電極2bの上の酸化シリコン膜3に開口部
を設け、ジシランガスを成長ガスとして開口部を含む表
面に厚さ50nmの非晶質シリコン膜を堆積してパター
ニングし、600℃の窒素雰囲気中で20時間熱処理し
て結晶化させ、ノンドープの多結晶シリコン膜4を形成
する。続いて、熱処理を追加することにより、開口部の
ゲート電極2bから多結晶シリコン膜4にリンを拡散さ
せN型拡散層5を形成する。N型拡散層5の大きさは、
この熱処理の設定温度や処理温度により制御が可能であ
る。
【0020】次に、図1(c)に示すように、N型拡散
層5を含む多結晶シリコン膜4の上にCVD法により、
厚さ200nmの酸化シリコン膜6を堆積し、酸化シリ
コン膜6の上に塗布してパターニングしたフォトレジス
ト膜7をマスクとして酸化シリコン膜6をエッチング
し、再度フォトレジスト膜7をマスクとしてホウ素イオ
ン8を1×1015cm-2のドース量でイオン注入しP型
拡散層9を形成する。
層5を含む多結晶シリコン膜4の上にCVD法により、
厚さ200nmの酸化シリコン膜6を堆積し、酸化シリ
コン膜6の上に塗布してパターニングしたフォトレジス
ト膜7をマスクとして酸化シリコン膜6をエッチング
し、再度フォトレジスト膜7をマスクとしてホウ素イオ
ン8を1×1015cm-2のドース量でイオン注入しP型
拡散層9を形成する。
【0021】次に、図2(a)に示すように、フォトレ
ジスト膜7を残したまま下層の酸化シリコン膜6のみ
を、1:30の希釈フッ酸溶液を用いてサイドエッチし
て内側に後退させる。
ジスト膜7を残したまま下層の酸化シリコン膜6のみ
を、1:30の希釈フッ酸溶液を用いてサイドエッチし
て内側に後退させる。
【0022】次に、図2(b)に示すように、フォトレ
ジスト膜7を酸素プラズマのアッシング処理により除去
したのちに、スパッタ法によりチタン膜10を50nm
の厚さに堆積する。
ジスト膜7を酸素プラズマのアッシング処理により除去
したのちに、スパッタ法によりチタン膜10を50nm
の厚さに堆積する。
【0023】次に、図2(c)に示すように、600〜
700℃のランプアニールによりチタン膜10とシリコ
ン膜を反応させてチタンシリサイド膜11を形成する。
700℃のランプアニールによりチタン膜10とシリコ
ン膜を反応させてチタンシリサイド膜11を形成する。
【0024】次に、図2(d)に示すように、酸化シリ
コン膜上の未反応のチタン膜10をアンモニア、過酸化
水素水混合液で除去した後、酸化シリコン膜6を希釈フ
ッ酸溶液で除去したのち、さらに800℃のランプアニ
ールによりチタンシリサイド膜11の低抵抗化を行な
い、次に、全面に層間絶縁膜12を堆積する。
コン膜上の未反応のチタン膜10をアンモニア、過酸化
水素水混合液で除去した後、酸化シリコン膜6を希釈フ
ッ酸溶液で除去したのち、さらに800℃のランプアニ
ールによりチタンシリサイド膜11の低抵抗化を行な
い、次に、全面に層間絶縁膜12を堆積する。
【0025】この実施例では、イオン注入の後にフォト
レジスト膜7の下層の酸化シリコン膜6のサイドエッチ
を行ったが、イオン注入のイオン入射角の広がりが小さ
く、基板上の全域で垂直に入射すると判断される場合で
は、酸化シリコン膜6のサイドエッチを先に行ったフォ
トレジスト膜7のオーバーハング形状を用いてイオン注
入することも可能である。
レジスト膜7の下層の酸化シリコン膜6のサイドエッチ
を行ったが、イオン注入のイオン入射角の広がりが小さ
く、基板上の全域で垂直に入射すると判断される場合で
は、酸化シリコン膜6のサイドエッチを先に行ったフォ
トレジスト膜7のオーバーハング形状を用いてイオン注
入することも可能である。
【0026】また、チタン膜10の代りにコバルト膜、
ニッケル膜なども用いることができる。
ニッケル膜なども用いることができる。
【0027】また、ゲート電極2bからの不純物拡散を
うながすための熱処理は、イオン注入後に活性化アニー
ルと兼用として行うこともできる。
うながすための熱処理は、イオン注入後に活性化アニー
ルと兼用として行うこともできる。
【0028】第1の実施例について電流電圧特性を調べ
たところ、図5に示すように従来例よりもはるかに微小
な電圧から電流の立ち上がりが鋭い特性が得られた。こ
れは、相互に補償し合って高抵抗化したり、空乏化する
PN接合領域をシリサイド化して低抵抗化できたたため
と考えられる。
たところ、図5に示すように従来例よりもはるかに微小
な電圧から電流の立ち上がりが鋭い特性が得られた。こ
れは、相互に補償し合って高抵抗化したり、空乏化する
PN接合領域をシリサイド化して低抵抗化できたたため
と考えられる。
【0029】また、シリサイド化したTFTのソース・
ドレイン高濃度領域の層抵抗を測定したところ、従来例
の数KΩ/□に対して本実施例では数十Ω/□程度と改
善されていた。
ドレイン高濃度領域の層抵抗を測定したところ、従来例
の数KΩ/□に対して本実施例では数十Ω/□程度と改
善されていた。
【0030】図3(a)〜(d)は本発明の第2の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【0031】まず、図3(a)に示すように、第1の実
施例と同様の工程により絶縁膜1の上にN型不純物を含
むゲート電極2a,2bを設け、次に、ゲート電極2
a,2bを含む表面に酸化シリコン膜3を設けてゲート
電極2b上に開口部を設け、開口部を含む表面にノンド
ープの多結晶シリコン膜4を堆積して熱処理し、ゲート
電極2bより不純物を多結晶シリコン膜4に拡散してN
型拡散層5を形成する。次に、N型拡散層5を含む多結
晶シリコン膜4の上に厚さ0.2μmの酸化シリコン膜
6及び厚さ0.1μmの窒化シリコン膜13を順次堆積
した後、窒化シリコン膜13の上にフォトレジスト膜7
を塗布してパターニングし、このフォトレジスト膜7を
マスクとして窒化シリコン膜13をエッチングする。
施例と同様の工程により絶縁膜1の上にN型不純物を含
むゲート電極2a,2bを設け、次に、ゲート電極2
a,2bを含む表面に酸化シリコン膜3を設けてゲート
電極2b上に開口部を設け、開口部を含む表面にノンド
ープの多結晶シリコン膜4を堆積して熱処理し、ゲート
電極2bより不純物を多結晶シリコン膜4に拡散してN
型拡散層5を形成する。次に、N型拡散層5を含む多結
晶シリコン膜4の上に厚さ0.2μmの酸化シリコン膜
6及び厚さ0.1μmの窒化シリコン膜13を順次堆積
した後、窒化シリコン膜13の上にフォトレジスト膜7
を塗布してパターニングし、このフォトレジスト膜7を
マスクとして窒化シリコン膜13をエッチングする。
【0032】次に、図3(b)に示すように、フォトレ
ジスト膜7及び窒化シリコン膜13をマスクとしてホウ
素イオンを酸化シリコン膜6を通して多結晶シリコン膜
4にイオン注入しP型拡散層9を形成する。このような
手法を使うと、薄膜へのイオン注入深さの細かな制御に
この酸化シリコン膜6の膜厚を用いることができる。
ジスト膜7及び窒化シリコン膜13をマスクとしてホウ
素イオンを酸化シリコン膜6を通して多結晶シリコン膜
4にイオン注入しP型拡散層9を形成する。このような
手法を使うと、薄膜へのイオン注入深さの細かな制御に
この酸化シリコン膜6の膜厚を用いることができる。
【0033】次に、フォトレジスト膜7を除去した後、
窒化シリコン膜13をマスクとして希釈弗酸溶液により
酸化シリコン膜6をエッチングして除去して、酸化シリ
コン膜6の側面を内側に後退させる。
窒化シリコン膜13をマスクとして希釈弗酸溶液により
酸化シリコン膜6をエッチングして除去して、酸化シリ
コン膜6の側面を内側に後退させる。
【0034】次に、図3(c)に示すように、窒化シリ
コン膜6をリン酸により除去した後、酸化シリコン膜6
を含む表面にチタン膜10を50nmの厚さに堆積す
る。
コン膜6をリン酸により除去した後、酸化シリコン膜6
を含む表面にチタン膜10を50nmの厚さに堆積す
る。
【0035】次に、図3(d)に示すように、第1の実
施例と同様にランプアニールによりチタン膜10とシリ
コン膜を反応させてチタンシリサイド膜11を形成した
後、未反応のチタン膜10及び酸化シリコン膜6を順次
エッチングして除去し層間絶縁膜12を堆積する。
施例と同様にランプアニールによりチタン膜10とシリ
コン膜を反応させてチタンシリサイド膜11を形成した
後、未反応のチタン膜10及び酸化シリコン膜6を順次
エッチングして除去し層間絶縁膜12を堆積する。
【0036】
【発明の効果】以上説明したように本発明は、下地のト
ランジスタと接続するTFTの拡散層のPN接合部分を
含む領域をシリサイド化することにより、寄生ダイオー
ド及び寄生抵抗を低減して動作特性を向上させることが
できるという効果を有する。
ランジスタと接続するTFTの拡散層のPN接合部分を
含む領域をシリサイド化することにより、寄生ダイオー
ド及び寄生抵抗を低減して動作特性を向上させることが
できるという効果を有する。
【図1】本発明の第1の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図2】本発明の第1の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図3】本発明の第2の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図4】従来の半導体装置の一例を示す平面図及びA−
A′線断面図。
A′線断面図。
【図5】従来例と本発明のTFTの電圧・電流特性を示
す図。
す図。
【図6】従来の半導体装置を用いたメモリセルの等価回
路図。
路図。
1 絶縁膜 2a,2b,203,205a,205b ゲート電
極 3,6 酸化シリコン膜 4 多結晶シリコン膜 5,201 N型拡散層 7 フォトレジスト膜 8 ホウ素イオン 9 P型拡散層 10 チタン膜 11 チタンシリサイド膜 12,204 層間絶縁膜 13 窒化シリコン膜 200 P型シリコン基板 202 ゲート絶縁膜 206 チャネル領域 207 P型領域 208 N型領域 209 ゲート酸化膜
極 3,6 酸化シリコン膜 4 多結晶シリコン膜 5,201 N型拡散層 7 フォトレジスト膜 8 ホウ素イオン 9 P型拡散層 10 チタン膜 11 チタンシリサイド膜 12,204 層間絶縁膜 13 窒化シリコン膜 200 P型シリコン基板 202 ゲート絶縁膜 206 チャネル領域 207 P型領域 208 N型領域 209 ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9056−4M H01L 29/78 311 P
Claims (2)
- 【請求項1】 半導体基板に設けた下地素子を含む表面
に設けた絶縁膜と、前記絶縁膜上に設けたゲート電極
と、前記ゲート電極を含む表面に設けたゲート絶縁膜
と、前記ゲート絶縁膜を含む表面に設けた多結晶シリコ
ン膜と、前記多結晶シリコン膜の一部に設けて前記下地
素子と接続する一導電型の拡散層と、前記多結晶シリコ
ン膜に設けて前記一導電型拡散層と接続し且つソース・
ドレイン領域となる逆導電型不純物を含む高融点金属シ
リサイド膜とを有することを特徴とする半導体装置。 - 【請求項2】 半導体基板に設けた下地素子を含む表面
に設けた絶縁膜の上に不純物をドープした多結晶シリコ
ン膜を形成してパターニングしたゲート電極を設け前記
ゲート電極の表面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜を含む表面にノンドープの多結晶シリコ
ン膜を選択的に形成して前記下地素子と接続する前記多
結晶シリコン膜に下地素子より一導電型の不純物を拡散
しコンタクト用の一導電型拡散層を形成する工程と、前
記多結晶シリコン膜を含む表面に絶縁膜を堆積してパタ
ーニングし前記ゲート電極上のチャネル形成領域及び前
記下地素子とのコンタクト領域を被覆するマスク用絶縁
膜を形成する工程と、前記マスク用絶縁膜を用い前記多
結晶シリコン膜に逆導電型不純物をイオン注入してソー
ス・ドレイン領域形成用の逆導電型拡散層を形成する工
程と、前記マスク用絶縁膜の側面をエッチングして後退
させた後、前記マスク用絶縁膜を含む多結晶シリコン膜
の表面に高融点金属膜を堆積して熱処理し前記多結晶シ
リコン膜と高融点金属膜を反応させて高融点金属シリサ
イド膜を形成する工程と、前記未反応の高融点金属膜及
びマスク用絶縁膜を順次エッチングして除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289717A JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289717A JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06140630A true JPH06140630A (ja) | 1994-05-20 |
JP2914052B2 JP2914052B2 (ja) | 1999-06-28 |
Family
ID=17746843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4289717A Expired - Lifetime JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2914052B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
KR100769407B1 (ko) * | 2003-06-16 | 2007-10-22 | 마이크론 테크놀로지, 인크 | Cmos 영상기용 전하 펌프 |
-
1992
- 1992-10-28 JP JP4289717A patent/JP2914052B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
KR100769407B1 (ko) * | 2003-06-16 | 2007-10-22 | 마이크론 테크놀로지, 인크 | Cmos 영상기용 전하 펌프 |
Also Published As
Publication number | Publication date |
---|---|
JP2914052B2 (ja) | 1999-06-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |