JPH06140427A - Transistor having soi structure and manufacture thereof - Google Patents

Transistor having soi structure and manufacture thereof

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JPH06140427A
JPH06140427A JP31097492A JP31097492A JPH06140427A JP H06140427 A JPH06140427 A JP H06140427A JP 31097492 A JP31097492 A JP 31097492A JP 31097492 A JP31097492 A JP 31097492A JP H06140427 A JPH06140427 A JP H06140427A
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JP
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transistor
forming
surface
semiconductor substrate
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Application number
JP31097492A
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Japanese (ja)
Inventor
Toshiyuki Nishihara
利幸 西原
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PURPOSE: To microminiaturize a device, by forming the part of a semiconductor layer which corresponds with a channel region, so as to be thin as compared with a source and drain region which is formed on both sides of the channel region.
CONSTITUTION: A gate insulating layer 16 is formed on the surfaces of semiconductor layers 10, 12. A gate electrode 18 is formed by using a specified pattern to be positioned above the thin semiconductor layer 10. The gate electrode 18 is constituted of a conducting layer such as poly silicon, silicide, polycide and metal. When impurities like phosphorus are ion-implanted, a source and drain region 21, 22 is formed in a self-alignment manner, at the part of the thick semiconductor layer 12. A channel region 23 is formed at the part of the thin semiconductor layer 10 below the gate electrode. Thereby punch through can be effectively prevented, and microminiaturization of a device is enabled.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、SOI(Silicon On BACKGROUND OF THE INVENTION This invention is, SOI (Silicon On
Insulating Substrate)構造を持つトランジスタおよびその製造方法に係り、さらに詳しくは、SOI構造の半導体層を制御性良く薄膜化でき、デバイスの微細化に寄与すると共に、ソース・ドレイン領域の寄生抵抗を低減することができ、パンチスルー抑制と電流能力確保を両立させることが可能なSOI構造を持つトランジスタおよびその製造方法に関する。 Insulating Substrate) relates structure to a transistor and a manufacturing method thereof with, more specifically, it can be controlled with good thin the semiconductor layer of the SOI structure, with which contributes to miniaturization of the device, reducing the parasitic resistance of the source and drain regions it can relate transistor and a manufacturing method thereof having an SOI structure capable of both punch-through suppression and current capability ensured.

【0002】 [0002]

【従来の技術】絶縁層上にシリコン単結晶薄膜などの半導体層を形成するSOI技術は、たとえばソフトエラー耐性や高速動作に優れた高性能トランジスタなどを形成するために、近年盛んに研究が進められている。 BACKGROUND ART SOI technology for forming a semiconductor layer such as a silicon single crystal thin film on an insulating layer, for example in order to form a good performance transistor soft error resistance and high-speed operation, active research is underway in recent years It is. 特に、 Especially,
酸素イオンを半導体基板の表面から所定深さの位置にイオン注入し、これを熱処理することにより埋め込み型酸化絶縁層を形成するSIMOX型SOI構造基板は、絶縁層上の半導体層の膜厚の精密制御が可能であるという利点を有している。 Oxygen ions are implanted from the surface of the semiconductor substrate at the position of a predetermined depth, the SIMOX type SOI structure substrate to form a buried-type oxide insulating layer by heat-treating this, precision of the thickness of the semiconductor layer on the insulating layer It has the advantage that control is possible. また、張り合わせ技術と選択研磨技術とによって形成される張り合わせ型SOI構造基板は、結晶性に優れ、リーク電流も小さいことから、DR Further, the lamination type SOI structure substrate is formed by bonding techniques and the selection polishing technique, excellent crystallinity, since the leakage current is small, DR
AMなどのメモリ素子への応用が期待されている。 Application to the memory element, such as AM is expected.

【0003】ところで、SOI構造を用いたMOSトランジスタは、半導体層の薄膜化によって、チャネル領域へのゲート電界の支配性を高め、パンチスルーを抑制することができる。 Meanwhile, MOS transistor using an SOI structure by a thin film of the semiconductor layer to increase the dominance of the gate field to the channel region, it is possible to suppress the punch-through. すなわち、デバイスの微細化に伴って、シリコン単結晶半導体層の薄膜化が要求されている。 That is, with the miniaturization of the device, a thin film of silicon single crystal semiconductor layer is required.

【0004】 [0004]

【発明が解決しようとする課題】ところが、半導体層を薄膜化すると、ソース・ドレイン領域の寄生抵抗が増大し、トランジスタの電流駆動能力を劣化させるという問題点があった。 [SUMMARY OF THE INVENTION However, when thinning the semiconductor layer, increases the parasitic resistance of the source and drain regions, there is a problem that deteriorates the current driving capability of the transistor. このため、たとえば上記SIMOX型S Thus, for example, the SIMOX type S
OI構造基板では、絶縁層上に形成される半導体層の薄膜膜厚の精密制御が可能であるにも拘らず、寄生抵抗を増大させないために半導体層の膜厚を厚くせざるを得ず、トランジスタの微細化ができないという問題点を有していた。 The OI structural substrate, despite it is possible to precisely control the film thickness of the semiconductor layer formed on the insulating layer, it is inevitable to increase the film thickness of the semiconductor layer in order not to increase the parasitic resistance, We had a problem that can not be the miniaturization of the transistor. また、張り合わせ型SOI構造基板でも、同様な問題点を有していた。 Further, even in bonded type SOI structure substrate had similar problems.

【0005】本発明は、このような実状に鑑みてなされ、SOI構造の半導体層を制御性良く薄膜化でき、デバイスの微細化に寄与すると共に、ソース・ドレイン領域の寄生抵抗を低減することができ、パンチスルー抑制と電流能力確保を両立させることが可能なSOI構造を持つトランジスタおよびその製造方法を提供することを目的とする。 [0005] The present invention has been made in view of such circumstances, can be controlled with good thin the semiconductor layer of the SOI structure, with which contributes to miniaturization of the device, it is possible to reduce the parasitic resistance of the source and drain regions can, and to provide a transistor and its manufacturing method having an SOI structure capable of both punch-through suppression and current capability ensured.

【0006】 [0006]

【課題を解決するための手段】上記目的を達成するために、本発明のSOI構造を持つトランジスタは、絶縁層上に形成される半導体層のチャネル領域に相当する部分が、このチャネル領域の両側に形成されるソース・ドレイン領域に比較して薄く形成されることを特徴とする。 To achieve the above object, according to the solution to ## transistor having an SOI structure of the present invention, the portion corresponding to the channel region of the semiconductor layer formed on the insulating layer, both sides of the channel region characterized in that it is to thin compared to the source-drain regions formed on.

【0007】本発明の第1の観点に係るSOI構造を持つトランジスタの製造方法は、半導体基板の表面に、トランジスタのチャネル領域に対応するパターンで、イオン注入時のエネルギーを吸収する第1バリア層を形成する工程と、この第1バリア層が形成してある半導体基板の表面から、第1バリア層の下部の半導体基板の表面には浅く、その他の部分には深く、半導体基板の所定深さの位置に不純物濃度のピークがくるように、酸素をイオン注入する工程と、酸素がイオン注入された半導体基板を熱処理することにより、半導体基板の表面から所定深さの位置に、埋め込み型酸化絶縁層を形成し、この絶縁層の上に、チャネル領域相当部分では薄く、その他の部分では厚い半導体層を形成する工程と、この半導体層にトランジスタを形 [0007] manufacturing process of the transistor having the SOI structure according to a first aspect of the present invention, the surface of the semiconductor substrate, in a pattern corresponding to the channel region of the transistor, the first barrier layer to absorb energy in the ion implantation forming a, from the surface of the first semiconductor substrate which barrier layer is formed shallow in the surface of the semiconductor substrate under the first barrier layer, the other portion deeper, predetermined depth of the semiconductor substrate position so that the peak of the impurity concentration of the steps of the oxygen ion implantation, by which oxygen is heat-treated semiconductor substrate is ion-implanted at a position of a predetermined depth from the surface of the semiconductor substrate, a buried-type oxide insulating forming a layer, on the insulating layer, thin channel region corresponding parts, forming a thick semiconductor layer in the other parts, form a transistor on the semiconductor layer する工程とを有する。 And a step of.

【0008】半導体基板の表面には、上記第1バリア層と共に、第1バリア層に比較して厚い膜厚を有する第2 [0008] surface of the semiconductor substrate, together with the first barrier layer, a has a large thickness in comparison with the first barrier layer 2
バリア層を、素子分離パターンに沿って形成し、その後、酸素のイオン注入を行ない、熱処理時には、埋め込み型酸化絶縁層と共に素子分離層も形成することもできる。 A barrier layer, is formed along the device isolation pattern, then subjected to oxygen ion implantation, at the time of heat treatment may also be formed isolation layer with embedded oxide insulating layer. 第1バリア層および第2バリア層は、最初に同じ膜厚で半導体基板の表面に所定パターンで形成した後、第2バリア層のみをレジスト膜でマスクし、第1バリア層をエッチングし、第1バリア層の膜厚を第2バリア層の膜厚に比較して薄く形成して構成される。 The first and second barrier layers, after forming a predetermined pattern on the first surface of the semiconductor substrate in the same thickness, to mask only the second barrier layer with a resist film, the first barrier layer is etched, the It constituted the thickness of the first barrier layer compared to thin to a thickness of the second barrier layer.

【0009】本発明の第2の観点に係るSOI構造を持つトランジスタの製造方法は、半導体基板の表面に、第1分離段差を形成し、この第1分離段差間に位置するトランジスタのチャネル領域相当部分に、第1分離段差よりも浅い第2分離段差を形成する工程と、半導体基板の表面に絶縁層および平坦化層を形成する工程と、この平坦化層に支持基板を張り合わせ、半導体基板の裏面を、 The preparation method of a transistor having an SOI structure according to a second aspect of the present invention, the surface of the semiconductor substrate, forming a first separation step, corresponding channel region of the transistor located between the first isolation step in part, forming a second isolation step shallower than the first separation step, a step of forming an insulating layer and a planarization layer on the surface of the semiconductor substrate, laminating a support substrate to the planarization layer, a semiconductor substrate the back,
上記第1分離段差を研磨ストッパーとして研削および研磨し、絶縁層上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層を形成する工程と、この半導体層に、トランジスタを形成する工程とを有する。 The grinding and polishing as the first polishing the isolation step stopper, on the insulating layer, forming a thick semiconductor layer in other parts thinner in the channel region corresponding parts in the semiconductor layer, and forming a transistor a.

【0010】また、本発明の第2の観点の変形例に係るSOI構造を持つトランジスタの製造方法は、半導体基板の表面に、第1選択酸化領域を形成し、この第1選択酸化領域間に位置するトランジスタのチャネル領域相当部分に、第1選択酸化領域よりも薄い第2選択酸化領域を形成する工程と、半導体基板の表面に絶縁層および平坦化層を形成する工程と、この平坦化層に支持基板を張り合わせ、半導体基板の裏面を、上記第1選択酸化領域を研磨ストッパーとして研削および研磨し、絶縁層上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層を形成する工程と、この半導体層に、トランジスタを形成する工程とを有する。 [0010] The method of manufacturing a transistor having the SOI structure according to a modification of the second aspect of the present invention, the surface of the semiconductor substrate, the first selective oxidation region is formed, between the first selective oxidation region the channel region corresponding portion of the location transistors, forming a thin second selective oxidation region than the first selective oxidation region, forming an insulating layer and a planarization layer on the surface of the semiconductor substrate, the flattening layer bonding a supporting substrate to a back surface of the semiconductor substrate, the grinding and polishing as the first selective oxidation region a polishing stopper, on the insulating layer, forming a thick semiconductor layer in other parts thinner in the channel region corresponding parts in this semiconductor layer, and forming a transistor.

【0011】 [0011]

【作用】本発明のSOI構造を持つトランジスタでは、 [Action] In the transistor having the SOI structure of the present invention,
絶縁層上に形成される半導体層の膜厚が、一定でなく、 Thickness of the semiconductor layer formed on the insulating layer, not constant,
チャネル領域相当部分のみで薄く形成され、ソース・ドレイン領域相当部分では厚く形成される。 Made thinner only in the channel region corresponding parts are thicker than the source and drain regions corresponding parts. チャネル領域相当部分の半導体層のみを薄く形成することができるから、パンチスルーを防止することが可能になり、デバイスの微細化が可能となる。 Since it is possible to thinly form only the semiconductor layer of the channel region corresponding parts, it is possible to prevent the punch through, miniaturization of the device becomes possible. また、ソース・ドレイン領域相当部分の半導体層は厚く形成されることから、ソース・ドレイン領域の寄生抵抗を低減でき、電流駆動能力が向上する。 Further, since the semiconductor layer of the source and drain regions corresponding parts are thicker, it is possible to reduce the parasitic resistance of the source and drain regions, thereby improving the current drivability. したがって、パンチスルーの抑制と電流能力確保を両立することができる。 Therefore, it is possible to achieve both the suppression of the punch-through and current capability ensured.

【0012】また、本発明の製造方法によれば、従来の製造プロセスに比較して工程増が少なく、本発明のSO Further, according to the manufacturing method of the present invention, less increase process compared to conventional manufacturing processes, SO of the present invention
I構造を持つトランジスタを、容易かつ安価に製造することができる。 A transistor having an I structure can be easily and inexpensively manufactured.

【0013】 [0013]

【実施例】以下、本発明の実施例に係るSOI構造を持つトランジスタおよびその製造方法について、図面を参照しつつ詳細に説明する。 EXAMPLES Hereinafter, the transistor and its manufacturing method having the SOI structure according to an embodiment of the present invention will be described in detail with reference to the drawings. 図1,2は本発明の一実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図、図3,4は本発明の他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図、図5,6は本発明のさらにその他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図、図7,8は本発明のさらにその他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 Figure 2 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to an embodiment of the present invention, production of a transistor having an SOI structure according to another embodiment of FIG. 3 and 4 present invention schematic fragmentary cross-sectional view showing a process, 5 and 6 schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to still another embodiment of the present invention, FIGS. 7 and 8 yet another the present invention is a schematic partial cross-sectional view showing a manufacturing process of the transistor having the SOI structure according to the embodiment of.

【0014】まず、本発明の第1の観点に係るSOI構造を持つトランジスタの製造方法について具体的に説明する。 [0014] First, concretely a method for manufacturing a transistor having an SOI structure according to a first aspect of the present invention. 本実施例では、図1(A)に示すように、シリコン単結晶半導体ウェーハで構成される半導体基板10を準備し、その表面に、トランジスタのチャネル領域に対応するパターンで、イオン注入時のエネルギーを吸収する第1バリア層4を形成する。 In this embodiment, as shown in FIG. 1 (A), and a semiconductor substrate 10 composed of silicon single crystal semiconductor wafer, on the surface, in a pattern corresponding to the channel region of the transistor, the energy of the ion implantation to form a first barrier layer 4 to absorb. 第1バリア層4は、たとえば熱酸化法またはCVD法で成膜される酸化シリコン膜、窒化シリコン膜、あるいはポリシリコン膜などで構成されるが、その材質は特に限定されない。 The first barrier layer 4, for example silicon oxide film formed by a thermal oxidation method or a CVD method, a silicon nitride film or polysilicon film or the like, configured, the material is not particularly limited. 第1バリア層4の膜厚は、たとえば100nmであるが、後工程で得ようとする半導体層の膜厚に応じて適宜変えることができる。 The film thickness of the first barrier layer 4 is, for example, a 100 nm, can be varied appropriately according to the thickness of the semiconductor layer to be obtained in a subsequent step. 第1バリア層4のパターニングは、ホトリソグラフィ法で容易に行なうことができる。 Patterning the first barrier layer 4 can be easily carried out by photolithography.

【0015】次に、同図(B)に示すように、半導体基板2の表面に、酸素イオンのイオン注入を行なう。 Next, as shown in FIG. (B), the surface of the semiconductor substrate 2, the ion implantation of oxygen ions. イオン注入時の条件としては、特に限定されないが、たとえば200KeVで1×10 18 cm 2の条件である。 The conditions for the ion implantation are not particularly limited, for example, 1 condition × 10 18 cm 2 at 200 KeV. 第1 First
バリア層4を形成した半導体基板2に対してイオン注入することにより、第1バリア層4ではイオン注入のエネルギーを吸収するため、第1バリア層4の下方に位置する半導体基板2の表面には浅く、その他の部分には深くイオン注入がなされ、比較的浅い酸素注入層6と、比較的深い酸素注入層8とが形成される。 By ion implantation of the semiconductor substrate 2 formed with the barrier layer 4, for absorbing the energy of the first barrier layer 4 in the ion implantation, the surface of the semiconductor substrate 2 located below the first barrier layer 4 shallow, other parts deep ion implantation is performed in a relatively shallow oxygen injection layer 6, a relatively deep oxygen implanted layer 8 is formed.

【0016】次に、同図(C)に示すように、半導体基板2をアニール熱処理すれば、比較的浅い酸素注入層6 Next, as shown in FIG. (C), if the annealing heat treatment of the semiconductor substrate 2, a relatively shallow oxygen injection layer 6
と比較的深い酸素注入層8とに相当する部分が、埋め込み型酸化絶縁層9に変化する。 When the portion corresponding to the relatively deep oxygen injection layer 8 is changed to the embedded oxide insulating layer 9. 酸化絶縁層9の表面には、チャネル相当部分で薄く、その他の部分で厚い半導体層10,12が形成される。 On the surface of the oxide insulating layer 9, a thin channel corresponding parts, a thick semiconductor layer 10, 12 in the other portions is formed. 薄い半導体層10の厚さは、たとえば50nm程度であり、厚い半導体層12の厚さは、たとえば150nm程度である。 The thickness of the thin semiconductor layer 10 is, for example, about 50 nm, the thickness of the thick semiconductor layer 12 is, for example, about 150 nm. 熱処理は、特に限定されないが、たとえば1260℃の条件で行なわれる。 Heat treatment is not particularly limited, it is carried out under the conditions of example 1260 ° C.. 第1バリア層4は、熱処理後あるいは熱処理前に除去する。 The first barrier layer 4 is removed before the heat treatment or after heat treatment.

【0017】次に、図2(D)に示すように、半導体層10,12の表面を素子毎に分離するための素子分離領域14,14を、たとえば選択酸化法(LOCOS)により形成する。 [0017] Next, as shown in FIG. 2 (D), an element isolation regions 14 and 14 for separating the surface of the semiconductor layer 10, 12 for each element, for example formed by a selective oxidation method (LOCOS). その際に、活性領域である半導体層1 At that time, the semiconductor layer 1 which is an active region
0,12は、酸化阻止膜としての窒化シリコン膜などで保護される。 0,12 is protected by a silicon nitride film as an oxidation prevention film.

【0018】その後、同図(E)に示すように、半導体層10,12の表面に、ゲート絶縁層16を成膜すると共に、ゲート電極18を、薄い半導体層10の上方に位置するような所定のパターンで形成する。 [0018] Thereafter, as shown by (E), the surface of the semiconductor layer 10 and 12, as well as forming a gate insulating layer 16, a gate electrode 18, positioned above the thin semiconductor layer 10 It formed in a predetermined pattern. ゲート絶縁膜16は、たとえば熱酸化法などで成膜される酸化シリコン膜などの絶縁膜で構成され、ゲート電極18は、ポリシリコン、シリサイド、ポリサイド、金属などの導電層で構成される。 The gate insulating film 16 is made of an insulating film such as a silicon oxide film formed by a thermal oxidation method or the like, the gate electrode 18, polysilicon, silicide, polycide, and a conductive layer such as a metal. その後、半導体層12に対して、リンなどの不純物をイオン注入すれば、厚い半導体層12の部分に、ソース・ドレイン領域21,22が自己整合的に形成される。 Thereafter, the semiconductor layer 12, if the impurity ion implantation, such as phosphorus, to a portion of the thick semiconductor layer 12, source and drain regions 21 and 22 are formed in a self-aligned manner. ゲート電極下部の薄い半導体層10の部分には、チャネル領域23が形成される。 The thin portion of the semiconductor layer 10 of the lower gate electrode, the channel region 23 is formed.

【0019】その後、同図(F)に示すように、層間絶縁層20を基板の全面に成膜し、ソース・ドレイン領域21,22に対するコンタクトホール24,24を層間絶縁層20に形成し、このコンタクトホール24,24 [0019] Thereafter, as shown by (F), forming a interlayer insulating layer 20 on the entire surface of the substrate, a contact hole 24, 24 for the source and drain regions 21, 22 in the interlayer insulating layer 20, the contact holes 24, 24
に対して、ソース・ドレイン領域に接続する電極層2 Respect, the electrode layer 2 connected to the source and drain regions
5,25を埋め込み形成する。 5, 25 to the buried. 層間絶縁層20は、特に限定されないが、CVD法で成膜される酸化シリコン膜、窒化シリコン膜、PSG膜、BPSG膜などで構成される。 Interlayer insulating layer 20 is not particularly limited, silicon oxide film formed by a CVD method, a silicon nitride film, PSG film, and the like in the BPSG film. 電極層25は、たとえばアルミニウムなどの金属で構成される。 Electrode layer 25 is composed of metal such as aluminum.

【0020】以上の工程を得て製造されたSOI構造を持つMOSトランジスタ27は、チャネル領域に相当する半導体層10が薄いので、パンチスルーを有効に防止でき、デバイスの微細化が可能となる。 The MOS transistor 27 having the SOI structure is manufactured to obtain the above steps, the semiconductor layer 10 corresponding to the channel region is thin, the punch-through can be effectively prevented, miniaturization of the device becomes possible. また。 Also. ソース・ Source·
ドレイン領域に相当する半導体層12,12は、厚く形成されるので、寄生抵抗を低減することができる。 Semiconductor layer 12, 12 corresponding to the drain region, since it is thick, it is possible to reduce the parasitic resistance. したがって、電流駆動能力を高くすることができる。 Therefore, it is possible to increase the current driving capability.

【0021】また、上述した本発明の方法では、従来のSIMOX型SOI構造のトランジスタの製造工程に比較し、工程増加は、図1(A)に示すバリア層4の形成のみであり、安価かつ容易に高性能のトランジスタをつくることができる。 [0021] In the method of the present invention described above, compared to the manufacturing process of the transistor of the conventional SIMOX type SOI structure, step increase is only formation of the barrier layer 4 shown in FIG. 1 (A), inexpensive and it is possible to easily create a high-performance transistor.

【0022】次に、上記実施例の変形例について、図3,4に基づき説明する。 Next, a modified example of the above embodiment will be described with reference to FIGS. この実施例では、上記実施例に比較し、埋め込み型酸化絶縁層の形成時に、素子分離領域をも併せて形成し、前記実施例におけるLOCOS In this embodiment, compared to the above embodiment, when forming the implantable oxide insulating layer, it is formed together also an element isolation region, LOCOS in the embodiment
工程を削減することができる。 It is possible to reduce the process. 以下、順を追って説明するが、上記実施例と同様な構成要素には、同一符号を付し、その説明は、一部省略する。 Hereinafter, will be sequentially described, the same components as the above embodiment, the same reference numerals, description thereof will be omitted partially.

【0023】本実施例では、まず、半導体基板2を準備し、その表面に、第1バリア層26と第2バリア層28 [0023] In this embodiment, first, a semiconductor substrate 2, on its surface, a first barrier layer 26 and the second barrier layer 28
とを形成する。 To form the door. これらバリア層26,28は、同時に形成され、最初の段階では同じ膜厚を有する。 These barrier layers 26, 28 are formed at the same time, have the same thickness in the first stage. これらバリア層26,28の膜厚は、たとえば200nm程度である。 The film thickness of these barrier layers 26 and 28 is, for example, about 200 nm. 第1バリア層26は、トランジスタのチャネル領域に相当するパターンで半導体基板2の表面に形成され、 The first barrier layer 26 is formed on the surface of the semiconductor substrate 2 in a pattern corresponding to the channel region of the transistor,
第2バリア層28は、素子分離パターンに沿って形成される。 The second barrier layer 28 is formed along the device isolation pattern. これら第1,2バリア層26,28は、前述した実施例の第1バリア層4と同様な材質で構成される。 These first and second barrier layers 26 and 28 is composed of the same material as the first barrier layer 4 of the above-described embodiment.

【0024】次に、同図(B)に示すように、素子分離パターンに沿った第2バリア層26,26のみをレジスト膜30などでマスクし、チャネル領域のパターンの第1バリア層28のみをRIEなどでエッチングし、第1 Next, as shown in FIG. (B), only the second barrier layer 26, 26 along the device isolation pattern resist film 30 is masked, etc., only the first barrier layer 28 of the pattern of the channel region the etching or the like RIE, first
バリア層26の膜厚を約100nm程度に薄くする。 Reducing the thickness of the barrier layer 26 to about 100 nm.

【0025】次に、同図(C)に示すように、レジスト膜30を除去し、膜厚が相違する第1バリア層26と第2バリア層28とが形成してある半導体基板2の表面に、酸素のイオン注入を行なう。 Next, the as shown in FIG. (C), the resist film 30 is removed, the first barrier layer 26 and the surface of the semiconductor substrate 2 that is the second barrier layer 28 is formed a film thickness is different to, perform oxygen ion implantation. イオン注入時の条件としては、特に限定されないが、たとえば200KeVで1×10 18 cm 2の条件である。 The conditions for the ion implantation are not particularly limited, for example, 1 condition × 10 18 cm 2 at 200 KeV. 第1バリア層26および第2バリア層28を形成した半導体基板2に対してイオン注入することにより、第1バリア層26の下方に位置する半導体基板2の表面には浅く、第2バリア層28 By ion implantation of the semiconductor substrate 2 formed with the first barrier layer 26 and the second barrier layer 28, shallow on the surface of the semiconductor substrate 2 located below the first barrier layer 26 and second barrier layer 28
の下方に位置する半導体基板2の表面にはさらに浅く、 Of more shallow in the surface of the semiconductor substrate 2 located below,
その他の部分には深くイオン注入がなされる。 Deep ion implantation in the other portions are made. その結果、比較的浅い酸素注入層32と、比較的深い酸素注入層34と、ほとんど半導体基板2の表面近傍に位置する酸素注入層36とが形成される。 As a result, a relatively shallow oxygen injection layer 32, a relatively deep oxygen injection layer 34, and the oxygen injection layer 36 positioned nearly in the vicinity of the surface of the semiconductor substrate 2 is formed.

【0026】次に、図4(D)に示すように、半導体基板2をアニール熱処理すれば、比較的浅い酸素注入層3 Next, as shown in FIG. 4 (D), if the annealing heat treatment of the semiconductor substrate 2, a relatively shallow oxygen implanted layer 3
2と比較的深い酸素注入層34と表面側酸素イオン注入層36に相当する部分が、埋め込み型酸化絶縁層38および選択酸化素子分離領域39に変化する。 2 and relatively deep portion corresponding to the oxygen injection layer 34 and the surface-side oxygen ion implanted layer 36 is changed to the embedded oxide insulating layer 38 and the selective oxidation isolation region 39. 埋め込み型酸化絶縁層38の表面には、チャネル相当部分で薄く、 On the surface of an implantable oxide insulating layer 38, a thin channel corresponding parts,
その他の部分で厚い半導体層10,12が形成される。 Thick in other parts semiconductor layer 10, 12 is formed.
薄い半導体層10の厚さは、たとえば50nm程度であり、厚い半導体層12の厚さは、たとえば150nm程度である。 The thickness of the thin semiconductor layer 10 is, for example, about 50 nm, the thickness of the thick semiconductor layer 12 is, for example, about 150 nm. 熱処理は、特に限定されないが、たとえば1 Heat treatment is not particularly limited, for example, 1
260℃の条件で行なわれる。 It carried out under the condition of 260 ° C.. バリア層26,28は、 Barrier layer 26 and 28,
熱処理後あるいは熱処理前に除去する。 It is removed before or after heat treatment heat treatment.

【0027】その後、同図(E)に示すように、半導体層10,12の表面に、ゲート絶縁層16を成膜すると共に、ゲート電極18を、薄い半導体層10の上方に位置するような所定のパターンで形成する。 [0027] Thereafter, as shown by (E), the surface of the semiconductor layer 10 and 12, as well as forming a gate insulating layer 16, a gate electrode 18, positioned above the thin semiconductor layer 10 It formed in a predetermined pattern. その後、半導体層12に対して、リンなどの不純物をイオン注入すれば、厚い半導体層12の部分に、ソース・ドレイン領域21,22が形成される。 Thereafter, the semiconductor layer 12, if the impurity ion implantation, such as phosphorus, to a portion of the thick semiconductor layer 12, source and drain regions 21 and 22 are formed. ゲート電極下部の薄い半導体層10の部分には、チャネル領域23が形成される。 The thin portion of the semiconductor layer 10 of the lower gate electrode, the channel region 23 is formed.

【0028】その後、同図(F)に示すように、層間絶縁層20を基板の全面に成膜し、ソース・ドレイン領域21,22に対するコンタクトホール24,24を層間絶縁層20に形成し、このコンタクトホール24,24 Thereafter, as shown by (F), forming a interlayer insulating layer 20 on the entire surface of the substrate, a contact hole 24, 24 for the source and drain regions 21, 22 in the interlayer insulating layer 20, the contact holes 24, 24
に対して、ソース・ドレイン領域に接続する電極層2 Respect, the electrode layer 2 connected to the source and drain regions
5,25を埋め込み形成し、MOSトランジスタを形成する。 5, 25, was buried, to form a MOS transistor.

【0029】このような第2の実施例では、前記第1の実施例の作用効果に加えて、素子分離領域39を埋め込み型酸化絶縁層38の形成と同時に形成することができるので、LOCOSの工程を省略することができ、総合的にも、LOCOS法に用いる窒化シリコン膜のCVD [0029] In this second embodiment, in addition to the effects of the first embodiment, it is possible to simultaneously form the formation of the isolation region 39 embedded oxide insulating layer 38, the LOCOS step can be omitted, overall also, CVD silicon nitride film used in the LOCOS method
工程および酸化工程を省略することができるので、工程削減に寄与する。 It is possible to omit the step and oxidation step, contributing to step reduction.

【0030】次に、本発明の第2の観点に係るSOI構造を持つトランジスタの製造方法について、図5,6に基づき具体的に説明する。 [0030] Next, a manufacturing method of a transistor having an SOI structure according to a second aspect of the present invention will be specifically described with reference to FIGS. 以下、順を追って説明するが、上記実施例と同様な構成要素には、同一符号を付し、その説明は、一部省略する。 Hereinafter, will be sequentially described, the same components as the above embodiment, the same reference numerals, description thereof will be omitted partially.

【0031】この第3の実施例では、図5(A)に示すように、半導体基板2の表面に、第1マスク層42を成膜する。 [0031] In the third embodiment, as shown in FIG. 5 (A), the surface of the semiconductor substrate 2, forming a first mask layer 42. 第1マスク層42は、レジストを用いたホトリソグラフィ法により、トランジスタの活性領域をマスクするようなパターンに加工される。 The first mask layer 42, by photolithography method using a resist, are processed in a pattern so as to mask the active regions of the transistor. そして、この同一レジストを用いて、半導体基板2の表面をエッチングし、 Then, using the same resist, and etching the surface of the semiconductor substrate 2,
第1分離段差40を形成する。 Forming a first isolation step 40. 第1マスク層42は、特に限定されないが、たとえば酸化シリコン、窒化シリコンなどで構成され、その膜厚は、たとえば100nm程度である。 The first mask layer 42 is not particularly limited, for example, silicon oxide, is composed of silicon nitride, the film thickness is, for example, about 100 nm. この第1マスク層42をマスクとしてエッチングにより形成される第1分離段差の溝深さは、たとえば50nm程度である。 Groove depth of the first separation step formed by etching the first mask layer 42 as a mask, for example, about 50nm.

【0032】次に、同図(B)に示すように、第1マスク層42を、トランジスタのチャネル領域相当部分が開口するようなパターンで分離加工して第2マスク層42 Next, as shown in FIG. (B), the first mask layer 42, the second mask layer and separation process in a pattern as the channel region corresponding portion of the transistor is opened 42
a,42aを形成する。 a, to form a 42a. このような分離加工は、レジストを用いたホトリソグラフィ法により容易に行なうことができる。 Such separation process can be easily performed by a photolithography method using a resist.

【0033】その後、同図(C)に示すように、第2マスク層42aをマスクとして、さらに半導体基板2の表面をRIEなどを用いてエッチングすれば、チャネル領域相当部分には、比較的浅い第2分離段差44が形成され、第1分離段差40はさらにエッチングされて、第2 [0033] Thereafter, as shown in FIG. (C), the second mask layer 42a as a mask, is etched by further using RIE or the like of the surface of the semiconductor substrate 2, a channel region corresponding parts are relatively shallow the second separation step 44 is formed, the first separation step 40 are further etched, the second
分離段差44よりも深くなる。 Deeper than isolation step 44. これら段差40,44の溝深さは、特に限定されないが、第1分離段差44で、 Groove depth of these steps 40 and 44 is not particularly limited, but in the first separation step 44,
100nm程度であり、第2分離段差40で150nm Is about 100 nm, 150 nm in the second separation step 40
程度である。 It is the degree.

【0034】次に、同図(D)に示すように、第2マスク層42a,42aをフッ酸によるエッチングなどで除去し、段差40,44が形成してある半導体基板2の表面に、絶縁層46を形成する。 Next, as shown in Graph 1 (D), the second mask layer 42a, 42a is removed with an etching with hydrofluoric acid, the surface of the semiconductor substrate 2 of a step 40, 44 is formed, an insulating to form a layer 46. 絶縁層46は、たとえば酸化シリコン膜などで構成される。 Insulating layer 46 is formed, for example in silicon oxide film. この絶縁層46は、 The insulating layer 46,
熱酸化法、CVD法あるいはこれらの組合せなどで成膜される。 Thermal oxidation, is formed by a CVD method or a combination thereof. 絶縁層の膜厚は、たとえば300nm程度である。 The thickness of the insulating layer is, for example, about 300 nm.

【0035】次に、絶縁層46の表面に、平坦化層48 Next, the surface of the insulating layer 46, the planarizing layer 48
を積層する。 The laminated. 平坦化層48は、たとえばポリシリコンをCVD法により約5μm堆積させ、その表面を3μm程度ポリシングすることにより形成される。 Planarizing layer 48, for example, polysilicon of about to 5μm deposited by the CVD method, is formed by 3μm about policing its surface.

【0036】次に、図6(E)に示すように、平坦化層48の表面に、支持基板50を張り合わせ、熱接着する。 Next, as shown in FIG. 6 (E), the surface of the planarizing layer 48, bonded to the supporting substrate 50 is thermally bonded. 支持基板50としては、たとえばシリコンウェーハなどが用いられる。 As the support substrate 50, for example, a silicon wafer is used. 熱接着時の加熱温度は、たとえば8 Heating temperature during thermal bonding, for example 8
00〜1100℃である。 00-1100 is ℃. 次に、半導体基板2の裏側を研削および研磨する。 Then, grinding and polishing the back side of the semiconductor substrate 2. そして、第1分離段差40に相当する絶縁層46の部分を研磨ストッパーとして、この部分が露出する段階で研磨を終了すれば、絶縁層46上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層52,54,56を形成することができる。 Then, as a polishing stopper portions of the insulating layer 46 corresponding to the first separation step 40, if finished polishing at a stage where this part is exposed on the insulating layer 46, a thick other parts thinner in the channel region corresponding parts it is possible to form the semiconductor layer 52, 54, 56. 薄い半導体層52がチャネル領域に相当し、厚い半導体層5 Thin semiconductor layer 52 corresponds to a channel region, a thick semiconductor layer 5
4,56がソース・ドレイン領域に相当する。 4,56 is equivalent to the source and drain regions.

【0037】薄い半導体層52と厚い半導体層54,5 The thin semiconductor layer 52 and the thick semiconductor layer 54,5
6との厚さの差は、図5(A)〜(C)に示す第1分離段差40と第2分離段差44との差に相当する。 The difference in thickness between 6 corresponds to the difference between the first separation step 40 shown in FIG. 5 (A) ~ (C) and second separation step 44. したがって、これら段差を形成するエッチング条件を制御することにより、容易に半導体層52,54の膜厚さを制御できる。 Thus, by controlling the etching conditions for forming these steps can be easily controlling the thickness of the semiconductor layers 52 and 54.

【0038】次に、同図(F)に示すように、半導体層52,54,56の表面に、ゲート絶縁層16を成膜すると共に、ゲート電極18を、薄い半導体層52の上方に位置するような所定のパターンで形成する。 Next, as shown by (F), the surface of the semiconductor layer 52, 54, 56, together forming a gate insulating layer 16, a gate electrode 18, positioned above the thin semiconductor layer 52 It formed in a predetermined pattern such that. その後、 after that,
半導体層54,56に対して、リンなどの不純物をイオン注入すれば、厚い半導体層54,56の部分に、ソース・ドレイン領域21,22が自己整合的に形成される。 The semiconductor layer 54 and 56, if the impurity ion implantation, such as phosphorus, to a portion of the thick semiconductor layer 54, source and drain regions 21 and 22 are formed in a self-aligned manner. ゲート電極下部の薄い半導体層52の部分には、チャネル領域23が形成される。 The thin portion of the semiconductor layer 52 of the lower gate electrode, the channel region 23 is formed.

【0039】その後、同図(G)に示すように、層間絶縁層20を基板の全面に成膜し、ソース・ドレイン領域21,22に対するコンタクトホール24,24を層間絶縁層20に形成し、このコンタクトホール24,24 [0039] Thereafter, as shown in FIG. (G), forming a interlayer insulating layer 20 on the entire surface of the substrate, a contact hole 24, 24 for the source and drain regions 21, 22 in the interlayer insulating layer 20, the contact holes 24, 24
に対して、ソース・ドレイン領域に接続する電極層2 Respect, the electrode layer 2 connected to the source and drain regions
5,25を埋め込み形成し、MOSトランジスタを構成する。 5,25 was buried, constitute a MOS transistor.

【0040】以上の工程を得て製造されたSOI構造を持つMOSトランジスタは、チャネル領域に相当する半導体層52が薄いので、パンチスルーを有効に防止でき、デバイスの微細化が可能となる。 The above MOS transistor having the SOI structure is manufactured to obtain a step, since the semiconductor layer 52 corresponding to the channel region is thin, the punch-through can be effectively prevented, miniaturization of the device becomes possible. また。 Also. ソース・ドレイン領域に相当する半導体層54,56は、厚く形成されるので、寄生抵抗を低減することができる。 Semiconductor layer 54, 56 corresponding to the source and drain regions, since it is thick, it is possible to reduce the parasitic resistance. したがって、電流駆動能力を高くすることができる。 Therefore, it is possible to increase the current driving capability. また、上述した本発明の方法では、従来の張り合わせ型SOI構造のトランジスタの製造工程に比較し、工程増加は、図5(B),(C)に示す工程のみであり、安価かつ容易に高性能のトランジスタをつくることができる。 In the method of the present invention described above, compared to the manufacturing process of the transistor of the conventional laminated type SOI structure, step increases, FIG. 5 (B), the it is only step (C), the low cost and easy to high it is possible to create a transistor performance.

【0041】次に、上記実施例の変形例(第4実施例) Next, a modification of the above embodiment (Fourth Embodiment)
について、図7,8に基づき説明する。 For, it will be described with reference to FIGS. この実施例では、上記第3実施例に比較し、膜厚の異なる選択酸化阻止分離領域を形成することで、第3実施例の二種類の分離段差の作用を行なわせており、RIE時のプラズマによる基板表面へのダメージが少なくなり、得られる半導体層の結晶性向上が期待できる。 In this embodiment, compared to the third embodiment, by forming the different selective oxidation preventing separation film-thickness region, and to perform the two types of action of the separation step of the third embodiment, at the time of RIE the less damage to the substrate surface by plasma, crystallinity improvement in the resulting semiconductor layer can be expected. 以下、順を追って説明するが、上記実施例と同様な構成要素には、同一符号を付し、その説明は、一部省略する。 Hereinafter, will be sequentially described, the same components as the above embodiment, the same reference numerals, description thereof will be omitted partially.

【0042】まず、図7(A)に示すように、半導体基板2の表面にパッド層58を形成する。 [0042] First, as shown in FIG. 7 (A), to form a pad layer 58 on the surface of the semiconductor substrate 2. パッド層58 Pad layer 58
は、熱酸化法により形成される酸化シリコン膜などで構成され、その膜厚は、たとえば30nm程度である。 Is comprised of a silicon oxide film formed by thermal oxidation, a thickness is, for example, about 30 nm. このパッド層58の表面には、第1酸化阻止層60を成膜し、これを、最終的に得られるトランジスタの活性領域をカバーするようなパターンに、RIEなどでエッチング加工する。 This on the surface of the pad layer 58, a first oxide blocking layer 60 is deposited, which, in a pattern so as to cover the active region of the finally obtained transistor, it is etched in such RIE. 第1酸化阻止層60は、たとえばCVD法で成膜される窒化シリコンで構成され、その膜厚は、たとえば150nm程度である。 First oxide blocking layer 60 is formed of a silicon nitride is deposited by CVD method, the film thickness is, for example, about 150 nm.

【0043】次に、同図(B)に示すように、第1酸化阻止層60を酸化阻止マスクとして、半導体基板2の表面を選択酸化し、第1選択酸化領域62を形成する。 Next, as shown in FIG. (B), the first oxide blocking layer 60 as an oxidation blocking mask, and selectively oxidized surface of the semiconductor substrate 2, forming a first selective oxidation region 62. この段階での第1選択酸化領域62の膜厚は、たとえば1 The thickness of the first selective oxidation region 62 at this stage, for example, 1
00nm程度である。 It is about 00nm.

【0044】次に、同図(C)に示すように、第1酸化阻止層60を、トランジスタのチャネル領域相当部分が開口するようなパターンで分離加工して第2酸化阻止層60a,60aを形成する。 Next, as shown in FIG. (C), the first oxide blocking layer 60, second oxide blocking layer 60a was separated processed in a pattern as the channel region corresponding portion of the transistor is opened, the 60a Form. このような分離加工は、R Such separation processing, R
IEにより容易に行なうことができる。 It can be easily performed by IE.

【0045】その後、同図(D)に示すように、第2酸化阻止層60aをマスクとして、半導体基板2の表面をさらに選択酸化し、トランジスタのチャネル領域相当部分に、第2選択酸化領域64を形成する。 [0045] Thereafter, as shown in FIG. 1 (D), the second oxide blocking layer 60a as a mask, and further selectively oxidized surface of the semiconductor substrate 2, a channel region corresponding portions of the transistor, the second selective oxidation region 64 to form. 第1選択酸化領域62は、再酸化により、第2選択酸化領域64よりも厚く形成される。 First selective oxidation region 62, the reoxidation, is thicker than the second selective oxidation region 64. これら領域の膜厚は、特に限定されないが、第1選択酸化領域62で、300nm程度であり、第2選択酸化領域64で200nm程度である。 The film thickness of these regions is not particularly limited, in the first selective oxidation region 62 is about 300 nm, a 200nm approximately in the second selective oxidation region 64. このような膜厚が異なる選択酸化領域62,64を形成することで、半導体基板2の表面には、図5,6に示す実施例の第1分離段差44および第2分離段差40に相当する段差が形成される。 By such a thickness to form a different selective oxidation region 62 and 64, on the surface of the semiconductor substrate 2, which corresponds to a first separation step 44 and the second separation step 40 of the embodiment shown in FIGS. 5 and 6 step is formed. これら段差44,40の溝深さは、それぞれ第1,第2選択酸化領域62,64の膜厚の1/2に相当する。 Groove depth of these steps 44,40 are first respectively correspond to 1/2 of the thickness of the second selective oxidation regions 62 and 64.

【0046】次に、同図(E)に示すように、第2酸化阻止層60aおよびパッド層58を除去し、選択酸化領域62,64が形成してある半導体基板2の表面に、絶縁層46を形成する。 Next, as shown by (E), the second oxide blocking layer 60a and the pad layer 58 is removed, the surface of the semiconductor substrate 2 which is formed is selectively oxidized region 62 and 64, an insulating layer to form a 46. パッド層58を除去するのは、このパッド層58には、酸化阻止層のRIE加工時のダメージが残っていると考えられるからである。 Removing pad layer 58, the pad layer 58, is considered to remain damage during RIE processing of the oxide blocking layer. 逆に言えば、パッド層58を設けることで、基板表面を保護することができる。 Conversely, by providing the pad layer 58, it is possible to protect the substrate surface. 絶縁層46は、たとえば酸化シリコン膜などで構成される。 Insulating layer 46 is formed, for example in silicon oxide film. この絶縁層46は、熱酸化法、CV The insulating layer 46, a thermal oxidation method, CV
D法あるいはこれらの組合せなどで成膜される。 D method or is formed by a combination of these. 絶縁層46の膜厚は、たとえば300nm程度である。 The thickness of the insulating layer 46 is, for example, about 300 nm.

【0047】次に、絶縁層46の表面に、平坦化層48 Next, the surface of the insulating layer 46, the planarizing layer 48
を積層する。 The laminated. 平坦化層48は、たとえばポリシリコンをCVD法により約5μm堆積させ、その表面を3μm程度ポリシングすることにより形成される。 Planarizing layer 48, for example, polysilicon of about to 5μm deposited by the CVD method, is formed by 3μm about policing its surface.

【0048】次に、図8(E)に示すように、平坦化層48の表面に、支持基板50を張り合わせ、熱接着する。 Next, as shown in FIG. 8 (E), the surface of the planarizing layer 48, bonded to the supporting substrate 50 is thermally bonded. 支持基板50としては、たとえばシリコンウェーハなどが用いられる。 As the support substrate 50, for example, a silicon wafer is used. 熱接着時の加熱温度は、たとえば8 Heating temperature during thermal bonding, for example 8
00〜1100℃である。 00-1100 is ℃. 次に、半導体基板2の裏側を研削および研磨する。 Then, grinding and polishing the back side of the semiconductor substrate 2. そして、第1選択酸化領域62の部分を研磨ストッパーとして、この部分が露出する段階で研磨を終了すれば、絶縁層46および第2選択酸化領域64上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層52,54,56を形成することができる。 Then, as the partial polishing stopper of the first selective oxidation region 62, if finished polishing at a stage where this part is exposed on the insulating layer 46 and the second selective oxidation regions 64, other portions thinner in the channel region corresponding parts in it is possible to form a thick semiconductor layer 52, 54, 56. 薄い半導体層52がチャネル領域に相当し、厚い半導体層54,56がソース・ドレイン領域に相当する。 Thin semiconductor layer 52 corresponds to a channel region, a thick semiconductor layer 54, 56 correspond to source and drain regions.
また、第1選択酸化領域62は、素子分離領域も兼ねている。 The first selective oxidation region 62 also serves as the element isolation region.

【0049】薄い半導体層52と厚い半導体層54,5 The thin semiconductor layer 52 and the thick semiconductor layer 54,5
6との厚さの差は、図7(D)に示す第1分離段差40 The difference in thickness between 6, the first separation step shown in FIG. 7 (D) 40
と第2分離段差44との差に相当する。 To correspond to the difference between the second separation step 44. したがって、これら段差を形成する選択酸化条件を制御することにより、容易に半導体層52,54の膜厚さを制御できる。 Thus, by controlling the selective oxidation conditions for forming these steps can be easily controlling the thickness of the semiconductor layers 52 and 54.

【0050】次に、同図(G)に示すように、半導体層52,54,56の表面に、ゲート絶縁層16を成膜すると共に、ゲート電極18を、薄い半導体層52の上方に位置するような所定のパターンで形成する。 Next, as shown in FIG. (G), the surface of the semiconductor layer 52, 54, 56, together forming a gate insulating layer 16, a gate electrode 18, positioned above the thin semiconductor layer 52 It formed in a predetermined pattern such that. その後、 after that,
半導体層54,56に対して、リンなどの不純物をイオン注入すれば、厚い半導体層54,56の部分に、ソース・ドレイン領域21,22が自己整合的に形成される。 The semiconductor layer 54 and 56, if the impurity ion implantation, such as phosphorus, to a portion of the thick semiconductor layer 54, source and drain regions 21 and 22 are formed in a self-aligned manner. ゲート電極下部の薄い半導体層52の部分には、チャネル領域23が形成される。 The thin portion of the semiconductor layer 52 of the lower gate electrode, the channel region 23 is formed.

【0051】その後、同図(H)に示すように、層間絶縁層20を基板の全面に成膜し、ソース・ドレイン領域21,22に対するコンタクトホール24,24を層間絶縁層20に形成し、このコンタクトホール24,24 [0051] Thereafter, as shown in FIG. (H), is formed an interlayer insulating layer 20 on the entire surface of the substrate, a contact hole 24, 24 for the source and drain regions 21, 22 in the interlayer insulating layer 20, the contact holes 24, 24
に対して、ソース・ドレイン領域に接続する電極層2 Respect, the electrode layer 2 connected to the source and drain regions
5,25を埋め込み形成し、MOSトランジスタを構成する。 5,25 was buried, constitute a MOS transistor.

【0052】以上の工程を得て製造されたSOI構造を持つMOSトランジスタは、第3実施例と同様に、チャネル領域に相当する半導体層52が薄いので、パンチスルーを有効に防止でき、デバイスの微細化が可能となる。 [0052] MOS transistor having the SOI structure is manufactured to obtain the above steps, as in the third embodiment, since the semiconductor layer 52 corresponding to the channel region is thin, can effectively prevent the punch-through, the device miniaturization is possible. また。 Also. ソース・ドレイン領域に相当する半導体層5 The semiconductor layer 5 corresponding to the source and drain regions
4,56は、厚く形成されるので、寄生抵抗を低減することができる。 4,56 Because are thick, it is possible to reduce the parasitic resistance. したがって、電流駆動能力を高くすることができる。 Therefore, it is possible to increase the current driving capability. さらに、この実施例では、上記第3実施例に比較し、膜厚の異なる選択酸化阻止分離領域を形成することで、第3実施例の二種類の分離段差の作用を行なわせており、RIE時のプラズマによる基板表面へのダメージが少なくなり、得られる半導体層の結晶性向上が期待できる。 Further, in this embodiment, compared to the third embodiment, by forming the different selective oxidation preventing separation film-thickness region, and to perform the two types of action of the separation step of the third embodiment, RIE plasma less damage to the substrate surface by the time, crystallinity improvement in the resulting semiconductor layer can be expected.

【0053】なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。 [0053] The present invention is not limited to the embodiments described above, it can be modified in various ways within the scope of the present invention. たとえば、上述した各実施例では、半導体基板2として、シリコン単結晶ウェーハを用いたが、本発明はこれに限定されず、その他の半導体ウェーハを用いることも可能である。 For example, in the embodiments described above, as the semiconductor substrate 2, a silicon single crystal wafer, the present invention is not limited to this, it is also possible to use other semiconductor wafer.

【0054】 [0054]

【発明の効果】以上説明してきたように、本発明によれば、チャネル領域相当部分の半導体層のみを薄く形成することができるから、パンチスルーを防止することが可能になり、デバイスの微細化が可能となる。 As has been described in the foregoing, according to the present invention, since it is possible to thinly form only the semiconductor layer of the channel region corresponding parts, it is possible to prevent the punch through, miniaturization of the device it is possible. また、ソース・ドレイン領域相当部分の半導体層は厚く形成されることから、ソース・ドレイン領域の寄生抵抗を低減でき、電流駆動能力が向上する。 Further, since the semiconductor layer of the source and drain regions corresponding parts are thicker, it is possible to reduce the parasitic resistance of the source and drain regions, thereby improving the current drivability. したがって、パンチスルーの抑制と電流能力確保を両立することができる。 Therefore, it is possible to achieve both the suppression of the punch-through and current capability ensured. また、本発明の製造方法によれば、従来の製造プロセスに比較して工程増が少なく、本発明のSOI構造を持つトランジスタを、容易かつ安価に製造することができる。 According to the production method of the present invention, less increase process compared to conventional manufacturing processes, a transistor having an SOI structure of the present invention can be easily and inexpensively manufactured.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 1 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to an embodiment of the present invention.

【図2】同実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 2 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to the embodiment.

【図3】本発明の他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 Figure 3 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to another embodiment of the present invention.

【図4】同実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 4 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to the embodiment.

【図5】本発明のさらにその他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 5 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to still another embodiment of the present invention.

【図6】同実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 6 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to the embodiment.

【図7】本発明のさらにその他の実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 7 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to still another embodiment of the present invention.

【図8】同実施例に係るSOI構造を持つトランジスタの製造過程を示す概略要部断面図である。 8 is a schematic cross sectional view showing a manufacturing process of the transistor having the SOI structure according to the embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

2… 半導体基板 4… 第1バリア層 6,8,32,34,36… 酸素注入層 9,38… 埋め込み型酸化絶縁層 10,12… 半導体層 14… 素子分離領域 16… ゲート絶縁層 18… ゲート電極 20… 層間絶縁層 21,22… ソース・ドレイン領域 23… チャネル領域 24… コンタクトホール 25… 電極層 27… MOSトランジスタ 26… 第1バリア層 28… 第2バリア層 30… レジスト膜 39… 選択酸化素子分離領域 40… 第1分離段差 42… 第1マスク層 42a… 第2マスク層 46… 絶縁層 48… 平坦化層 50… 支持基板 52,54,56… 半導体層 62… 第1選択酸化領域 64… 第2選択酸化領域 2 ... semiconductor substrate 4 ... first barrier layer 6,8,32,34,36 ... oxygen injection layer 9,38 ... embedded oxide insulating layer 10, 12 ... semiconductor layer 14 ... isolation region 16 ... gate insulating layer 18 ... the gate electrode 20 ... interlayer insulation layer 21, 22 ... drain region 23 ... channel region 24 ... contact hole 25 ... electrode layer 27 ... MOS transistor 26 ... first barrier layer 28 ... second barrier layer 30 ... resist film 39 ... selection oxide isolation region 40 ... first separation step 42 ... first mask layer 42a ... second mask layer 46: insulating layer 48 ... flattening layer 50 ... supporting substrate 52, 54, 56 ... semiconductor layer 62 ... first selective oxidation region 64 ... the second selective oxidation region

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/304 321 S 8831−4M 27/00 301 S 8418−4M 27/108 27/12 B 8617−4M H01L 21/265 J 7210−4M 27/10 325 G 9056−4M 29/78 311 H ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 21/304 321 S 8831-4M 27/00 301 S 8418-4M 27/108 27/12 B 8617 -4M H01L 21/265 J 7210-4M 27/10 325 G 9056-4M 29/78 311 H

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁層上に形成される半導体層のチャネル領域に相当する部分が、このチャネル領域の両側に形成されるソース・ドレイン領域に比較して薄く形成されることを特徴とするSOI構造を持つトランジスタ。 1. A portion corresponding to a channel region of the semiconductor layer formed on the insulating layer, characterized in that it is to thin compared to the source-drain regions formed on both sides of the channel region SOI transistor having a structure.
  2. 【請求項2】 半導体基板の表面に、トランジスタのチャネル領域に対応するパターンで、イオン注入時のエネルギーを吸収する第1バリア層を形成する工程と、 この第1バリア層が形成してある半導体基板の表面から、第1バリア層の下部の半導体基板の表面には浅く、 To 2. A surface of the semiconductor substrate, in a pattern corresponding to the channel region of the transistor, forming a first barrier layer that absorbs energy in the ion implantation, are then the first barrier layer is formed a semiconductor from the surface of the substrate, on the surface of the semiconductor substrate under the first barrier layer shallow,
    その他の部分には深く、半導体基板の所定深さの位置に不純物濃度のピークがくるように、酸素をイオン注入する工程と、 酸素がイオン注入された半導体基板を熱処理することにより、半導体基板の表面から所定深さの位置に、埋め込み型酸化絶縁層を形成し、この絶縁層の上に、チャネル領域相当部分では薄く、その他の部分では厚い半導体層を形成する工程と、 この半導体層にトランジスタを形成する工程とを有するSOI構造を持つトランジスタの製造方法。 Deep in the other portions, so that the peak of the impurity concentration comes to a position of a predetermined depth of the semiconductor substrate, a step of oxygen ion implantation, by which oxygen is heat-treated semiconductor substrate is ion-implanted, the semiconductor substrate a position of a predetermined depth from the surface, forming a buried oxide insulating layer, on the insulating layer, thin channel region corresponding parts, forming a thick semiconductor layer in the other portions, the transistors in the semiconductor layer method of manufacturing a transistor having an SOI structure and a step of forming a.
  3. 【請求項3】 半導体基板の表面には、上記第1バリア層と共に、第1バリア層に比較して厚い膜厚を有する第2バリア層を、素子分離パターンに沿って形成し、その後、酸素のイオン注入を行ない、熱処理時には、埋め込み型酸化絶縁層と共に素子分離層も形成することを特徴とする請求項2に記載のSOI構造を持つトランジスタの製造方法。 The 3. A semiconductor substrate surface, together with the first barrier layer, a second barrier layer having a large thickness in comparison with the first barrier layer, is formed along the device isolation pattern, then oxygen It performs ion implantation, at the time of the heat treatment method of a transistor having an SOI structure according to claim 2, characterized in that also forming the isolation layer with an embedded oxide insulating layer.
  4. 【請求項4】 上記第1バリア層および第2バリア層は、最初に同じ膜厚で半導体基板の表面に所定パターンで形成した後、第2バリア層のみをレジスト膜でマスクし、第1バリア層をエッチングし、第1バリア層の膜厚を第2バリア層の膜厚に比較して薄く形成することを特徴とする請求項3に記載のSOI構造を持つトランジスタの製造方法。 Wherein said first and second barrier layers is formed by forming a predetermined pattern on the surface of the semiconductor substrate initially the same thickness, to mask only the second barrier layer with a resist film, the first barrier the layers were etched method of manufacturing a transistor having an SOI structure according to claim 3, characterized in that comparing to thin the film thickness of the first barrier layer to a thickness of the second barrier layer.
  5. 【請求項5】 半導体基板の表面に、第1分離段差を形成し、この第1分離段差間に位置するトランジスタのチャネル領域相当部分に、第1分離段差よりも浅い第2分離段差を形成する工程と、 半導体基板の表面に絶縁層および平坦化層を形成する工程と、 この平坦化層に支持基板を張り合わせ、半導体基板の裏面を、上記第1分離段差を研磨ストッパーとして研削および研磨し、絶縁層上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層を形成する工程と、 この半導体層に、トランジスタを形成する工程とを有するSOI構造を有するトランジスタの製造方法。 5. A surface of the semiconductor substrate, forming a first separation step, the channel region corresponding portions of the transistor located between the first separation step, to form a second isolation step shallower than the first isolation step a step, a step of forming an insulating layer and a planarization layer on the surface of the semiconductor substrate, laminating a support substrate to the planarization layer, the back surface of the semiconductor substrate, and grinding and polishing the first isolation step as a polishing stopper, on the insulating layer, forming a thick semiconductor layer in other parts thinner in the channel region corresponding parts in the semiconductor layer manufacturing method of a transistor having an SOI structure and a step of forming a transistor.
  6. 【請求項6】 半導体基板の表面に所定パターンで第1 6. The first in a predetermined pattern on a surface of a semiconductor substrate
    マスク層を形成し、この第1マスク層をマスクとしてエッチングを行ない、第1分離段差を形成し、その後、第1マスク層を、トランジスタのチャネル領域相当部分が開口するように分離加工して第2マスク層とし、この第2マスク層をマスクとしてエッチングを行ない、半導体基板の表面に、第1分離段差より浅い第2分離段差を形成することを特徴とする請求項5に記載のSOI構造を持つトランジスタ。 Forming a mask layer, etching is performed to the first mask layer as a mask to form a first isolation step, then, the first mask layer, the channel region corresponding portion of the transistor is separated machined to open a second mask layer, etching is performed to the second mask layer as a mask, the surface of the semiconductor substrate, an SOI structure according to claim 5, characterized in that to form the second separation step shallower than the first isolation step transistor with.
  7. 【請求項7】 半導体基板の表面に、第1選択酸化領域を形成し、この第1選択酸化領域間に位置するトランジスタのチャネル領域相当部分に、第1選択酸化領域よりも薄い第2選択酸化領域を形成する工程と、 半導体基板の表面に絶縁層および平坦化層を形成する工程と、 この平坦化層に支持基板を張り合わせ、半導体基板の裏面を、上記第1選択酸化領域を研磨ストッパーとして研削および研磨し、絶縁層上に、チャネル領域相当部分で薄くその他の部分で厚い半導体層を形成する工程と、 この半導体層に、トランジスタを形成する工程とを有するSOI構造を有するトランジスタの製造方法。 7. A surface of the semiconductor substrate, the first selective oxidation region is formed, a channel region corresponding portions of the transistor located between the first selective oxidation region, thin second selective oxidation than the first selective oxidation region forming a region, forming an insulating layer and a planarization layer on the surface of the semiconductor substrate, laminating a support substrate to the planarization layer, the back surface of the semiconductor substrate, as a polishing stopper and the first selective oxidation region grinding and polishing, on the insulating layer, forming a thick semiconductor layer in other parts thinner in the channel region corresponding parts in the semiconductor layer manufacturing method of a transistor having an SOI structure and a step of forming a transistor .
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* Cited by examiner, † Cited by third party
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US6197656B1 (en) 1998-03-24 2001-03-06 International Business Machines Corporation Method of forming planar isolation and substrate contacts in SIMOX-SOI.
JP2007251163A (en) * 2006-03-15 2007-09-27 Internatl Business Mach Corp <Ibm> Improved soi substrates and soi devices, and methods of forming the same
US9136386B2 (en) 2011-02-02 2015-09-15 Lapis Semiconductor Co., Ltd. SOI substrate, method of manufacturing the SOI substrate, semiconductor device, and method of manufacturing the semiconductor device

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