JPH06132257A - Manufacture of semiconductor element - Google Patents
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- JPH06132257A JPH06132257A JP28411792A JP28411792A JPH06132257A JP H06132257 A JPH06132257 A JP H06132257A JP 28411792 A JP28411792 A JP 28411792A JP 28411792 A JP28411792 A JP 28411792A JP H06132257 A JPH06132257 A JP H06132257A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、とくにこの技術を使用するアクティブマトリック
ス型液晶表示素子用薄膜トランジスタの製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a thin film transistor for an active matrix type liquid crystal display device using this technique.
【０００２】[0002]
【従来の技術】近年、液晶表示素子は、薄型軽量、低消
費電力という大きな利点をもつため、日本語ワードプロ
セッサやディスクトップパーソナルコンピュータ等のＯ
Ａ機器の表示装置に多用されており、それと共に、液晶
表示素子の製造技術や生産性の向上が強く望まれてい
る。とくに、薄膜トランジスタ（以下、ＴＦＴと称す
る。）などの 3端子素子を表示画素の１つ１つにスイッ
チとして接続したアクティブマトリックス型の液晶表示
素子は、大画面が得られやすいこと、製造に従来の半導
体製造技術が応用できることなどから注目されており、
用いられるＴＦＴの開発研究も活発に行われている。2. Description of the Related Art In recent years, liquid crystal display devices have the great advantages of thinness, light weight, and low power consumption.
It is widely used for display devices of equipment A, and at the same time, improvement in manufacturing technology and productivity of liquid crystal display elements is strongly desired. In particular, an active matrix type liquid crystal display device in which a three-terminal device such as a thin film transistor (hereinafter referred to as a TFT) is connected to each of the display pixels as a switch is easy to obtain a large screen, It is drawing attention because it can be applied to semiconductor manufacturing technology.
Research and development of the TFTs used are also being actively conducted.
【０００３】従来のＴＦＴを用いた液晶表示素子の構成
および製造方法について図３を参照して説明する。図３
はＴＦＴを用いた液晶表示素子の表示画素部の断面図の
一例である。ガラスなどからなる絶縁基板を前面ガラス
基板１として、その上に走査電極線（図示せず）とゲー
ト電極２を同時に形成して、さらにゲート絶縁膜５、半
導体膜６、半導体保護膜８を順に成膜する。半導体保護
膜８を成形した後、低抵抗半導体保護膜７を成膜し半導
体膜６と同時に成形する。その後、画素電極９の形成、
電極パッド上のゲート絶縁膜の除去を行い、信号電極
（図示せず）およびソース電極４、ドレイン電極３を形
成する。このままではソース電極４とドレイン電極３は
低抵抗半導体保護膜７により短絡している。そこで、半
導体保護膜８上の低抵抗半導体保護膜７をソース電極４
とドレイン電極３をマスクにして除去する。最後にＴＦ
Ｔアレイ基板を保護するために絶縁膜１０と、その上に
配向膜１４とを形成する。The structure and manufacturing method of a conventional liquid crystal display element using a TFT will be described with reference to FIG. Figure 3
FIG. 3 is an example of a cross-sectional view of a display pixel portion of a liquid crystal display element using a TFT. An insulating substrate made of glass or the like is used as a front glass substrate 1, a scanning electrode line (not shown) and a gate electrode 2 are simultaneously formed thereon, and a gate insulating film 5, a semiconductor film 6, and a semiconductor protective film 8 are sequentially formed. Form a film. After forming the semiconductor protective film 8, the low-resistance semiconductor protective film 7 is formed and formed simultaneously with the semiconductor film 6. After that, formation of the pixel electrode 9
The gate insulating film on the electrode pad is removed to form the signal electrode (not shown), the source electrode 4 and the drain electrode 3. In this state, the source electrode 4 and the drain electrode 3 are short-circuited by the low resistance semiconductor protective film 7. Therefore, the low-resistance semiconductor protective film 7 on the semiconductor protective film 8 is formed on the source electrode 4
And the drain electrode 3 as a mask and removed. Finally TF
An insulating film 10 and an alignment film 14 are formed on the insulating film 10 to protect the T array substrate.
【０００４】このようにして作製したＴＦＴアレイに、
表面に遮光膜１３、対向電極１２および配向膜１４が順
に形成された後面ガラス基板１１を配向膜１４を対向さ
せ、その間隙に液晶組成物１５を封入して液晶セルを作
製する。さらにこのような液晶セルに外部回路を接続し
てケースに収納してＴＦＴを用いた液晶表示素子（以
下、ＴＦＴ−ＬＣＤと称する。）を製造する。In the TFT array thus manufactured,
A rear glass substrate 11 having a light-shielding film 13, a counter electrode 12, and an alignment film 14 formed in this order on the surface is made to face the alignment film 14, and the liquid crystal composition 15 is sealed in the gap to produce a liquid crystal cell. Further, an external circuit is connected to such a liquid crystal cell and housed in a case to manufacture a liquid crystal display element using a TFT (hereinafter referred to as TFT-LCD).
【０００５】上述のＴＦＴ−ＬＣＤの製造工程におい
て、とくにＴＦＴアレイ基板の製造に際して、モリブデ
ン（Mo）、タンタル（Ta）、アルミニウム（Al）、タン
グステン（W ）単独またはこれらの金属の合金が、単独
または他の金属とともに走査電極線やゲート電極２など
の導体として使用され、プラズマエッチングやウエット
エッチングを用いて成形されている。ＴＦＴアレイ基板
の配線電極として使用される場合、この配線電極の上層
に形成される絶縁薄膜の段切れ防止などのために金属配
線の断面形状は緩やかなテーパー角度を必要とされ、ま
た生産性の向上のためにエッチング速度を速めることが
必要とされる。たとえば、モリブデン・タンタル合金よ
りなる金属導体が使用されているゲート電極はパーフル
オロメタン（CF4 ）と酸素の混合ガスを使用してマスク
腐食法により断面形状に緩やかなテーパー角度をつけて
いる。このようなテーパー角度をつける技術について
は、反応性イオンエッチングを用いて半導体素子のモリ
ブデン金属配線にテーパー角度をつける技術として、す
でに知られている（YUE KUO,J.R.CROWE “SLOPE CONTRO
L OF MOLYBDENUM LINE ETCHED WITH REACTIVE ION ETCH
ING ”J.VAC.SCI.TECHNOL.A8(3)1529-1532,MAY/JUN,199
0 ）。In the manufacturing process of the above-mentioned TFT-LCD, especially when manufacturing the TFT array substrate, molybdenum (Mo), tantalum (Ta), aluminum (Al), tungsten (W) alone or an alloy of these metals is used alone. Alternatively, it is used as a conductor such as the scan electrode line and the gate electrode 2 together with another metal, and is formed by plasma etching or wet etching. When used as a wiring electrode of a TFT array substrate, the cross-sectional shape of the metal wiring requires a gentle taper angle in order to prevent disconnection of the insulating thin film formed on the upper layer of this wiring electrode. It is necessary to increase the etching rate for improvement. For example, a gate electrode using a metal conductor made of a molybdenum-tantalum alloy has a gentle taper angle in its cross-sectional shape by a mask corrosion method using a mixed gas of perfluoromethane (CF 4 ) and oxygen. Such a taper angle forming technique is already known as a technique for forming a taper angle on a molybdenum metal wiring of a semiconductor element by using reactive ion etching (YUE KUO, JRCROWE “SLOPE CONTRO
L OF MOLYBDENUM LINE ETCHED WITH REACTIVE ION ETCH
ING ”J.VAC.SCI.TECHNOL.A8 (3) 1529-1532, MAY / JUN, 199
0).
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、モリブ
デン金属配線と異なり、モリブデン・タンタル合金より
なる金属導体をパーフルオロメタン（CF4 ）と酸素の混
合ガスを使用してエッチングする場合、エッチング速度
が遅いという問題がある。However, unlike molybdenum metal wiring, when a metal conductor made of molybdenum-tantalum alloy is etched using a mixed gas of perfluoromethane (CF 4 ) and oxygen, the etching rate is slow. There is a problem.
【０００７】さらに、モリブデン・タンタル合金よりな
る金属導体の断面形状をテーパー状に加工して、そのテ
ーパー角度を制御することは困難であるとの問題があ
る。Further, it is difficult to control the taper angle by processing the cross-sectional shape of the metal conductor made of molybdenum-tantalum alloy into a taper shape.
【０００８】本発明は、かかる課題に対処してなされた
もので、ＴＦＴ−ＬＣＤの製造工程の、とくにＴＦＴア
レイ基板の製造方法において、モリブデン・タンタル合
金の異方性ドライエッチング工程で、エッチング速度の
向上と金属導体の断面形状のテーパー角度を容易に制御
することができる製造方法を提供することを目的とす
る。The present invention has been made to solve the above problems, and in the manufacturing process of a TFT-LCD, particularly in the manufacturing method of a TFT array substrate, an etching rate is used in an anisotropic dry etching process of molybdenum / tantalum alloy. It is an object of the present invention to provide a manufacturing method in which the taper angle of the cross-sectional shape of the metal conductor can be easily controlled by improving the above.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体素子の製
造方法は、基板と、この基板上にモリブデン・タンタル
合金層を形成する工程と、モリブデン・タンタル合金層
を混合ガスのプラズマを用いて異方性ドライエッチング
加工する工程とからなる半導体素子の製造方法におい
て、混合ガスが、プラズマ中で弗素イオンまたは弗素ラ
ジカルを形成するガスおよび塩素イオンまたは塩素ラジ
カルを形成するガスを少なくとも含有することを特徴と
する。A method of manufacturing a semiconductor device according to the present invention comprises a substrate, a step of forming a molybdenum / tantalum alloy layer on the substrate, and a plasma of a mixed gas for the molybdenum / tantalum alloy layer. In the method for manufacturing a semiconductor device, which comprises a step of performing anisotropic dry etching, it is preferable that the mixed gas contains at least a gas that forms a fluorine ion or a fluorine radical in plasma and a gas that forms a chlorine ion or a chlorine radical. Characterize.
【００１０】本発明に係わるプラズマ中で弗素イオンま
たは弗素ラジカルを形成するガスは、CF4 、 C2 F6 、
C3 F8 、 CHF3 などのフルオロカーボン系のガスやSF
6 ガスなどが使用できる。SF6 ガスが本発明に係わるガ
スとしてとくに好ましい。Gases that form fluorine ions or fluorine radicals in the plasma according to the present invention are CF 4 , C 2 F 6 ,
Fluorocarbon gases such as C 3 F 8 and CHF 3 and SF
6 gases can be used. SF 6 gas is particularly preferred as the gas according to the invention.
【００１１】本発明に係わるプラズマ中で塩素イオンま
たは塩素ラジカルを形成するガスとしては、HCl 、Cl2
ガスなどの分子中に塩素原子を含むガスなどが使用でき
る。Gases that form chlorine ions or chlorine radicals in the plasma according to the present invention include HCl and Cl 2
A gas containing a chlorine atom in the molecule such as gas can be used.
【００１２】プラズマ中で塩素イオンまたは塩素ラジカ
ルを形成するガスとプラズマ中で弗素イオンまたは弗素
ラジカルを形成するガスとの比を変化させることによっ
てモリブデン・タンタル合金およびマスク（フォトレジ
スト）の異方性ドライエッチング速度を調整することが
できる。すなわち、塩素イオンまたは塩素ラジカルを形
成するガスの含有量が増加するとモリブデン・タンタル
合金層のエッチング速度が向上し、マスク（フォトレジ
スト）のエッチング速度は低下する。したがって、金属
配線の断面形状のテーパー角度を調整することができ
る。本発明におけるテーパー角度は 20 度〜 40 度の範
囲が好ましく、この範囲となるように上述の混合ガスの
比率を調整する。なお、ここで断面形状のテーパー角度
とは図２に示すように、たとえば前面ガラス基板面１と
エッチングされたモリブデン・タンタル合金層からなる
ゲート電極２の断面における角度αのことをいう。１６
はフォトレジスト層を示す。Anisotropy of the molybdenum-tantalum alloy and mask (photoresist) by changing the ratio of the gas that forms chlorine ions or radicals in plasma to the gas that forms fluorine ions or radicals in plasma. The dry etching rate can be adjusted. That is, when the content of the gas that forms chlorine ions or chlorine radicals increases, the etching rate of the molybdenum-tantalum alloy layer increases, and the etching rate of the mask (photoresist) decreases. Therefore, the taper angle of the cross-sectional shape of the metal wiring can be adjusted. The taper angle in the present invention is preferably in the range of 20 degrees to 40 degrees, and the ratio of the above-mentioned mixed gas is adjusted to fall within this range. Here, the taper angle of the cross-sectional shape means the angle α in the cross section of the gate electrode 2 made of, for example, the front glass substrate surface 1 and the etched molybdenum-tantalum alloy layer, as shown in FIG. 16
Indicates a photoresist layer.
【００１３】本発明においては、上述の混合ガスに O2
ガスなどのプラズマ中で酸素イオンまたは酸素ラジカル
を形成するガスを混合することがとくに好ましい。さら
に、ヘリウム、アルゴンなどの不活性ガスをバランスガ
スとして混合するすることができる。In the present invention, O 2 is added to the above mixed gas.
It is particularly preferred to mix a gas that forms oxygen ions or oxygen radicals in the plasma, such as a gas. Further, an inert gas such as helium or argon can be mixed as a balance gas.
【００１４】本発明に係わる異方性ドライエッチング加
工法としては、反応性イオンエッチング、スパッタエッ
チング、反応性イオンビームエッチング、イオンビーム
エッチングなどを挙げることができる。本発明において
は、とくに反応性イオンビームエッチング方法が好適で
ある。Examples of the anisotropic dry etching processing method according to the present invention include reactive ion etching, sputter etching, reactive ion beam etching and ion beam etching. In the present invention, the reactive ion beam etching method is particularly suitable.
【００１５】本発明に係わる半導体素子のモリブデン・
タンタル合金層は、モリブデンが 20 〜 60 at％の範囲
にある合金が好適に使用できる。この範囲であれば、上
述の混合ガスによる異方性ドライエッチング加工の際
に、好適な断面形状のテーパー角度が得られる。The molybdenum-containing semiconductor device according to the present invention
For the tantalum alloy layer, an alloy containing molybdenum in the range of 20 to 60 at% can be preferably used. Within this range, a suitable taper angle of the cross-sectional shape can be obtained during the anisotropic dry etching process using the mixed gas described above.
【００１６】本発明の半導体素子の製造方法に係わる、
基板上にモリブデン・タンタル合金層を形成する工程
は、ＴＦＴに使用されているスパッタリング法などの公
知の方法を使用することができる。According to the method of manufacturing a semiconductor device of the present invention,
For the step of forming the molybdenum / tantalum alloy layer on the substrate, a known method such as a sputtering method used for TFT can be used.
【００１７】[0017]
【作用】SF6 と酸素の混合ガスに塩素ガスを添加する
と、モリブデン・タンタル合金層のエッチング速度は、
塩素イオンまたは塩素ラジカルを形成するガス量の比率
に応じて3000〜5000オングストローム／min.程度が得ら
れる。また、マスク材であるフォトレジスト層（たとえ
ば、ノボラック樹脂とエチルセルソルブアセテートを主
成分とするレジスト）のエッチング速度は9000〜5000オ
ングストローム／min.程度が得られる。[Function] When chlorine gas is added to the mixed gas of SF 6 and oxygen, the etching rate of the molybdenum-tantalum alloy layer is
Depending on the ratio of the amount of gas forming chlorine ions or chlorine radicals, about 3000 to 5000 angstrom / min. Can be obtained. Further, the etching rate of the photoresist layer as a mask material (for example, a resist containing novolac resin and ethyl cellosolve acetate as a main component) is about 9000 to 5000 angstrom / min.
【００１８】さらに、断面形状のテーパー角度は被エッ
チング金属とマスク材のエッチング速度の比によって定
まるため、塩素イオンまたは塩素ラジカルを形成するガ
ス量の比率を変化させることによって金属配線の断面形
状のテーパー角度を制御することができる。このような
エッチング速度は、同一エッチング条件において従来の
CF4 と酸素ガスを使用する場合に比較して 3〜5 倍速
く、SF6 と酸素の混合ガスを使用する場合に比較しても
1.5〜2.5 倍の速さである。また、従来のCF4 と酸素ガ
スなどでは、断面形状のテーパー角度を制御することは
できない。Further, since the taper angle of the cross-sectional shape is determined by the ratio of the etching rate of the metal to be etched and the mask material, the taper of the cross-sectional shape of the metal wiring is changed by changing the ratio of the amount of gas forming chlorine ions or chlorine radicals. The angle can be controlled. Such an etching rate is the same as the conventional etching rate under the same etching conditions.
3 to 5 times faster than when using CF 4 and oxygen gas, even when compared to using a mixed gas of SF 6 and oxygen
It is 1.5 to 2.5 times faster. Further, with conventional CF 4 and oxygen gas, the taper angle of the cross-sectional shape cannot be controlled.
【００１９】[0019]
【実施例】以下、本発明を図面を参照して詳細に説明す
る。図１は塩素ガス量の比率とエッチング速度およびテ
ーパー角度の関係を示し、図３はＴＦＴを用いた液晶表
示素子の表示画素部の概略断面の一部を示す図である。The present invention will be described in detail below with reference to the drawings. FIG. 1 shows the relationship between the ratio of the chlorine gas amount, the etching rate and the taper angle, and FIG. 3 is a diagram showing a part of a schematic cross section of a display pixel portion of a liquid crystal display element using a TFT.
【００２０】前面ガラス基板１上に、モリブデン・タン
タル合金でモリブデン40at％の薄膜をスパッタ法により
約 0.2μm 形成してレジストを塗布後、フォトリソグラ
フィ法によりストライプ状の走査電極線とこの走査電極
に電気的に接続しているゲート電極２のパターンを形成
する。つぎにSF6 と O2 とCl2 との混合ガスに平行平板
電極（カソードカップリング、カソード電極には 13.56
MHの高周波電圧を印加）によりプラズマを発生させ、プ
ラズマエッチングにより走査電極とゲート電極２とを成
形する。この時使用する反応性イオンエッチング（ＲＩ
Ｅ）装置のチャンバー径は 450mmφ、電極径 290mmφで
投入電力は 500W 、圧力 15Pa である。また、この時使
用するガスの割合に対するエッチング速度および配線断
面のテーパー角度αを図１に示す。ガスの割合は、SF6
の割合を 1（たとえば 100sccm）に対して O2 の割合を
0.5、バランスガスとして He の割合を 0.2にし、Cl2
の割合を 0.05 〜 0.5に変化させた。たとえばCl2 の割
合が 0.5のときモリブデン・タンタル合金のエッチング
速度は 5000 オングストローム／min.が得られ、マスク
（フォトレジスト）のエッチング速度は 5000 オングス
トローム／min.が得られた。この時、走査線、ゲート電
極断面のテーパー角度は 45 度であった。Cl2 の割合が
0.05 のとき、モリブデン・タンタル合金のエッチング
速度は 3000オングストローム／min.が得られ、マスク
（フォトレジスト）のエッチング速度は 9000 オングス
トローム／min.が得られた。この時、走査線、ゲート電
極断面のテーパー角度は 15 度であった。モリブデン・
タンタル合金およびマスク（フォトレジスト）のそれぞ
れのエッチング速度はCl2 の割合の増加に伴ってそれぞ
れ増加と減少の傾向を示すため、走査電極とゲート電極
のテーパー角度は 15 度〜 45 度まで順次観察できた。On the front glass substrate 1, a thin film of molybdenum / tantalum alloy of 40 at% molybdenum was formed to a thickness of about 0.2 μm by a sputtering method, and a resist was applied. A pattern of the gate electrode 2 that is electrically connected is formed. Next, a parallel plate electrode (cathode coupling, 13.56 for the cathode electrode) was added to the mixed gas of SF 6 , O 2 and Cl 2.
Plasma is generated by applying a high frequency voltage of MH), and the scan electrode and the gate electrode 2 are formed by plasma etching. Reactive ion etching (RI
E) The chamber diameter of the equipment is 450 mmφ, the electrode diameter is 290 mmφ, the input power is 500 W, and the pressure is 15 Pa. Further, FIG. 1 shows the etching rate and the taper angle α of the wiring cross section with respect to the ratio of the gas used at this time. Gas proportion SF 6
The ratio of O 2 to 1 (for example, 100 sccm)
0.5, the ratio of He as balance gas to 0.2, Cl 2
Was varied from 0.05 to 0.5. For example, when the ratio of Cl 2 is 0.5, the etching rate of the molybdenum-tantalum alloy is 5000 Å / min., And the etching rate of the mask (photoresist) is 5000 Å / min. At this time, the taper angle of the scanning line and the gate electrode cross section was 45 degrees. The proportion of Cl 2
At 0.05, the etching rate of the molybdenum-tantalum alloy was 3000 Å / min., And the etching rate of the mask (photoresist) was 9000 Å / min. At this time, the taper angle of the scanning line and the cross section of the gate electrode was 15 degrees. molybdenum·
The etching rates of the tantalum alloy and the mask (photoresist) tend to increase and decrease with the increase of the Cl 2 ratio, so the taper angles of the scan electrode and the gate electrode are observed sequentially from 15 degrees to 45 degrees. did it.
【００２１】つぎにプラズマＣＶＤ法によって、ゲート
絶縁膜５として 0.3μm の窒化けい素（ SiNx ）と、半
導体膜６として 0.1μm の非晶質けい素（a-Si）と半導
体保護膜８として約 0.3μm の窒化けい素（ SiNx ）を
連続して堆積し、フォトリソグラフィ法によりゲート電
極２の上部に半導体保護膜８を成形する。つぎにプラズ
マＣＶＤ法によって、低抵抗半導体膜７（ n+ a-Si）を
成膜し、フォトリソグラフィ法により半導体膜６および
低抵抗半導体膜７を同時に成形する。その後、外部と電
気的に接続が必要な部分、たとえば電極パット上のゲー
ト絶縁膜５をフォトリソグラフィ法により除去する。Next, by plasma CVD, 0.3 μm of silicon nitride (SiN x ) was used as the gate insulating film 5, 0.1 μm of amorphous silicon (a-Si) was used as the semiconductor film 6, and the semiconductor protective film 8 was used. About 0.3 μm of silicon nitride (SiN x ) is continuously deposited, and the semiconductor protective film 8 is formed on the gate electrode 2 by photolithography. Next, the low resistance semiconductor film 7 (n + a-Si) is formed by the plasma CVD method, and the semiconductor film 6 and the low resistance semiconductor film 7 are simultaneously formed by the photolithography method. After that, a portion that needs to be electrically connected to the outside, for example, the gate insulating film 5 on the electrode pad is removed by photolithography.
【００２２】つぎにスパッタリング法で、インジウム・
錫酸化膜（ＩＴＯ膜）を約 0.1μmの厚さに堆積させフ
ォトリソグラフィ法により画素電極９を形成する。Next, by sputtering, indium
A tin oxide film (ITO film) is deposited to a thickness of about 0.1 μm and the pixel electrode 9 is formed by photolithography.
【００２３】さらに、0.05μm のモリブデンと約 1.0μ
m のアルミニウムをスパッタリング法で堆積し、Mo／Al
／Moの 3層よりなる導電膜をフォトリソグラフィ法によ
り信号電極線とこの信号電極線に電気的に接続している
ドレイン電極３とソース電極４をプラズマエッチング法
で同時に成形する。最後に、ドレイン電極３とソース電
極４をマスクとして、低抵抗半導体膜７のプラズマエッ
チングを行い、窒化けい素（ SiNx ）のような絶縁膜１
０をガラス基板１上に約 0.1μm から 1.0μm の厚さで
堆積してフォトリソグラフィ法により電気的に接続が必
要な部分の絶縁膜１０を取り除き、配向膜１４を形成し
てＴＦＴアレイ基板を作製する。Further, molybdenum of 0.05 μm and about 1.0 μm
m / aluminum is deposited by the sputtering method, and Mo / Al
A signal electrode line and a drain electrode 3 and a source electrode 4, which are electrically connected to the signal electrode line, are simultaneously formed by a plasma etching method on a conductive film having three layers of / Mo. Finally, plasma etching of the low-resistance semiconductor film 7 is performed using the drain electrode 3 and the source electrode 4 as a mask, and an insulating film 1 such as silicon nitride (SiN x ) is formed.
0 is deposited on the glass substrate 1 to a thickness of about 0.1 μm to 1.0 μm, the insulating film 10 in a portion that needs to be electrically connected is removed by a photolithography method, and an alignment film 14 is formed to form a TFT array substrate. Create.
【００２４】このようにして作製したＴＦＴアレイ基板
を前面ガラス基板１として、表面に非画素電極部分から
の透過光、およびＴＦＴへの入射光を遮蔽するためのブ
ラックマトリックスと呼ばれる遮光膜１３とインジウム
・錫酸化膜（ＩＴＯ膜）などからなる透明な対向電極１
２を形成したガラス基板を後面ガラス基板１１として、
前面ガラス基板１のＴＦＴ形成側と後面ガラス基板１１
の対向電極１２形成側にそれぞれ液晶配向膜１４を形成
し、配向処理を施した後配向処理面を内側として、前面
ガラス基板１と後面ガラス基板１１を約 10 μm の間隔
で平行に対向させて貼り合わせ、その間に液晶組成物１
５を封入して液晶セルを構成する。さらにこのような液
晶セルに外部回路を接続してケースに収納してＴＦＴを
用いた液晶表示素子（以下、ＴＦＴ−ＬＣＤと称す
る。）を製造する。The TFT array substrate thus manufactured is used as the front glass substrate 1, and a light shielding film 13 called a black matrix for shielding the light transmitted from the non-pixel electrode portion and the light incident on the TFT on the surface and the indium.・ Transparent counter electrode 1 made of tin oxide film (ITO film)
The glass substrate on which 2 is formed is used as the rear glass substrate 11,
The TFT forming side of the front glass substrate 1 and the rear glass substrate 11
A liquid crystal alignment film 14 is formed on each of the counter electrode 12 forming sides of and the front glass substrate 1 and the rear glass substrate 11 are opposed to each other in parallel at an interval of about 10 μm with the alignment treated surface being the inside. Liquid crystal composition 1 in between
5 is enclosed to form a liquid crystal cell. Further, an external circuit is connected to such a liquid crystal cell and housed in a case to manufacture a liquid crystal display element using a TFT (hereinafter referred to as TFT-LCD).
【００２５】このＴＦＴ−ＬＣＤは走査電極とゲート電
極２の段差が起因する信号線の断線、ゲート線と信号線
間の絶縁破壊等の欠陥は、配線断面に良好なテーパー角
度がついているため、ほとんどなくなった。その結果、
液晶表示において点欠陥などがなくなり、良好な液晶表
示特性が得られた。In this TFT-LCD, defects such as disconnection of the signal line due to the step difference between the scanning electrode and the gate electrode 2 and dielectric breakdown between the gate line and the signal line have a good taper angle in the wiring section. Almost gone. as a result,
In the liquid crystal display, there were no point defects and good liquid crystal display characteristics were obtained.
【００２６】[0026]
【発明の効果】本発明の半導体素子の製造方法は、プラ
ズマ中で弗素イオンまたは弗素ラジカルを形成するガ
ス、およびプラズマ中で塩素イオンまたは塩素ラジカル
を形成するガスを少なくとも含有する混合ガスを用い
て、導電層となるモリブデン・タンタル合金層の異方性
ドライエッチング加工を行うので、プラズマ中で塩素イ
オンまたは塩素ラジカルを形成するガスの混合割合にし
たがって配線断面のテーパー角度を任意に制御できる。
これにより、信号線とゲート線との層間短絡不良がなく
なり、液晶表示特性が向上する。また、製品歩留まりが
向上するとともにエッチング速度も向上し半導体素子の
生産性が向上する。The method of manufacturing a semiconductor device according to the present invention uses a mixed gas containing at least a gas forming fluorine ions or fluorine radicals in plasma and a gas forming chlorine ions or chlorine radicals in plasma. Since the anisotropic dry etching of the molybdenum / tantalum alloy layer to be the conductive layer is performed, the taper angle of the wiring cross section can be arbitrarily controlled according to the mixing ratio of the gas that forms chlorine ions or chlorine radicals in plasma.
As a result, the interlayer short circuit between the signal line and the gate line is eliminated, and the liquid crystal display characteristics are improved. Further, the product yield is improved, the etching rate is also improved, and the productivity of semiconductor devices is improved.
【図１】塩素ガス量の比率とエッチング速度およびテー
パー角度の関係を示す図である。FIG. 1 is a diagram showing a relationship between a chlorine gas amount ratio, an etching rate, and a taper angle.
【図２】断面形状のテーパー角度αを説明する図であ
る。FIG. 2 is a diagram illustrating a taper angle α of a sectional shape.
【図３】ＴＦＴを用いた液晶表示素子の表示画素部の概
略断面を示す図である。FIG. 3 is a diagram showing a schematic cross section of a display pixel portion of a liquid crystal display element using a TFT.
１………前面ガラス基板、２………ゲート電極、３……
…ドレイン電極、４………ソース電極、５………ゲート
絶縁膜、６………半導体膜、７………低抵抗半導体保護
膜、８………半導体保護膜、９………画素電極、１０…
……絶縁膜、１１………後面ガラス基板、１２………対
向電極、１３………遮光膜、１４………液晶配向膜、１
５………液晶組成物、１６………フォトレジスト層。1 ... Front glass substrate, 2 ... Gate electrode, 3 ...
Drain electrode, 4 Source electrode, 5 Gate insulating film, 6 Semiconductor film, 7 Low resistance semiconductor protective film, 8 Semiconductor protective film, 9 Pixel electrode 10, ...
...... Insulating film, 11 ...... Back glass substrate, 12 ...... Counter electrode, 13 ...... Light shielding film, 14 ...... Liquid crystal alignment film, 1
5 ... Liquid crystal composition, 16 ... Photoresist layer.
Claims (1)
タル合金層を形成する工程と、前記モリブデン・タンタ
ル合金層を混合ガスのプラズマを用いて異方性ドライエ
ッチング加工する工程とからなる半導体素子の製造方法
において、 前記混合ガスが、プラズマ中で弗素イオンまたは弗素ラ
ジカルを形成するガス、およびプラズマ中で塩素イオン
または塩素ラジカルを形成するガスを少なくとも含有す
ることを特徴とする半導体素子の製造方法。1. A semiconductor device comprising a substrate, a step of forming a molybdenum / tantalum alloy layer on the substrate, and a step of anisotropically dry etching the molybdenum / tantalum alloy layer using plasma of a mixed gas. The method for manufacturing a semiconductor element according to claim 1, wherein the mixed gas contains at least a gas that forms fluorine ions or fluorine radicals in plasma, and a gas that forms chlorine ions or chlorine radicals in plasma. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28411792A JPH06132257A (en) | 1992-10-22 | 1992-10-22 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28411792A JPH06132257A (en) | 1992-10-22 | 1992-10-22 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132257A true JPH06132257A (en) | 1994-05-13 |
Family
ID=17674408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28411792A Withdrawn JPH06132257A (en) | 1992-10-22 | 1992-10-22 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132257A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318151A (en) * | 2007-06-05 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | Method of manufacturing active matrix type display device |
| US7635865B2 (en) | 1999-07-22 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2011077532A (en) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | Method for preparing wiring |
| JP2012019237A (en) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | Manufacturing method of semiconductor device |
| JP2014075593A (en) * | 2013-11-22 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | Method for manufacturing wiring |
| JP2015079972A (en) * | 2014-11-18 | 2015-04-23 | 株式会社半導体エネルギー研究所 | Manufacturing method of semiconductor device |
-
1992
- 1992-10-22 JP JP28411792A patent/JPH06132257A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7635865B2 (en) | 1999-07-22 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US7666718B2 (en) | 1999-07-22 | 2010-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2007318151A (en) * | 2007-06-05 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | Method of manufacturing active matrix type display device |
| JP2011077532A (en) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | Method for preparing wiring |
| JP2012019237A (en) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | Manufacturing method of semiconductor device |
| JP2014075593A (en) * | 2013-11-22 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | Method for manufacturing wiring |
| JP2015079972A (en) * | 2014-11-18 | 2015-04-23 | 株式会社半導体エネルギー研究所 | Manufacturing method of semiconductor device |
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