JPH06105646B2 - 積層型インダクタの製造方法 - Google Patents
積層型インダクタの製造方法Info
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- JPH06105646B2 JPH06105646B2 JP24733686A JP24733686A JPH06105646B2 JP H06105646 B2 JPH06105646 B2 JP H06105646B2 JP 24733686 A JP24733686 A JP 24733686A JP 24733686 A JP24733686 A JP 24733686A JP H06105646 B2 JPH06105646 B2 JP H06105646B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、インダクタ形成用導電パターンの素材として
卑金属を用いた積層型インダクタの製造方法に関する。
卑金属を用いた積層型インダクタの製造方法に関する。
（従来の技術） 従来、積層型インダクタを作成するには、先ず、平坦な
基板上にポリエステル等のフィルムを張設し、その上に
フェライトペーストから成る磁性体層を印刷し、該磁性
体層の表面にPd−Ag、Agその他の貴金属粉末とバインダ
から成るペースとによりインダクタ形成用導電パターン
を印刷する。この磁性体層と導電パターンを交互に複数
組積層し、該複数個の導電パターンを相互に接続してイ
ンダクタ素体を形成する。次いでこのインダクタ素体を
焼成炉に入れ、空気中において所要温度及び時間の焼成
を行なう。
基板上にポリエステル等のフィルムを張設し、その上に
フェライトペーストから成る磁性体層を印刷し、該磁性
体層の表面にPd−Ag、Agその他の貴金属粉末とバインダ
から成るペースとによりインダクタ形成用導電パターン
を印刷する。この磁性体層と導電パターンを交互に複数
組積層し、該複数個の導電パターンを相互に接続してイ
ンダクタ素体を形成する。次いでこのインダクタ素体を
焼成炉に入れ、空気中において所要温度及び時間の焼成
を行なう。
（発明が解決しようとする問題点） 上述のような貴金属材料を使用した積層型インダクタ
は、高温高湿負荷（85℃、85％RH、25mA連続通電）下に
1000時間投入した後におけるインダクタンスの変化率が
−15％程度であり、信頼性の点で問題があった。これ
は、Ag、Ag−Pd系の材料にこれらに特有のシルバーマイ
グレーション現象があり、水分が関与する電気化学的な
反応が促進され易いことにより、層間の通電パターンの
間で短絡が生ずるからである。またAg−Pd系の材料はC
u、Ni等の卑金属材料に比べて比抵抗が高いから、その
インダクタンスのＱ値は一般に30程度と低い。
は、高温高湿負荷（85℃、85％RH、25mA連続通電）下に
1000時間投入した後におけるインダクタンスの変化率が
−15％程度であり、信頼性の点で問題があった。これ
は、Ag、Ag−Pd系の材料にこれらに特有のシルバーマイ
グレーション現象があり、水分が関与する電気化学的な
反応が促進され易いことにより、層間の通電パターンの
間で短絡が生ずるからである。またAg−Pd系の材料はC
u、Ni等の卑金属材料に比べて比抵抗が高いから、その
インダクタンスのＱ値は一般に30程度と低い。
本発明は、従来のこのような問題点を解消する積層型イ
ンダクタの製造方法を提供することをその目的とするも
のである。
ンダクタの製造方法を提供することをその目的とするも
のである。
（問題点を解決するための手段） 本発明は、上述の目的を達成するために、基材上に、フ
ェライトから成る磁性体層と、比抵抗の小さな卑金属材
料から成るインダクタ形成用導電パターンを交互に複数
組積層し、該複数個のインダクタ形成用導電パターンを
相互に接続してインダクタ素体を形成し、該インダクタ
素体を不活性又は還元性雰囲気中において第１次焼成を
行ない、後に空気中において第２次焼成を行なうことを
特徴とする。
ェライトから成る磁性体層と、比抵抗の小さな卑金属材
料から成るインダクタ形成用導電パターンを交互に複数
組積層し、該複数個のインダクタ形成用導電パターンを
相互に接続してインダクタ素体を形成し、該インダクタ
素体を不活性又は還元性雰囲気中において第１次焼成を
行ない、後に空気中において第２次焼成を行なうことを
特徴とする。
（作用） 上記インダクタ素体を不活性又は還元性雰囲気中におい
て第１次焼成を行なうと、インダクタ形成用導電パター
ンは酸化することなく焼成されるから、インダクタ導体
としての機能を保持する。磁性体層の電気抵抗は第１次
焼成により一旦低下するが、第２次の空気焼成により磁
性体が再酸化される結果、絶縁体としての値に復帰す
る。インダクタ形成用導電パターンは卑金属材料のため
第２次の空気焼成において多少酸化するが、その焼成時
の酸素濃度、ピーク温度等を制御することによりその酸
化を最小限に抑制することが可能であり、実用上全く問
題にならない。
て第１次焼成を行なうと、インダクタ形成用導電パター
ンは酸化することなく焼成されるから、インダクタ導体
としての機能を保持する。磁性体層の電気抵抗は第１次
焼成により一旦低下するが、第２次の空気焼成により磁
性体が再酸化される結果、絶縁体としての値に復帰す
る。インダクタ形成用導電パターンは卑金属材料のため
第２次の空気焼成において多少酸化するが、その焼成時
の酸素濃度、ピーク温度等を制御することによりその酸
化を最小限に抑制することが可能であり、実用上全く問
題にならない。
（実施例） 本発明の実施例を添付図面に付説明する。
実施例１ 先ず、96％アルミナ基板を用いた支持体表面にシリコン
処理を施したポリエステルフィルムをはりつけた一体化
基板を用意する。
処理を施したポリエステルフィルムをはりつけた一体化
基板を用意する。
次にNi−Zn系フェライト（FeO340〜50mol％、NiO45〜50
mol％、ZnO1〜5mol％、MnO0〜5mol％及びCuO0〜3mol％
から成る主成分を100重量％としてSiO2２〜５重量％、P
bO1〜４重量％）粉末とニトロセルロース、α−ターピ
ネオールを混合混練したフェライトペーストで一体化基
板（１）の前面に磁性体層（２）を形成する（第１
図）。次に第２図示のように、磁性体層（２）に引き出
し端子（51）を１体に有する約１ターンの導電パターン
（31）を印刷形成する。こゝで導電材料としてデュポン
社製のCuペースト（商品名9153D）を使用した。印刷工
程の後には必ず乾燥工程（120℃、10分）を行なうもの
とし、導体パターン（31）の導体の厚みは焼成時で約15
μｍ程度になるようにした。次に、第３図示のように、
第２図示の導体パターン（31）の終端部に相当する場所
にビアホール（４）（0.4mmφ）を明けて上記フェライ
トペーストを印刷し、磁性体層（２）を形成する。この
時の磁性体層（２）の厚みは、数回印刷を繰り返して焼
成後40〜60μｍ程度になるようにした。次に、第４図示
のように、第３図示のビアホール（４）より第２図示の
導体パターン（31）と接続する約１ターンの導体パター
ン（32）を形成し、以後同様にこの作業を導体パターン
が10ターン形成されるまで繰り返した。第５図示のよう
に第10ターンの導電パターン（310）を形成した後は第
６図示のように磁性体層（２）を介して該導電パターン
（310）に連なる引き出し端子（52）を形成し、その上
を第７図示のように全面をフェライトから成る磁性体層
（２）で覆った後、上記ポリエステルフィルムから剥離
してインダクタ素体を得た。次にこのインダクタ素体を
厚膜焼成用ベルト炉でピーク温度1050℃、1.5時間、N2
雰囲気中にて焼成を行なった。このピーク温度は導体の
融点以下でしかもフェライトの焼結の可能な温度であ
る。この時の炉内の酸素濃度は7ppmに設定した。次にこ
の第１次焼成体にAgペースト（デュポン社、商品名616
0）を用いて第８図示のように引き出し端子（51）
（52）にそれぞれ接続される外部端子（６）を形成し、
乾燥した後同様にベルト炉において該インダクタを空気
中で700℃、10分間焼成を行ない、積層型インダクタを
得た。
mol％、ZnO1〜5mol％、MnO0〜5mol％及びCuO0〜3mol％
から成る主成分を100重量％としてSiO2２〜５重量％、P
bO1〜４重量％）粉末とニトロセルロース、α−ターピ
ネオールを混合混練したフェライトペーストで一体化基
板（１）の前面に磁性体層（２）を形成する（第１
図）。次に第２図示のように、磁性体層（２）に引き出
し端子（51）を１体に有する約１ターンの導電パターン
（31）を印刷形成する。こゝで導電材料としてデュポン
社製のCuペースト（商品名9153D）を使用した。印刷工
程の後には必ず乾燥工程（120℃、10分）を行なうもの
とし、導体パターン（31）の導体の厚みは焼成時で約15
μｍ程度になるようにした。次に、第３図示のように、
第２図示の導体パターン（31）の終端部に相当する場所
にビアホール（４）（0.4mmφ）を明けて上記フェライ
トペーストを印刷し、磁性体層（２）を形成する。この
時の磁性体層（２）の厚みは、数回印刷を繰り返して焼
成後40〜60μｍ程度になるようにした。次に、第４図示
のように、第３図示のビアホール（４）より第２図示の
導体パターン（31）と接続する約１ターンの導体パター
ン（32）を形成し、以後同様にこの作業を導体パターン
が10ターン形成されるまで繰り返した。第５図示のよう
に第10ターンの導電パターン（310）を形成した後は第
６図示のように磁性体層（２）を介して該導電パターン
（310）に連なる引き出し端子（52）を形成し、その上
を第７図示のように全面をフェライトから成る磁性体層
（２）で覆った後、上記ポリエステルフィルムから剥離
してインダクタ素体を得た。次にこのインダクタ素体を
厚膜焼成用ベルト炉でピーク温度1050℃、1.5時間、N2
雰囲気中にて焼成を行なった。このピーク温度は導体の
融点以下でしかもフェライトの焼結の可能な温度であ
る。この時の炉内の酸素濃度は7ppmに設定した。次にこ
の第１次焼成体にAgペースト（デュポン社、商品名616
0）を用いて第８図示のように引き出し端子（51）
（52）にそれぞれ接続される外部端子（６）を形成し、
乾燥した後同様にベルト炉において該インダクタを空気
中で700℃、10分間焼成を行ない、積層型インダクタを
得た。
実施例２ 実施例１におけるCuペーストに代えてNiペーストを用い
た以外は実施例１と同じ条件、同じ方法により積層型イ
ンダクタを作成した。
た以外は実施例１と同じ条件、同じ方法により積層型イ
ンダクタを作成した。
Niペーストは、Ni粉末80重量％、ニトロセルロース10重
量％、α−ターピネオール２重量％から成る。
量％、α−ターピネオール２重量％から成る。
実施例３ フェライト粉末として、Ni系フェライト（Fe2O345〜50m
ol％、NiO45〜50mol％、MgO0〜5mol％及びCo3O4０〜0.5
mol％から成る主成分を100重量％としてPbO1〜３重量
％、SiO2１〜５重量％）を用い、導電パターンを６ター
ンとした以外は実施例１と同じ条件、同じ方法で積層型
インダクタを作成した。
ol％、NiO45〜50mol％、MgO0〜5mol％及びCo3O4０〜0.5
mol％から成る主成分を100重量％としてPbO1〜３重量
％、SiO2１〜５重量％）を用い、導電パターンを６ター
ンとした以外は実施例１と同じ条件、同じ方法で積層型
インダクタを作成した。
実施例４ フェライト粉末として実施例３と同じNi系フェライトを
用い、導電パターンを６ターンとした以外は実施例２と
同じ条件、同じ方法で積層型インダクタを作成した。
用い、導電パターンを６ターンとした以外は実施例２と
同じ条件、同じ方法で積層型インダクタを作成した。
比較例１ 導電パターンの導電材料としてAg−Pdペースト（デュポ
ン社6120）を使用した以外は実施例１及び実施例２と同
じ条件及び同じ方法で、積層型インダクタを作成した。
ン社6120）を使用した以外は実施例１及び実施例２と同
じ条件及び同じ方法で、積層型インダクタを作成した。
比較例２ 導電パターンの導電材料としてAg−Pdペーストを使用し
た以外は実施例３及び実施例４と同じ条件及び同じ方法
で積層型インダクタを作成した。
た以外は実施例３及び実施例４と同じ条件及び同じ方法
で積層型インダクタを作成した。
表１及び表２は、実施例１、実施例２及び比較例１のイ
ンダクタ（Ｌ＝10μＨ）のＱ値及び85℃、85％RH、DC25
mAの高温、高湿度負荷における信頼性を示す。
ンダクタ（Ｌ＝10μＨ）のＱ値及び85℃、85％RH、DC25
mAの高温、高湿度負荷における信頼性を示す。
表３及び表４は、実施例３、実施例４及び比較例２のイ
ンダクタ（Ｌ＝0.1μＨ）のＱ値及び85℃、85％RH、DC1
00mAの高温、高湿度負荷における信頼性を示す。
ンダクタ（Ｌ＝0.1μＨ）のＱ値及び85℃、85％RH、DC1
00mAの高温、高湿度負荷における信頼性を示す。
表１〜４の記載から明らかなように、実施例１〜４のイ
ンダクタのＱ値は比較例1,2に比して40〜50％程度向上
し、信頼性についてはインダクタンス変化率が５％以内
で小さくなった。
ンダクタのＱ値は比較例1,2に比して40〜50％程度向上
し、信頼性についてはインダクタンス変化率が５％以内
で小さくなった。
第１図乃至第７図に示した本発明の１実施例では、隣接
する導電パターンをスルーホールを介して互いに接続し
たが、第９図乃至第17図に示すようにしてもよい。すな
わち、第１図に示すように一体化基板（１）の全面にフ
ェライトペーストで磁性体層（21）を形成し、該磁性体
層（21）上に引き出し端子（51）を一体に有する約半タ
ーンの導電パターン31a）を印刷し（第９図）、次に引
き出し端子（51）及び導電パターン（31a）上にその一
部を残してフェライトペーストを印刷して磁性体層（2
2a）を形成し（第10図）、該磁性体層（21）及び磁性体
層（22a）上に該導電パターン（31a）の一部に連なる残
りの約半ターンの導電パターン（31b）を印刷し（第11
図）、該導電パターン（31b）上にその一部を残して磁
性体層（22b）を形成する（第12図）。
する導電パターンをスルーホールを介して互いに接続し
たが、第９図乃至第17図に示すようにしてもよい。すな
わち、第１図に示すように一体化基板（１）の全面にフ
ェライトペーストで磁性体層（21）を形成し、該磁性体
層（21）上に引き出し端子（51）を一体に有する約半タ
ーンの導電パターン31a）を印刷し（第９図）、次に引
き出し端子（51）及び導電パターン（31a）上にその一
部を残してフェライトペーストを印刷して磁性体層（2
2a）を形成し（第10図）、該磁性体層（21）及び磁性体
層（22a）上に該導電パターン（31a）の一部に連なる残
りの約半ターンの導電パターン（31b）を印刷し（第11
図）、該導電パターン（31b）上にその一部を残して磁
性体層（22b）を形成する（第12図）。
次いで第13図示のように導電パターン（31b）の一部に
連なる２ターン目の約半ターンの導電パターン（32a）
を形成し、再び該導電パターン（32a）上に第14図示の
ようにその一部を残して磁性体層（23a）を形成し、磁
性体層（22b）と（23a）上に残りの半ターンの導電パタ
ーン（32b）を形成し（第15図）、第16図示のように該
導電パターン（32b）の一部を残して磁性体層（23b）を
形成する。該磁性体（23a）及び（23b）上に導電パター
ン（32b）に連なる半ターンの導電パターン（33a）と引
き出し端子（52）を印刷した（第17図）後、再び導電パ
ターン（33a）と引き出し端子（52）上に磁性体層を形
成し（図示せず）、引き出し端子（51）（52）に連なる
外部端子（６）を第８図示のように形成する。
連なる２ターン目の約半ターンの導電パターン（32a）
を形成し、再び該導電パターン（32a）上に第14図示の
ようにその一部を残して磁性体層（23a）を形成し、磁
性体層（22b）と（23a）上に残りの半ターンの導電パタ
ーン（32b）を形成し（第15図）、第16図示のように該
導電パターン（32b）の一部を残して磁性体層（23b）を
形成する。該磁性体（23a）及び（23b）上に導電パター
ン（32b）に連なる半ターンの導電パターン（33a）と引
き出し端子（52）を印刷した（第17図）後、再び導電パ
ターン（33a）と引き出し端子（52）上に磁性体層を形
成し（図示せず）、引き出し端子（51）（52）に連なる
外部端子（６）を第８図示のように形成する。
尚、上述の実施例では、磁性体層をフェライトペースト
を印刷して形成したが、フェライトのグリーンシートを
積層することにより形成してもよい。
を印刷して形成したが、フェライトのグリーンシートを
積層することにより形成してもよい。
（発明の効果） 以上説明したように、本発明によるときは、導電材料と
してAg−Pdを用いたチップ型インダクタに比べてＱ値及
び信頼性の高いものが得られ、コストも安価である等の
効果がある。
してAg−Pdを用いたチップ型インダクタに比べてＱ値及
び信頼性の高いものが得られ、コストも安価である等の
効果がある。
第１図乃至第８図は本発明の１実施例による積層型イン
ダクタの各製造過程を示す図、第９図乃至第17図は本発
明の他の実施例による積層型インダクタの各製造過程を
示す図である。 （２）…磁性体層 （31）〜（310）…導電パターン （51）（52）…引き出し端子 （６）…外部端子
ダクタの各製造過程を示す図、第９図乃至第17図は本発
明の他の実施例による積層型インダクタの各製造過程を
示す図である。 （２）…磁性体層 （31）〜（310）…導電パターン （51）（52）…引き出し端子 （６）…外部端子
Claims (1)
- 【請求項１】基材上に、フェライトから成る磁性体層
と、比抵抗の小さな卑金属材料から成るインダクタ形成
用導電パターンを交互に複数組積層し、該複数個のイン
ダクタ形成用導電パターンを相互に接続してインダクタ
素体を形成し、該インダクタ素体を不活性又は還元性雰
囲気中において第１次焼成を行ない、後に空気中におい
て第２次焼成を行なうことを特徴とする積層型インダク
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24733686A JPH06105646B2 (ja) | 1986-10-20 | 1986-10-20 | 積層型インダクタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24733686A JPH06105646B2 (ja) | 1986-10-20 | 1986-10-20 | 積層型インダクタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102215A JPS63102215A (ja) | 1988-05-07 |
| JPH06105646B2 true JPH06105646B2 (ja) | 1994-12-21 |
Family
ID=17161889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24733686A Expired - Lifetime JPH06105646B2 (ja) | 1986-10-20 | 1986-10-20 | 積層型インダクタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105646B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620014B2 (ja) * | 1988-10-31 | 1994-03-16 | 太陽誘電株式会社 | 積層チップインダクタとその製造方法 |
| JPH02135715A (ja) * | 1988-11-17 | 1990-05-24 | Tokin Corp | 積層型インダクタ |
| JPH02172207A (ja) * | 1988-12-23 | 1990-07-03 | Murata Mfg Co Ltd | 積層型インダクター |
| JPH0334407A (ja) * | 1989-06-30 | 1991-02-14 | Tokin Corp | 積層形インダクタ |
| JP2705704B2 (ja) * | 1989-07-20 | 1998-01-28 | 株式会社村田製作所 | 積層型ｌｒフィルタの製造方法 |
| JP2705706B2 (ja) * | 1989-07-20 | 1998-01-28 | 株式会社村田製作所 | 積層型ｌｒフィルタの製造方法 |
| JP2710244B2 (ja) * | 1989-07-20 | 1998-02-10 | 株式会社村田製作所 | 積層型ｌｒフィルタとその製造方法 |
| JP2705705B2 (ja) * | 1989-07-20 | 1998-01-28 | 株式会社村田製作所 | 積層型ｌｒフィルタの製造方法 |
| JPH03278506A (ja) * | 1990-03-28 | 1991-12-10 | Murata Mfg Co Ltd | 積層コイル部品及びその製造方法 |
| JP3197022B2 (ja) * | 1991-05-13 | 2001-08-13 | ティーディーケイ株式会社 | ノイズサプレッサ用積層セラミック部品 |
| US5302932A (en) * | 1992-05-12 | 1994-04-12 | Dale Electronics, Inc. | Monolythic multilayer chip inductor and method for making same |
| JP2830638B2 (ja) * | 1992-07-27 | 1998-12-02 | 株式会社村田製作所 | 共振器 |
| US5572779A (en) * | 1994-11-09 | 1996-11-12 | Dale Electronics, Inc. | Method of making an electronic thick film component multiple terminal |
| EP2544200B1 (en) * | 2010-03-05 | 2020-08-26 | Murata Manufacturing Co., Ltd. | Ceramic electronic component and method for producing ceramic electronic component |
| JP5748112B2 (ja) | 2011-06-15 | 2015-07-15 | 株式会社村田製作所 | 積層コイル部品、及び該積層コイル部品の製造方法 |
| CN103597558B (zh) * | 2011-06-15 | 2017-05-03 | 株式会社村田制作所 | 层叠线圈部件 |
| CN103733280B (zh) * | 2011-08-18 | 2016-03-16 | 株式会社村田制作所 | 层叠线圈部件及其制造方法 |
-
1986
- 1986-10-20 JP JP24733686A patent/JPH06105646B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63102215A (ja) | 1988-05-07 |
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