JPH0576815B2 - - Google Patents
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- JPH0576815B2 JPH0576815B2 JP59180951A JP18095184A JPH0576815B2 JP H0576815 B2 JPH0576815 B2 JP H0576815B2 JP 59180951 A JP59180951 A JP 59180951A JP 18095184 A JP18095184 A JP 18095184A JP H0576815 B2 JPH0576815 B2 JP H0576815B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフレーム同期回路に関し、特に高速デ
イジタル信号をＮ列に変換しフレーム同期をとる
フレーム同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a frame synchronization circuit, and more particularly to a frame synchronization circuit that converts a high-speed digital signal into N columns and achieves frame synchronization.
（従来の技術）
従来、この種のフレーム回路は、第２図に示す
ように、入力デイジタル信号をＮ（Ｎは２以上の
整数）列の信号に変換する直並列変換回路１０
と、並列したときに生じるＮ種類の同期パターン
の内１種類のみを検出する同期パターン検出回路
１１と、この同期パターン検出回路１１の出力信
号を入力とする同期判定回路１２と、この同期判
定回路出力がある一定時間同期状態であるという
判定をしなかつた時にパルスを出力する保護回路
１３とから成る。(Prior Art) Conventionally, this type of frame circuit, as shown in FIG.
, a synchronization pattern detection circuit 11 that detects only one type of N types of synchronization patterns that occur when they are arranged in parallel, a synchronization determination circuit 12 that receives the output signal of this synchronization pattern detection circuit 11, and this synchronization determination circuit. The protection circuit 13 outputs a pulse when the output is not determined to be in a synchronous state for a certain period of time.
（発明が解決しようとする問題点）
このような従来のフレーム同期回路では直並列
変換回路１０にはＮ種類の不確定性があり、Ｎ種
類の並列信号出力に対して本来Ｎ種類の同期パタ
ーンが存在する。これは、入力される直列デイジ
タル信号をＮ列の並列デイジタル信号に直並列変
換する際の初期値のとり方によるものである。た
とえば、直列デイジタル信号として、Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，……を想定し、これを２列
（Ｎ＝２）の並列デイジタル信号に直並列変換す
る例を考える。このとき同期パターンとして連続
のＭビツト、ここではＢ，Ｃ，Ｄの３ビツト（Ｍ
＝３）を想定する。また、並列変換後の上記並列
デイジタル信号では、そのうちの連続した２ビツ
トがそれぞれの同期パターンとなるものとする。
すると、初期条件により、(1)AB，CD，EF，…
…と、(2)BC，DE，FG，……の２種類の並列信
号を生じ、それぞれについて、(1)CD、(2)BCとい
う２種類の同期パターンが存在することになる。
ここで、所要の同期パターンをCDとすれば、(1)
の種類の並列信号のみが同期パターン検出の対象
となる。以上のように、Ｎ種類存在する同期パタ
ーンの内、この従来列ではその内の一種類の同期
パターンしか検出していないので、前述の不確定
性の内で同期パターン検出回路１１が想定してい
ないＮ−１種類の、すなわち、上記の例では(2)の
種類の並列信号に対しては、そのままでは永久に
同期パターンを探し出すことはできない。従つ
て、ある保護時間を設けて同期と判定するまでの
時間が一定の値より長いときには保護回路１３か
らパルスを出し直並列変換回路１０の状態を変更
することとなる。従つて、フレーム同期を確立す
るまでの最大時間Ｔは次式で表わされる時間を要
する。(Problems to be Solved by the Invention) In such a conventional frame synchronization circuit, there are N types of uncertainties in the serial-to-parallel conversion circuit 10, and there are originally N types of synchronization patterns for N types of parallel signal outputs. exists. This is due to the way initial values are taken when converting an input serial digital signal into N columns of parallel digital signals. For example, as a series digital signal, A, B,
Let us consider an example in which C, D, E, F, G, . . . are serially and parallelly converted into two columns (N=2) of parallel digital signals. At this time, the synchronization pattern consists of consecutive M bits, here 3 bits B, C, and D (M
=3). Furthermore, it is assumed that in the parallel digital signals after parallel conversion, two consecutive bits of the signals become respective synchronization patterns.
Then, depending on the initial conditions, (1)AB, CD, EF,...
..., two types of parallel signals are generated: (2) BC, DE, FG, ..., and for each, there are two types of synchronization patterns: (1) CD and (2) BC.
Here, if the required synchronization pattern is CD, then (1)
Only parallel signals of the type are subject to synchronization pattern detection. As described above, this conventional train detects only one type of synchronization pattern among the N types of synchronization patterns that exist. For N-1 types of parallel signals, that is, type (2) in the above example, it is impossible to find a synchronization pattern forever. Therefore, if a certain protection time is provided and the time required to determine synchronization is longer than a certain value, the protection circuit 13 outputs a pulse to change the state of the serial-to-parallel conversion circuit 10. Therefore, the maximum time T required to establish frame synchronization is expressed by the following equation.
Ｔ＝T0＋（Ｎ−１）×T1
ここで、T0は最大同期引込時間の期待値であ
り、T1は保護回路１３の保護時間であり、一般
にT0の分散を考慮してT0より大きな値に設定さ
れている。 T = T 0 + (N-1) × T 1 Here, T 0 is the expected value of the maximum synchronization pull-in time, T 1 is the protection time of the protection circuit 13, and generally considering the dispersion of T 0 T is set to a value greater than 0 .
従つて、この従来列では同期引込を確立するま
でに保護時間を必要とし、保護回路も必要とする
欠点を有していた。 Therefore, this conventional train requires a protection time and a protection circuit before establishing synchronization.
本発明の目的は、上記欠点を除去し、保護時間
を無くし、フレーム同期確立に要する時間を短く
し、保護回路を必要としないフレーム同期回路を
提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a frame synchronization circuit which eliminates the above drawbacks, eliminates protection time, shortens the time required to establish frame synchronization, and does not require a protection circuit.
（問題点を解決するための手段）
本発明のフレーム同期回路は、連続したＭ（Ｍ
は２以上の整数）ビツトから成る同期信号を含む
入力直列デイジタル信号をＮ（Ｎは２以上の整数）
列の並列デイジタル信号に変換する直並列変換回
路と、前記直並列変換回路の出力に対して各々個
別のＮ種類のフレーム同期パターンを検出しＮ個
の同期パターン一致信号を出力するフレーム同期
パターン検出回路と、前記Ｎ個の同期パターン一
致信号の論理和をとる論理和ゲートと、前記論理
和ゲートの出力信号を入力とするフレーム同期判
定回路とを含んで構成される。(Means for Solving the Problems) The frame synchronization circuit of the present invention has continuous M (M
is an integer of 2 or more) input serial digital signal containing a synchronization signal consisting of N bits (N is an integer of 2 or more)
a serial-to-parallel conversion circuit that converts the serial-to-parallel conversion circuit into a parallel digital signal; and a frame synchronization pattern detection unit that detects N types of frame synchronization patterns individually for the output of the serial-to-parallel conversion circuit and outputs N synchronization pattern matching signals. The frame synchronization determining circuit includes a circuit, an OR gate that performs a logical sum of the N synchronization pattern matching signals, and a frame synchronization determination circuit that receives an output signal of the OR gate.
（実施例）
次に、本発明の実施例について図面を用いて説
明する。(Example) Next, an example of the present invention will be described using the drawings.
第１図は本発明の一実施例のブロツク図であ
る。 FIG. 1 is a block diagram of one embodiment of the present invention.
この実施例は、入力端子２１から入力される入
力信号をＮ（Ｎは２以上の整数）列の信号に変換
する直並列変換回路１０と、この直並列変換回路
１０の出力に対して各々個別のＮ種類の同期パタ
ーンを検出しその各々に対してＮケの同期パター
ン一致信号を出力する同期パターン検出回路１１
と、この同期パターン一致信号の論理和をとる論
理和ゲート１４と、この論理和ゲート１４の出力
信号を入力しフレーム同期判定信号を出力端子２
２に出力するフレーム同期判定回路１２とを含ん
で構成される。 This embodiment includes a serial/parallel conversion circuit 10 that converts an input signal inputted from an input terminal 21 into N (N is an integer of 2 or more) columns of signals, and an individual A synchronization pattern detection circuit 11 detects N types of synchronization patterns and outputs N synchronization pattern matching signals for each of them.
and a logical sum gate 14 which calculates the logical sum of the synchronization pattern matching signals, and an output terminal 2 which inputs the output signal of the logical sum gate 14 and outputs a frame synchronization determination signal.
2, and a frame synchronization determination circuit 12 that outputs the output to the frame synchronization determination circuit 12.
本実施例において直並列変換回路１０にＮ個の
不確定性が存在することは、従来例と同一である
が、本実施例におけるフレーム同期パターン検出
回路１１ではＮ種類の同期パターンのすべてに対
して同期パターン一致信号を出力しており、その
論理和をとることにより、そのＮ種類の同期パタ
ーンのいずれに対しても同期検出パルスを同期判
定回路１２に入力することができる。従つて、直
並列変換回路１０の不確定性に関係なくフレーム
同期を確立することができる。 In this embodiment, the presence of N uncertainties in the serial/parallel conversion circuit 10 is the same as in the conventional example, but the frame synchronization pattern detection circuit 11 in this embodiment A synchronization pattern matching signal is outputted from the synchronization detection circuit 12, and by calculating the logical sum, a synchronization detection pulse can be input to the synchronization determination circuit 12 for any of the N types of synchronization patterns. Therefore, frame synchronization can be established regardless of the uncertainty of the serial-to-parallel conversion circuit 10.
本実施例のフレーム同期引込時間Ｘは次式で表
わされる。 The frame synchronization pull-in time X in this embodiment is expressed by the following equation.
Ｘ＝Ｎ×T0
ここでＮは前述の並列信号の列数であり、T0
は前述の最大フレーム同期引込時間の期待値であ
る。この様に表わされる理由は、本実施例がＮ種
の同期パターンに対して同期パターン一致パルス
を発生する為に、同期引込過程で誤つてフレーム
同期パターンを発見したものとして時間の損失を
生じるためである。 X=N×T 0 where N is the number of columns of parallel signals mentioned above, and T 0
is the expected value of the aforementioned maximum frame synchronization pull-in time. The reason for this expression is that since this embodiment generates synchronization pattern matching pulses for N types of synchronization patterns, time is lost because a frame synchronization pattern is mistakenly discovered during the synchronization pull-in process. It is.
この実施例と従来列の最大同期引込時間を比較
すると（T1−T0）×（Ｎ−１）だけ実施例の方が
短くなつている。 Comparing the maximum synchronization pull-in time of this embodiment and the conventional train, the embodiment is shorter by (T 1 -T 0 )×(N-1).
尚、本実施例における同期パターン検出回路１
１はリードオンリーメモリーなどを用いることに
より簡単に構成することができる。 Note that the synchronization pattern detection circuit 1 in this embodiment
1 can be easily constructed by using a read-only memory or the like.
（発明の効果）
本発明は、以上説明したように、直並列変換回
路の後にすべての同期パターンに対して一致パル
スを出力する回路とＮ個の一致パルスの論理和を
とるゲートを用いることにより、フレーム同期引
込時間が短く保護回路を必要とせず構成を簡略化
する効果がある。(Effects of the Invention) As explained above, the present invention uses a circuit that outputs matching pulses for all synchronization patterns after the serial-to-parallel conversion circuit and a gate that takes the logical sum of N matching pulses. , frame synchronization pull-in time is short, no protection circuit is required, and the structure is simplified.
第１図は本発明の一実施例のブロツク図、第２
図は従来のフレーム同期回路の一例のブロツク図
である。
１０……直並列変換回路、１１……同期パター
ン検出回路、１２……同期判定回路、１３……保
護回路、１４……論理和ゲート、２１……入力端
子、２２……出力端子。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a block diagram of an example of a conventional frame synchronization circuit. 10... Serial/parallel conversion circuit, 11... Synchronization pattern detection circuit, 12... Synchronization determination circuit, 13... Protection circuit, 14... OR gate, 21... Input terminal, 22... Output terminal.
Claims (1)
成る同期信号を含む入力直列デイジタル信号をＮ
（Ｎは２以上の整数）列の並列デイジタル信号に
変換する直並列変換回路と、前記直並列変換回路
の出力に対して各々個別のＮ種類のフレーム同期
パターンを検出しＮ個の同期パターン一致信号を
出力するフレーム同期パターン検出回路と、前記
Ｎ個の同期パターン一致信号の論理和をとる論理
和ゲートと、前記論理和ゲートの出力信号を入力
とするフレーム同期判定回路とを含むことを特徴
とするフレーム同期回路。1 An input serial digital signal containing a synchronization signal consisting of M consecutive bits (M is an integer of 2 or more) is
(N is an integer greater than or equal to 2) A serial-to-parallel conversion circuit that converts into parallel digital signals in a column, and N types of individual frame synchronization patterns are detected for each of the outputs of the serial-to-parallel conversion circuit, and N synchronization patterns match. A frame synchronization pattern detection circuit that outputs a signal, an OR gate that ORs the N synchronization pattern matching signals, and a frame synchronization determination circuit that receives the output signal of the OR gate as input. frame synchronization circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180951A JPS6158349A (en) | 1984-08-30 | 1984-08-30 | Frame synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180951A JPS6158349A (en) | 1984-08-30 | 1984-08-30 | Frame synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158349A JPS6158349A (en) | 1986-03-25 |
| JPH0576815B2 true JPH0576815B2 (en) | 1993-10-25 |
Family
ID=16092125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180951A Granted JPS6158349A (en) | 1984-08-30 | 1984-08-30 | Frame synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158349A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ220548A (en) * | 1986-06-18 | 1990-05-28 | Fujitsu Ltd | Tdm frame synchronising circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357909A (en) * | 1976-11-05 | 1978-05-25 | Omron Tateisi Electronics Co | Signal transmission system |
| JPS53122353A (en) * | 1977-04-01 | 1978-10-25 | Nec Corp | Drawing in system for frame synchronism |
| JPS5989053A (en) * | 1982-11-12 | 1984-05-23 | Kokusai Denshin Denwa Co Ltd <Kdd> | Synchronism error detector |
-
1984
- 1984-08-30 JP JP59180951A patent/JPS6158349A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357909A (en) * | 1976-11-05 | 1978-05-25 | Omron Tateisi Electronics Co | Signal transmission system |
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| JPS5989053A (en) * | 1982-11-12 | 1984-05-23 | Kokusai Denshin Denwa Co Ltd <Kdd> | Synchronism error detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158349A (en) | 1986-03-25 |
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