JPH0575132A - Vertical mos transistor and manufacture thereof - Google Patents

Vertical mos transistor and manufacture thereof

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JPH0575132A
JPH0575132A JP23464791A JP23464791A JPH0575132A JP H0575132 A JPH0575132 A JP H0575132A JP 23464791 A JP23464791 A JP 23464791A JP 23464791 A JP23464791 A JP 23464791A JP H0575132 A JPH0575132 A JP H0575132A
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JP
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Patent type
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opening
oxide film
region
polycrystalline silicon
active region
Prior art date
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Pending
Application number
JP23464791A
Other languages
Japanese (ja)
Inventor
Junichi Ochiai
淳一 落合
Original Assignee
Miyagi Oki Denki Kk
Oki Electric Ind Co Ltd
宮城沖電気株式会社
沖電気工業株式会社
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Abstract

PURPOSE: To provide a vertical MOS transistor, which can be easily fabricated without loss of the advantages of a vertical structure or the decrease in degree of freedom in pattern designing when gate width is increased.
CONSTITUTION: A vertical MOS transistor includes a cylinder of silicon 31 perpendicular to the device plane A. The silicon cylinder includes a gate electrode 33 surrounded by a gate oxide 32. Source and drain regions 34 are formed on the respective ends of the cylinder of silicon. The width D of the silicon layer can be determined depending on the width of a depletion layer, irrespective of a desired gate width W, to make full use of a vertical structure.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、縦型MOSトランジスタの構造及びその製造方法に関するものである。 The present invention relates to relates to a structure and a manufacturing method thereof of the vertical MOS transistor.

【0002】 [0002]

【従来の技術】従来、このような分野の技術としては、 Conventionally, as a technology in this field is,
例えば、「超LSIプロセスデータハンドブック、19 For example, "ultra-LSI process data handbook, 19
90年、サイエンス フォーラム(SCIENCE F 90 years, Science Forum (SCIENCE F
ORUM)社、P47〜48、P403〜405、P1 ORUM), Inc., P47~48, P403~405, P1
09〜113に記載されるものがあった。 It was those described in 09-113.

【0003】縦型MOSトランジスタの新しい試みとして、柱状シリコンの側壁にゲート電極を持つSGT(S [0003] As a new attempt of the vertical MOS transistor, SGT having a gate electrode on the sidewall of the pillar-shaped silicon (S
urrounding Gate Transisto urrounding Gate Transisto
r)が提案されている。 r) it has been proposed. 図10はかかる従来のSTGの構造を示す図であり、図10(a)はそのSGTの模式斜視図、図10(b)は図10(a)のA−A断面図である。 Figure 10 is a diagram showing a conventional STG structure according, 10 (a) is a schematic perspective view of the SGT, FIG. 10 (b) is an A-A sectional view of FIG. 10 (a).

【0004】なお、図中、1はSi基板、2はp -ウェル、3はソースとしてのn +層、4は多結晶シリコンゲート、5はゲート酸化膜、6はドレインとしてのn +層である。 [0004] In the figure, 1 is a Si substrate, 2 p - well, the n + layer as the source 3, 4 polycrystalline silicon gate, 5 denotes a gate oxide film 6 in the n + layer as the drain is there. かかる縦型MOSトランジスタのメリットは、 The benefits of such a vertical type MOS transistor,
ゲート電極を縦方向に設置することによる大幅な面積縮小に加え、柱状シリコンの幅を狭めていくと、両サイドからの空乏層がくっついて、柱状シリコンが完全に空乏層化できる。 In addition to the significant area reduction by placing the gate electrode in the longitudinal direction and gradually narrow the width of the pillar-shaped silicon, stick the depletion layer of the flanks, a pillar-shaped silicon can be completely depleted. このため、Thin−SOI(Silic For this reason, Thin-SOI (Silic
on On Insulator)トランジスタと同様にチャネルゲート電界で完全に制御できるようになり、 Like the on On Insulator) transistor will be able to fully control channel gate field,
図11に示すように、サブスレッショルド特性(sub As shown in FIG. 11, the sub-threshold characteristics (sub
−threshold)が改善され、更に、短チャネル効果の抑制や電流駆動能力の向上等が期待できるものである。 -threshold) is improved, and further, improvement of suppression and the current driving capability of the short channel effect can be expected.

【0005】なお、図11において、11はSi基板、 [0005] In FIG. 11, 11 Si substrate,
12は空乏層領域、13は多結晶シリコンゲート、14 12 depletion region, 13 a polysilicon gate, 14
はゲート酸化膜、15はソースとしてのp +層、16はドレインとしてのp +層である。 A gate oxide film, the p + layer as the source 15, 16 is a p + layer as the drain. つまり、縦型pMOS In other words, the vertical pMOS
であり、多結晶シリコンゲート13の長さLは1.5μ , And the length L of the polysilicon gate 13 is 1.5μ
m、ゲート酸化膜の厚さT oxは20nm、ドレイン電圧V dは−4.0V、基板電圧V subは0Vである。 m, the thickness T ox is 20nm of the gate oxide film, the drain voltage V d -4.0 V, the substrate voltage V sub is 0V.

【0006】また、図11の横軸はSiアイランド寸法a(μm)、縦軸はサブスレッショルド・スイングSである。 [0006] The horizontal axis of FIG. 11 Si island dimension a ([mu] m), the vertical axis represents the subthreshold swing S. サブスレッショルド・スイングSとは、サブスレッショルド電流(ゲート電圧が閾値電圧V th以下で、しかもSi表面が弱反転状態のときに流れる電流)を10 The subthreshold swing S, (hereinafter the gate voltage is the threshold voltage V th, moreover the Si surface current flowing when a weak inversion state) subthreshold current 10
倍変化させるのに必要なゲート電圧変化量(mV/デケード)をいう。 The gate voltage change amount required to fold change (mV / decade) say.

【0007】また、ゲート、ソース、ドレインの配置について、断面イメージを図12に示す。 [0007] The gate, the source, the arrangement of the drain, shows a cross-sectional image in FIG. この図に示すように、まず、デバイス面Aに対しシリコン柱21が垂直に設置され、これを囲むようにゲート絶縁膜22及びゲート電極23が配置され、ゲート電極23の端から上下にそれぞれソース、ドレイン領域24がシリコン柱内に設置された構造を有している。 As shown in this figure, first, the silicon pillar 21 is installed perpendicular to the device surface A, is arranged a gate insulating film 22 and the gate electrode 23 so as to surround it, above and below the source from the edge of the gate electrode 23 , a drain region 24 has an installation structure in a silicon pillar. したがって、シリコン柱の長さでゲート長Lが、シリコン柱の周囲長でゲート幅Wが決定される。 Accordingly, the gate length L is the length of the silicon pillar, a gate width W is determined by the peripheral length of the silicon pillar.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、上記した従来構造には、次のような問題点があった。 [SUMMARY OF THE INVENTION However, in the conventional structure described above has a problem as follows. MOS型トランジスタの電流駆動能力を制御するために、通常設計者はゲート幅Wをパラメータとして、パターン設計を行なっているが、本構造の場合ゲート幅Wを大きくする方向はシリコン柱の径を大きくしなければならない。 In order to control the current driving capability of the MOS transistor, usually the designer the gate width W as a parameter, but by performing pattern design, direction to increase the gate width W in the present structure increases the size of the silicon pillar Must. この場合、空乏層領域は、図11の断面図(a=2μm) In this case, the depletion layer region, cross-sectional view of FIG. 11 (a = 2μm)
のように、シリコン柱内に空乏層領域端電荷(空乏層電荷)が存在することによって、サブスレッショルド特性が劣化しても、従来の横型MOSFETレベルになり、 As in, by depletion region edge charges (depletion charge) are present in the silicon pillar, even subthreshold characteristic is degraded, become conventional lateral MOSFET level,
縦型構造のメリットを一部失うことになる。 It will lose some advantage of vertical structure.

【0009】また、空乏層が対向する面の間隔を一定にして、長手方向でゲート幅Wを稼ぐ方法は、横型MOS Further, by the distance of the surface depletion layer is opposed to the constant, the way to make the gate width W in the longitudinal direction, lateral MOS
FETと同じような面積の増加傾向を引き起こす等、実際のパターン設計をする上で、縦型トランジスタとしてのメリットである大幅縮小化、高性能化を犠牲にする結果となる。 Etc. causing an increasing trend of similar area as FET, in order to the actual pattern design, an advantage of the vertical transistor greatly shrink, resulting in the expense of performance. 更に、本構造から予測される構造プロセス上の問題として、ソース、ドレイン各々からの電極引き出し方法が挙げられる。 Moreover, as a matter of construction process predicted from the structure, a source, and a electrode lead method from the drain, respectively. まず、柱状シリコン上部拡散層から電極を引き出す場合、縦型MOSトランジスタ構造のメリットを生かすべく、図11において(a=1μm) First, when pulling out the electrodes from the pillar-shaped silicon upper diffusion layer, to take advantage of the vertical MOS transistor structure, in FIG. 11 (a = 1μm)
のように、柱状シリコン領域の径を小さくしていくと、 As in, when gradually reducing the diameter of the pillar-shaped silicon region,
電極引き出しのために形成する電極取り出し口の径も小さくしなければならず、パターニングの微細化を強いることになる。 Diameter of the electrode take-out port formed for electrode lead-out must also be reduced, thus forcing the finer patterning.

【0010】本発明は、以上述べた縦型MOSトランジスタのデバイス設計における阻害要因、つまりゲート幅Wを大きくすることによる、縦型構造メリットの喪失又はパターン設計における自由度の低下をなくし、製造プロセス上、容易に予測されるパターンの微細化を強いることによる製造困難度の増大を回避し得る縦型MOSトランジスタ及びその製造方法を提供することを目的とする。 [0010] The present invention eliminates the reduction of degrees of freedom in the above impediments in the device design mentioned vertical MOS transistor, that is by increasing the gate width W, the vertical structure benefits loss or pattern design, manufacturing process on, and to provide a vertical type MOS transistor and its manufacturing method capable of avoiding an increase in manufacturing difficulty due to forcing miniaturization of a pattern to be easily predicted.

【0011】 [0011]

【課題を解決するための手段】本発明は、上記目的を達成するために、縦型MOSトランジスタにおいて、素子形成面に対し、垂直に筒状のチャネル形成部が埋設され、該筒状のチャネル形成部の内側にゲート絶縁膜を介してゲート電極が設けられ、該ゲート電極を挟むように、前記筒状のチャネル形成部のゲート電極端から上下にソース・ドレイン領域が形成されるようにしたものである。 Means for Solving the Problems The present invention, in order to achieve the above object, in a vertical type MOS transistor, to the element formation surface, the channel forming portion of the vertical tubular is embedded, cylindrical channel a gate electrode provided on the inner side of the forming portion via a gate insulating film, so as to sandwich the gate electrode and the gate electrode end of the tubular channel generator to the source and drain regions in the vertical is formed it is intended.

【0012】また、前記ソース・ドレイン領域の引き出し電極がデバイス表面に延在し、筒状のチャネル形成部の底に設けられたソース領域の一部からソース電極をデバイス表面に引き出した構造を有する。 [0012] The lead electrodes of the source and drain regions extend into the device surface has a structure in which pull the source electrode to the device surface from a portion of the source region provided in the bottom of the cylindrical channel generator . 更に、前記ソース・ドレイン領域の引き出し電極がデバイス表面に延在し、筒状のチャネル形成部の底に設けられたソース領域周辺全域からソース電極をデバイス表面に引き出すようにしたものである。 Furthermore, extending the extraction electrode device surface of said source and drain regions, is obtained from the source region around the entire provided at the bottom of the cylindrical channel forming portion to elicit a source electrode on the device surface.

【0013】(A)縦型MOSトランジスタの製造方法において、第1導電型エピタキシャルを生長させる工程と、パッド酸化膜及び窒化膜を順次被着後、アクティブ領域以外の窒化膜及びパッド酸化膜を除去し、選択酸化にてフィールド酸化膜を生成させる工程と、アクティブ領域の一部に逆導電型不純物拡散層を形成し、前記アクティブ領域の一部の表面を酸化膜に変換後、全面の窒化膜及びパッド酸化膜を除去する工程と、全面に第1多結晶シリコン膜を生成し、逆導電型不純物を導入した後、 [0013] In the production method of (A) vertical MOS transistor, and a step of growing a first conductivity type epitaxial, after sequentially depositing a pad oxide film and a nitride film, a nitride film and the pad oxide film other than the active region is removed and, a step of generating a field oxide film by selective oxidation, forming a reverse conductivity type impurity diffusion layer in part of the active region, after converting a portion of the surface of the active region in the oxide film, the entire surface of the nitride film and removing the pad oxide film to produce a first polycrystalline silicon film on the entire surface, after the introduction of the opposite conductivity type impurity,
窒化膜を生成し、前記アクティブ領域の一部を除くアクティブ領域及びアクティブ領域から延在する所望の領域に、窒化膜/多結晶シリコン層を残存させる工程と、前記アクティブ領域の一部以外のアクティブ領域の中央に第2開口部を形成し、第1多結晶シリコン膜及びエピタキシャル層を反応性イオンエッチングで除去する工程と、熱酸化を行なって前記第2開口部内に酸化膜を生成した後、不純物を導入した第2多結晶シリコンを全面に被着し、前記第2開口部が覆われ、かつフィールド部へ延在する所望の領域の多結晶シリコンを残存させる工程と、第1開口部上の酸化膜上及び第1多結晶シリコン層の所望の部分を開口し、メタル電極を形成する工程とを施す。 Nitride film generates, in a desired region extending from the active region and an active region except a portion of the active region, a step of leaving the nitride / polysilicon layer, an active other than the portion of the active region after the second opening is formed in the central area, which generated the first polycrystalline silicon film and removing the epitaxial layer by reactive ion etching, oxide film in said second opening by performing thermal oxidation, deposited the second polycrystalline silicon doped with impurities on the entire surface, the second opening is covered, and a step of leaving the polycrystalline silicon of the desired region extending to the field unit, the first opening of the desired portion of the oxide film and the first polysilicon layer and the opening is subjected to a step of forming a metal electrode.

【0014】(B)縦型MOSトランジスタの製造方法において、第1導電型基板にフィールド酸化膜を生成し、アクティブ領域を開口した後、逆導電型拡散層を形成する工程と、選択エピタキシャル法にてアクティブ領域内を第1導電型単結晶シリコンで満たし、全面に第1 [0014] In the production method of (B) vertical MOS transistor, to generate a field oxide film on the first conductive type substrate, and after opening the active region, and forming a opposite conductivity type diffusion layer, the selective epitaxial method filled active region in the first conductivity type monocrystalline silicon Te, first on the entire surface
多結晶シリコン及び窒化膜を順次被着する工程と、前記アクティブ領域からフィールド領域へ延在し、アクティブ領域を分割するような第1開口部内と該第1開口部によって分割された片側のアクティブ領域に内在するような第2開口部内と、アクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び多結晶シリコンを反応性イオンエッチングにて除去する工程と、前記第1開口部及び第2開口部内のエピタキシャル層を反応性イオンエッチングにて選択的に除去する工程と、熱酸化にて前記第1開口部及び第2開口部内を酸化膜で埋め込むと同時に第1多結晶シリコン側壁にも酸化膜を生成する工程と、前記第1開口部で2分され、前記第2開口部が存在しない方のアクティブ領域に接続された多結晶シリコン表面の窒化 A step of sequentially depositing a polycrystalline silicon and a nitride film, the extending from the active region to the field area, one side of the active region divided by the first opening portion and the first opening so as to divide the active region a second opening portion as inherent in, and removing the desired nitride film and the polycrystalline silicon other than the region that extends from the active region to the field region by reactive ion etching, the first opening and the second an epitaxial layer of the second openings and selectively removing by reactive ion etching, also the first opening and the second opening portion by thermal oxidation on the first polycrystalline silicon side wall at the same time filled with oxide film and generating an oxide film, wherein the 2-minute first opening, nitride of said second polycrystalline silicon surface in which an opening is connected to the active area of ​​the person who does not exist を除去し、逆導電型不純物を導入する工程と、前記多結晶シリコン表面に酸化膜を生成した後、残存している窒化膜を選択的に除去し、イオン注入法にて露出した第1多結晶シリコン表面に逆導電型不純物を導入する工程と、前記第2開口部内酸化膜を選択的に除去し、比較的薄い酸化膜を第2開口部内及び前記第1多結晶シリコン表面に生成する工程と、全面に逆導電型不純物を導入した第2多結晶シリコン層を被着した後、第2開口部が覆われ、且つフィールド領域へ延在する所望の領域以外の第2多結晶シリコンを除去する工程と、全面に酸化膜を被着後、第1多結晶シリコン上の酸化膜の所望の部分に開口部を形成し、メタル電極を形成する工程とを施す。 Was removed, a step of introducing the opposite conductivity type impurity, the after generating the oxide film on the polycrystalline silicon surface and selectively removing the nitride film remaining, the first multiple-exposed by an ion implantation method a step of introducing opposite conductivity type impurity into the crystal silicon surface, the step of generating the second opening oxide film is selectively removed, a relatively thin oxide film in the second opening and the first polycrystalline silicon surface When, after depositing the second polysilicon layer obtained by introducing opposite conductivity type impurity on the entire surface, the second opening is covered, and other than a desired region extending into the field region of the second polycrystalline silicon removal a step of, after deposition on the entire surface oxide layer, a desired portion of the first polycrystalline silicon oxide film to form an opening, and forming a metal electrode subjected.

【0015】(C)縦型MOSトランジスタの製造方法において、第1導電型基板にフィールド酸化膜を生成し、アクティブ領域を開口した後、逆導電型拡散層を形成する工程と、選択エピタキシャル法にてアクティブ領域内を第1導電型単結晶シリコンで満たし、全面に第1 In the method of manufacturing (C) vertical MOS transistor, to generate a field oxide film on the first conductive type substrate, and after opening the active region, and forming a opposite conductivity type diffusion layer, the selective epitaxial method filled active region in the first conductivity type monocrystalline silicon Te, first on the entire surface
多結晶シリコン層及び窒化膜を順次被着する工程と、前記アクティブ領域端から等間隔に内在し、中心部が残存する閉ループの第1開口部内及びアクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び第1多結晶シリコンを反応性イオンエッチングにて除去する工程と、前記第1開口部内のエピタキシャル層を反応性イオンエッチングにて選択的に除去する工程と、熱酸化にて前記第1開口部内を酸化膜で埋め込むと同時に第1多結晶シリコン側壁にも酸化膜を生成する工程と、前記第1開口部で分離されたアクティブ領域内の外側領域の第1多結晶シリコン表面の窒化膜を除去し、逆導電型不純物を導入する工程と、前記多結晶シリコンの表面に酸化膜を生成した後、残存している窒化膜を選択的に除去し全面に第2多 A step of sequentially depositing a polycrystalline silicon layer and a nitride film, a desired region in which the inherent from the active region edge at equal intervals, the central portion extends from the first opening and the active area of ​​the closed loop which remains to a field region removing at nitride film and the first polysilicon reactive ion etching except a step of selectively removing the epitaxial layer in said first opening by reactive ion etching, wherein by thermal oxidation a step of also generating an oxide film a first opening portion in the first polycrystalline silicon side wall at the same time filled with oxide film, the first polycrystalline silicon surface of the outer region of the first active region separated by the opening the nitride film is removed, a step of introducing the opposite conductivity type impurity, the polycrystalline surface of the silicon after generating the oxide film, a nitride film remaining selectively removing the second multiple on the entire surface 晶シリコンを生成する工程と、イオン注入法にて逆導電型不純物を第2多結晶シリコン内に導入した後、全面に窒化膜を生成する工程と、前記第1 Generating a crystal silicon, after introducing the opposite conductivity type impurity in the second polycrystalline in silicon by ion implantation, a step of generating a nitride film on the entire surface, the first
開口部で分離されたアクティブ領域に内在するような前記第2開口部内及びアクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び第2多結晶シリコン層を反応性イオンエッチングにて除去する工程と、 Removing the desired nitride film other than the region and the second polycrystalline silicon layer extending from said second opening and the active region to the field region as inherent to separate the active regions at the opening by reactive ion etching a step of,
前記第2開口部内エピタキシャル層を選択的に反応性イオンエッチングにて除去する工程と、熱酸化にて、前記第2開口部内及び第2多結晶シリコン側壁に比較的薄い酸化膜を生成した後、全面に逆導電型不純物を導入した第3多結晶シリコンを生成する工程と、前記第2開口部が覆われ、かつフィールド領域部へ延在する所望の領域以外の第3多結晶シリコンを除去する工程と、全面に酸化膜を被着後、第1多結晶シリコン及び第2多結晶シリコン上酸化膜の所望の部分に開口部を形成し、メタル電極を形成する工程とを施す。 Removing at selective reactive ion etching the second opening in the epitaxial layer, by thermal oxidation, after generating a relatively thin oxide film in said second opening and the second polysilicon sidewall, generating a third polycrystalline silicon doped with opposite conductivity type impurity on the entire surface, removing the second opening is covered, and a third polycrystalline silicon other than the desired region extending into the field region portion a step, after depositing on the entire surface oxide layer, a desired portion of the first polycrystalline silicon and the second polycrystalline silicon oxide film to form an opening, and forming a metal electrode subjected.

【0016】 [0016]

【作用】本発明は、断面イメージ図(図1)の縦型MO DETAILED DESCRIPTION OF THE INVENTION The present invention, a vertical MO sectional image view (FIG. 1)
Sトランジスタのように、デバイス面Aに対し、垂直に筒状シリコン31が設置され、筒の内側にゲート絶縁膜32を介したゲート電極33が埋め込まれており、ゲート電極端から各々ソースドレイン34が筒状シリコン3 Like the S transistor, to the device surface A, is installed tubular silicon 31 vertically, a gate electrode 33 is embedded through the gate insulating film 32 on the inside of the tube, each source drain 34 from the gate electrode end There tubular silicon 3
1に形成されている構造を有するもので、必要ゲート幅Wとは独立に空乏層幅に応じたシリコン層幅Dの設定が可能となり、縦型構造のメリットを十分に生かすことが可能となる。 Those having a structure formed in 1, the required gate width W becomes possible to set the silicon layer width D corresponding to the width of the depletion layer independently, it is possible to take advantage of vertical structure with sufficient .

【0017】更に、これらの薄膜化したシリコン層から微細パターニングを強いることなく電極を取り出すことができる。 Furthermore, it is possible to take out the electrode without forcing the fine patterning of these thin silicon layer.

【0018】 [0018]

【実施例】以下、本発明の実施例について図面を参照しながら詳細に説明する。 EXAMPLES The following examples will be described in detail with reference to the drawings of the present invention. 図2は本発明の第1実施例を示す縦型MOSトランジスタの構造を示す図であり、図2 Figure 2 is a diagram showing a structure of a vertical type MOS transistor of a first embodiment of the present invention, FIG. 2
(a)はその平面図、図2(b)は図2(a)のA−A (A) is A-A of the plan view, FIG. 2 (b) FIGS. 2 (a)
線断面図である。 It is a line cross-sectional view.

【0019】以下、図2を用いて本発明の第1実施例について説明する。 [0019] The following describes the first embodiment of the present invention with reference to FIG. 基板41上の厚い酸化膜42にアクティブ領域が開口され、開口底部基板41内にソース領域43が埋設され、酸化膜42の側壁から順に、ソース引き出し電極44、絶縁膜45及びシリコン層46が内在し、中心にゲート酸化膜47を介してゲート電極48が設置されている。 Active region with thick oxide film 42 on the substrate 41 is opened, the source region 43 to the open bottom substrate 41 is embedded, in order from the side wall of the oxide film 42, the source extraction electrode 44, the insulating film 45 and the silicon layer 46 is intrinsic and, a gate electrode 48 is disposed through a gate oxide film 47 in the center. ドレイン領域49はシリコン層46の上部のドレイン引き出し電極44との接点部に設置し、 Drain region 49 is placed on the contact portion between the drain extraction electrode 44 of the upper portion of the silicon layer 46,
ドレイン引き出し電極50の上端部は、任意に絶縁膜4 The upper end of the drain lead electrode 50, optionally in the insulating film 4
5及び酸化膜42上に延在させる構造を有する。 5 and having a structure of extending over the oxide film 42.

【0020】次に、図3は本発明の第2実施例を示す縦型MOSトランジスタの構造を示す図であり、図3 Next, FIG. 3 is a diagram showing a structure of a vertical type MOS transistor according to a second embodiment of the present invention, FIG. 3
(a)はその平面図、図3(b)は図3(a)のA−A (A) is A-A of the plan view, FIG. 3 (b) FIGS. 3 (a)
線断面図である。 It is a line cross-sectional view. 以下、図3を用いて本発明の第2実施例について説明する。 The following describes a second embodiment of the present invention with reference to FIG. ここで、基板51上に厚い酸化膜52にアクティブ領域が開口され、開口底部基板51内にMOSトランジスタのソース領域53が埋設され、開口部の側壁の一部にソース領域53と接続するようにソース電極54を設置し、ソース電極54表面の絶縁膜5 Here, the active region with thick oxide film 52 on the substrate 51 is opened, the source region 53 of the MOS transistors in the opening bottom substrate 51 is embedded, so as to be connected to the source region 53 in a part of the side wall of the opening the source electrode 54 is placed, the insulating film of the source electrode 54 surface 5
5を介し、シリコン層56が内在し、中心にゲート酸化膜57を介したゲート電極58が設置されている。 5 through the silicon layer 56 is intrinsic, the gate electrode 58 is disposed over the gate oxide film 57 in the center. ドレイン領域59はシリコン層56の上部のドレイン引き出し電56aとの接点部に設置し、ドレイン引き出し電極56aとソース引き出し電極60は任意に絶縁膜55及び酸化膜52上に延在する構造を有する。 Drain region 59 has a structure placed on the contact portion between the drain extraction conductive 56a of the upper silicon layer 56, the drain draw-out electrode 56a and the source extraction electrode 60 extending over any insulating film 55 and the oxide film 52.

【0021】次に、以下本発明による縦型MOSトランジスタの構造による利点を述べる。 Next, describing the advantages of the structure of the vertical MOS transistor according to the present invention below. まず、上記第1及び第2の実施例に共通して挙げられることは、MOSFE First, be mentioned in common to the first and second embodiments, a MOSFET
Tのチャネル部分となるシリコン層の厚さを任意に設定できることによって、動作時におけるシリコン層内の完全空乏層化がゲート幅Wの設定と独立に可能となる。 By arbitrarily setting the thickness of the silicon layer to be a channel portion T, then full depletion of the silicon layer during operation is enabled independently of the setting of the gate width W. したがって、従来構造で問題となったゲート幅Wの増大によって、シリコン柱の径が太くなり、ソースドレイン間の完全空乏層化が不完全になり、目的とする性能向上が得られなくなったり、性能を維持するためシリコン層を板状に延ばすことで、パターン設計の自由度を低下させる等の不具合が抑えられる。 Therefore, by increasing the gate width W in question the conventional structure, the diameter of the silicon pillar becomes thick, fully depleted between the source and the drain may be incomplete, or not be obtained improving the performance of interest, the performance by extending the silicon layer to maintain the plate shape and is suppressed a defect such as to reduce the degree of freedom in pattern design.

【0022】更に、第1と第2の実施例のそれそれの特徴について述べる。 Furthermore, we describe it in its features of the first and second embodiments. まず、構造上の大きな違いは、ソース電極の引き出し方で、第1の実施例では、基板内ソース拡散領域の周辺全域から電極の引き出しを行なっているが、第2の実施例では任意に一部から引き出している。 First, a large difference in structure is the drawing out of the source electrode, in the first embodiment, but is performed an extraction electrode from the surrounding the entire region of the substrate in the source diffusion region, in the second embodiment one optionally They are removing it from the department. つまり、第1の実施例ではゲート端部のソース拡散領域からソース電極までの距離はどのポイントでも一定であり、均一なソース抵抗が付加している。 That is, the distance from the source diffusion region of the gate end to the source electrode in the first embodiment is constant at any point, uniform source resistance is added. しかし、第2の実施例では、ソース領域の周辺の一部から引き出しているため、電極接続と対向している部分でのソース抵抗が大きくなり、性能的に若干不利になることが考えられるが、トランジスタ占有面積は小さく、ソース領域も小さくなることによる接合容量の低減は逆に性能向上に寄与するところであり、優劣はつけ難いところがある。 However, in the second embodiment, since the drawer from a portion of the periphery of the source region, the source resistance at the portion facing the electrode connection increases, it is considered to be a performance to slightly disadvantageous transistor occupied area is small, reducing the junction capacitance due to the smaller source region is about to improve the performance conversely, merits may place hardly attached.

【0023】次に、本発明による縦型MOSトランジスタの製造方法を説明する。 Next, a method of manufacturing the vertical type MOS transistor according to the present invention. 図4は本発明の第1の実施例を示す前半の縦型MOSトランジスタの製造工程断面図、図5はその後半の縦型MOSトランジスタの製造工程断面図である。 Figure 4 is a manufacturing process sectional views of the vertical MOS transistor of the first half of a first embodiment of the present invention, FIG 5 is a cross sectional view of a manufacturing process of the second half of the vertical MOS transistor. まず、図4(a)に示すように、P型基板61に酸化膜62を4000〜5000Å生成し、 First, as shown in FIG. 4 (a), the oxide film 62 generated 4000~5000Å the P-type substrate 61,
アクティブ領域63を開口し、N型不純物であるAs Opening the active region 63, an N-type impurity As
を、例えばイオン注入法で1×10 16 /cm 2注入した後、アニールし、ソース領域64を形成する。 , For example after 1 × 10 16 / cm 2 implanted by ion implantation, and annealed to form a source region 64.

【0024】次に、図4(b)に示すように、全面の酸化膜を除去し、P型エピタキシャル層65を不純物濃度1×10 16 cm -3に制御し、厚さ1μm生成した後、酸化膜66を200Å及び窒化膜67を2000Å順次被着する。 Next, as shown in FIG. 4 (b), after removing the oxide film over the entire surface, by controlling the P-type epitaxial layer 65 on the impurity concentration 1 × 10 16 cm -3, and a thickness of 1μm product, the 200Å and a nitride film 67 of the oxide film 66 2000 Å are sequentially deposited. 次に、図4(c)に示すように、ソース電極引き出し部68と、ゲート・ドレイン部69以外の窒化膜67及び酸化膜66を順次除去し、選択酸化を行ないフィールド酸化膜70を2μm生成する。 Next, as shown in FIG. 4 (c), a source electrode lead portion 68, sequentially removing nitride film 67 and the oxide film 66 other than the gate-drain unit 69, 2 [mu] m generates a field oxide film 70 performs selective oxidation to.

【0025】次に、図4(d)に示すように、ソース電極引き出し部68の窒化膜及び酸化膜を選択的に除去し、例えばPOCl 3の熱分解により熱拡散を行ない、 Next, as shown in FIG. 4 (d), selectively removing the nitride film and the oxide film of the source electrode lead portions 68, for example, performs thermal diffusion by thermal decomposition of POCl 3,
高濃度N +拡散層71を形成し、埋め込みN +層(ソース領域)64と接続させる。 To form a high concentration N + diffusion layer 71, to connect the buried N + layer (source region) 64. このときN +拡散層71の表面には新たに酸化膜72が2000〜3000Å生成される。 At this time a new oxide film 72 on the surface of the N + diffusion layer 71 is produced 2,000-3,000Å.

【0026】次に、ゲート・ドレイン部69の窒化膜6 Next, the nitride film of the gate and the drain section 69 6
7及び酸化膜66を選択的に除去し、図5(a)に示すように、ポリシリコン(多結晶シリコン)層73を全面に4000Å生成させ、例えば、イオン注入にてリンを1×10 16 /cm 2ポリシリコン層73内にのみ打ち込み、更に、全面に窒化膜74を2000Å生成した後、 7 and oxide film 66 is selectively removed, as shown in FIG. 5 (a), a polysilicon (polycrystalline silicon) layer 73 is the entire surface 4000Å generation, for example, phosphorus 1 × 10 16 by ion implantation / cm 2 polysilicon layer 73 only implantation, further, after 2000Å generate nitride film 74 on the entire surface,
配線パターニングを行ない、配線部以外の窒化膜とポリシリコンを除去する。 It performs wiring patterning, removing the nitride film and the polysilicon other than the wiring portion.

【0027】次に、図5(b)に示すように、ゲート領域75の窒化膜74、ポリシリコン層73及びエピタキシャル層65を反応性イオンエッチングにて順次除去し、埋め込まれているソース拡散層64の表面を露出させる。 Next, as shown in FIG. 5 (b), a nitride film 74 in the gate region 75, the polysilicon layer 73 and the epitaxial layer 65 are sequentially removed by reactive ion etching, are buried source diffusion layer exposing the 64 surface. この工程は、図5(a)における配線パターニング工程で、周囲の酸化膜とのエッチング選択比が十分にとれれば、同時に行なってもよい。 This step is a wiring patterning process in FIG. 5 (a), the if Torere enough etching selection ratio with the surrounding oxide film may be performed simultaneously. そして、熱酸化を行ない、ゲート領域開口部側壁と底部にゲート酸化膜76 Then, perform thermal oxidation, a gate oxide film 76 in the gate region opening sidewalls and bottom
を100〜200Å生成させ、ゲート電極となる例えばポリシリコン77を4000〜5000Å生成し、リン拡散を行なった後、ゲート電極77のパターニングを行なう。 The 100~200Å to produce, the a gate electrode for example, polysilicon 77 to produce 4000~5000A, after performing phosphorus diffusion, gate electrodes 77. ゲート酸化を行なう条件は、低温ウェット法を採用し、ドレイン引き出し用ポリシリコン電極73の側壁とソース埋め込み層64の表面には、エピタキシャル層65側壁より厚く生成することで、ソース・ドレイン部とゲートの重なり容量を低減させる。 Conditions for the gate oxide employs a cold wet method, the surface of the sidewall and the source buried layer 64 of the drain lead polysilicon electrode 73, by generating thicker than the epitaxial layer 65 side walls, the source and drain portions and the gate to reduce the overlap capacity of.

【0028】次に、図5(c)に示すように、熱酸化またはCVD法によりゲート電極77上に酸化膜78を被着した後、ソース電極取り出し部71とドレイン電極取り出し部73にメタル電極取り出し口79,81をそれぞれ開口し、メタル電極80,82を形成し完成する。 Next, as shown in FIG. 5 (c), after depositing the oxide film 78 on the gate electrode 77 by thermal oxidation or CVD, the metal electrode to the source electrode extraction portion 71 and the drain electrode extraction portion 73 the outlet 79, 81 respectively open to the completed form metal electrodes 80, 82.
このように、本発明の縦型MOSトランジスタの製造方法は構造1を構築する上で、スタンダードな工程と言え、特に困難度の高い技術は何ら使うことなく製造可能である。 Thus, the manufacturing method of the vertical MOS transistor of the present invention in building construction 1, said to standard processes, especially high difficulty technology can be manufactured without using any.

【0029】更に、従来構造において構造上素子底部に位置するソース領域からの電極取出しが段差的に厳しくなることが予測されるが、本発明の製造法はバイポーラ素子製造で一般的に用いられている埋め込み技術とLO Furthermore, the electrode take-out from the source region located structural element bottom in the conventional structure is expected to be severe in the step, the production method of the present invention is commonly used in bipolar device fabrication It is embedded technology and LO
COS法を併用することにより、ソース・ドレインからの電極引き出しに何ら悪影響(開口部アスペクト比の増大によるメタルカバレッジ低下等)を与えることはない。 The combined use of COS method, does not give the (metal coverage reduction, etc. due to increased opening aspect ratio) no adverse effect on the electrode lead from the source and drain.

【0030】以上、第1の実施例による製造方法は、技術的困難度が低く、実用的な製造方法ではあるが、幾つかの改善点が見出せ、以下に記す。 The above method of the first embodiment has a low technical difficulty, although a practical manufacturing method, Midase several improvements, described below. (1)埋め込みN +層(ソース拡散領域)に対するアクティブ領域のアライメント余裕や、LOCOS法で生ずるバーズビークのアクティブ内への食い込み分を考慮すると、その分アクティブ面積を大きく設定しなければならない。 (1) and the alignment margin of the active region to the buried N + layer (source diffusion region), considering the biting amount into the active bird's beak caused by LOCOS method, it must be set correspondingly active area increases. (2)埋め込みN +層形成後、フィールド酸化膜を生成するための長時間熱処理を行なうことで、埋め込みN + (2) after implantation N + layer formed, by performing long heat treatment for generating a field oxide film, the buried N +
層がエピタキシャル層内に上昇し、チャネル長が短かくなる等、実効ゲート長の制御に難がある。 Such layers were increased in the epitaxial layer, a channel length becomes shorter, a difficulty in control of the effective gate length.

【0031】次に、以上の改善点を考慮した本発明の第2の実施例を示す縦型MOSトランジスタの製造方法について説明する。 [0031] Next, a method of manufacturing the vertical type MOS transistor of a second embodiment of the present invention in consideration of the above improvements will be described. 図6は本発明の第2実施例を示す前半の縦型MOSトランジスタの製造工程断面図、図7はその後半の縦型MOSトランジスタの製造工程断面図である。 Figure 6 is a manufacturing process sectional views of the vertical MOS transistor of the first half of a second embodiment of the present invention, FIG. 7 is a cross sectional view of a manufacturing process of the second half of the vertical MOS transistor. まず、図6(a)に示すように、P型基板91にフィールド酸化膜92を1μm生成し、アクティブ領域9 First, as shown in FIG. 6 (a), a field oxide film 92 is 1μm generated P-type substrate 91, an active region 9
3を開口後、埋め込みソース領域となるN +層94を、 After opening 3, the N + layer 94 as a buried source region,
例えば、イオン注入法にてAsを1×10 16 cm -2注入した後、アニールする。 For example, after 1 × 10 16 cm -2 implanting As by ion implantation and annealing.

【0032】次に、図6(b)に示すように、選択エピタキシャル法にてP型エピタキシャル95を1×10 16 Next, as shown in FIG. 6 (b), 1 to P-type epitaxial 95 by selective epitaxial method × 10 16
cm -3の濃度で厚さ1μmをアクティブ領域内に成長させた後、全面にポリシリコン96を3000〜4000 After the thickness of 1μm at a concentration of cm -3 is grown in the active region, the entire surface of polysilicon 96 3000-4000
Å及び窒化膜97を2000Å順次被着させる。 The Å and a nitride film 97 2000 Å are sequentially deposited. 次いで、図6(c)に示すように、ゲート部、ドレイン部、 Then, as shown in FIG. 6 (c), a gate portion, a drain portion,
ソース部を分離するため、反応性イオンエッチングにて領域98、99の窒化膜97及びポリシリコン層96を順次除去し、領域98はエピタキシャル層95も除去し、埋め込みN +層94表面を露出させる。 To isolate the source unit, the reactive successively removing nitride film 97 and polysilicon layer 96 in the region 98 and 99 by ion etching, region 98 is the epitaxial layer 95 is also removed to expose the buried N + layer 94 surface . このとき酸化膜との選択性の良い条件を採用することで、フィールド酸化膜92上領域99のエッチングは進行しない。 This time by adopting a good condition of selectivity between the oxide film, the etching of the field oxide film 92 above region 99 does not proceed. そして、熱酸化を行なって領域(溝)98を酸化膜100 The oxidized region (grooves) 98 by performing thermal oxidation film 100
で埋め込む。 Filled with. この場合、例えば、溝幅0.5μmを開口すれば、5000Åの生成膜厚で溝は完全に埋め込まれ、幅1μmの酸化膜層が形成される。 In this case, for example, if the opening of the groove width 0.5 [mu] m, the groove in the generation film thickness of 5000Å is completely buried oxide film layer having a width 1μm is formed.

【0033】次に、図6(d)に示すように、ソース電極部101の窒化膜を除去し、例えば、POCl 3の熱分解リン拡散法にてポリシリコンのソース電極部101 Next, as shown in FIG. 6 (d), removing the nitride film of the source electrode 101, for example, the source electrode of the polysilicon 101 by thermal decomposition phosphorus diffusion method POCl 3
を介し、エピタキシャル層95にリンを拡散させ、埋め込みN +層94と接続させる。 The via, phosphorus is diffused into the epitaxial layer 95, to connect the buried N + layer 94. 次に、図7(a)に示すように、ソース電極部101上に熱酸化膜102を生成させた後、ポリシリコンドレイン電極部103上窒化膜を選択的に除去し、イオン注入法にてリンを1×10 16 Next, as shown in FIG. 7 (a), after generating a thermal oxide film 102 on the source electrode unit 101, to selectively remove the polysilicon drain electrode 103 over the nitride film, by an ion implantation method phosphorus 1 × 10 16
cm -2程度電極部103中に注入する。 injected into cm -2 order of the electrode unit 103.

【0034】次に、図7(b)に示すように、ゲート領域105の酸化膜を、例えば、ウェットエッチング等で選択的に除去し、ゲート酸化を行ない、開口溝のエピタキシャル95の側壁及び底部に100〜200Å程度のゲート酸化膜106を生成した後、ゲート電極107 [0034] Next, as shown in FIG. 7 (b), the oxide film of the gate region 105, for example, is selectively removed by wet etching or the like, performs gate oxide, the sidewalls and bottom of the epitaxial 95 of the opening groove after generating the gate oxide film 106 of about 100~200Å, the gate electrode 107
を、例えばリンをドープしたポリシリコンで埋め込み、 , For example embedded in phosphorus doped polysilicon,
パターニングする。 Patterning.

【0035】次に、図7(c)に示すように、ゲート電極107上に酸化膜108を被着後、ソース電極部10 Next, as shown in FIG. 7 (c), after depositing an oxide film 108 on the gate electrode 107, the source electrode 10
1とドレイン電極部103の酸化膜102上に電極取り出し口109を開口し、メタル電極110を形成して完成する。 The electrode inlet 109 opened on the oxide film 102 of 1 and the drain electrode unit 103, thereby completing to form the metal electrode 110. この縦型MOSトランジスタの製造方法によると、 (1)長時間熱処理工程(フィールド酸化)の後に、N According to the method of manufacturing the vertical type MOS transistor, after (1) a long time heat treatment step (field oxide), N
+埋め込み層の形成及びエピタキシャル成長を行なうようにしたので、N +層の広がりや、エピタキシャル層への上昇拡散が抑えられ、チャネル長の制御性が向上する。 + Because to perform the formation and epitaxial growth of the burying layer, the spread and the N + layer, increase the diffusion into the epitaxial layer can be suppressed, control of the channel length is increased.

【0036】(2)アクティブ領域はフィールド酸化膜側壁(反応性イオンエッチングによる)に沿って垂直に成長したエピタキシャル層で構成されているため、LO [0036] (2) Since the active region that consists of epitaxial layers grown vertically along the field oxide film sidewall (by reactive ion etching), LO
COS構造のバーズビークに相当する余分な面積の設定は不要になる。 Setting extra area corresponding to the bird's beak of the COS structure is not required. (3)N +埋め込み層はフィールド酸化膜をマスクとして形成するため、アクティブ領域とセルフアライン構造となり、アライメント合わせ余裕等が不要となる。 (3) for N + buried layer to form a field oxide film as a mask, it becomes active region and the self-aligned structure, an alignment alignment margin or the like is not necessary.

【0037】以上のように、第2実施例の製造方法によると、選択エピタキシャル成長というまだ課題が残されている技術を使うものの、実効チャネル長(L)との制御性や高集積化に対し極めて有効な製造方法である。 [0037] As described above, according to the manufacturing method of the second embodiment, although the use of techniques that are left still a problem that the selective epitaxial growth, very to controllability and high integration of the effective channel length (L) it is an effective manufacturing method. 次に、第1の構造のトランジスタ(図6参照)を製造するための第3の実施例について説明する。 Next, a description will be given of a third embodiment for fabricating a transistor of the first structure (see FIG. 6).

【0038】図8は本発明の第3の実施例を示す前半の縦型MOSトランジスタの製造工程断面図、図9はその後半の縦型MOSトランジスタの製造工程断面図である。 [0038] Figure 8 is a manufacturing process sectional views of the vertical MOS transistor of the first half of a third embodiment of the present invention, FIG. 9 is a manufacturing step sectional view of the second half of the vertical MOS transistor. まず、図8(a)に示すように、P型基板121にフィールド酸化膜122を1μm生成し、アクティブ領域123を開口後、埋め込みソース領域となるN +層1 First, as shown in FIG. 8 (a), a field oxide film 122 and 1μm generated P-type substrate 121, after opening the active region 123, a buried source region N + layer 1
24を、例えば、イオン注入法にてAsを1×10 16 24, for example, 1 × and As by ion implantation 10 16 c
-2注入した後、アニールする。 After m -2 are implanted to anneal. なお、このステップは第2実施例の図6(a)と同様である。 Note that this step is similar to FIGS. 6 (a) of the second embodiment.

【0039】次に、図8(b)に示すように、選択エピタキシャル法にてP型エピタキシャル125を1×10 Next, as shown in FIG. 8 (b), 1 to P-type epitaxial 125 by selective epitaxial method × 10
16 cm -3の濃度で厚さ1μmをアクティブ領域内に成長させた後、全面にポリシリコン126を3000〜40 16 After the thickness of 1μm at a concentration of cm -3 is grown in the active region, the entire surface of polysilicon 126 3000-40
00Å及び窒化膜127を2000Å順次被着させる。 00Å and nitride film 127 2000 Å are sequentially deposited.
なお、このステップは第2実施例の図6(b)と同様である。 Note that this step is the same as FIG. 6 (b) of the second embodiment.

【0040】次に、図8(c)に示すように、ソース電極部128とドレイン電極部129を分離するためドレイン電極部129を囲むように、反応性イオンエッチングにて分離領域130を選択的に開口し、窒化膜12 Next, as shown in FIG. 8 (c), so as to surround the drain electrode portion 129 for separating the source electrode 128 and the drain electrode 129, selectively separating region 130 by reactive ion etching open to, the nitride film 12
7、ポリシリコン126及びエピタキシャル層125を順次除去し、溝を形成した後、熱酸化にて酸化膜131 7, successively remove the polysilicon 126 and the epitaxial layer 125, after forming the trench, the oxide film by thermal oxidation 131
を生成する。 To generate.

【0041】そして、ソース電極部128上の窒化膜を選択的に除去し、例えばPOCl 3を用いたリン拡散を行ない、ソース電極部128のエピタキシャル層内にN [0041] Then, to selectively remove the nitride film on the source electrode unit 128, for example, performs a phosphorus diffusion using a POCl 3, in the epitaxial layer of the source electrode 128 N
+層132を形成し、埋め込みN +層124と接続させると同時に、ソース電極ポリシリコン層126表面には新たな酸化膜133を形成する。 + Layer 132 is formed, and at the same time connected to the buried N + layer 124, the source electrode polysilicon layer 126 is formed on the surface of a new oxide film 133. 引き続き、図9(a) Continuing, as shown in FIG. 9 (a)
に示すように、ドレイン電極部134上の窒化膜を除去し、全面にポリシリコン層135を3000〜4000 As shown in, removing the nitride film on the drain electrode unit 134, a polysilicon layer 135 on the entire surface 3000-4000
Åを生成し、イオン注入法にてリンを1×10 16 cm -2 Generates Å, phosphorus 1 × 10 16 cm -2 by an ion implantation method
をポリシリコン層135に注入した後、窒化膜136を2000Å被着し、配線パターニングを行なう。 The after injection into the polysilicon layer 135, the nitride film 136 is 2000Å deposited, performing wiring patterning.

【0042】引き続き、ドレイン電極部134の中央に、図9(b)に示すように、ゲート電極用開口部13 [0042] Subsequently, in the middle of the drain electrode 134, as shown in FIG. 9 (b), the gate electrode opening 13
7を反応性イオンエッチングにて埋め込みN +層124 N + layer 124 embedded 7 by reactive ion etching
が露出する程度に形成し、ゲート電極138で埋め込み、パターニングを行なう。 There was formed to the extent that exposed, buried in the gate electrode 138 is patterned. 次に、図9(c)に示すように、新たな絶縁膜139を被着後、ソース・ドレインからメタル電極引き出し開口部140,141を形成した後、メタル電極142,143を形成し完成する。 Next, as shown in FIG. 9 (c), after depositing a new insulating film 139, after forming the metal electrode lead opening 140,141 from the source and drain, thereby completing forming the metal electrode 142 and 143 .

【0043】以上の縦型MOSトランジスタの製造方法によって、埋め込みN + (ソース)層全周辺からソース電極を取り出すことが可能となり、ソース抵抗の低減を目的とした構造が得られる。 [0043] by the production method of the above vertical type MOS transistor, the buried N + can be taken out of the source electrode from the periphery (source) layer all, the structure for the purpose of reducing the source resistance can be obtained. また、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。 Further, the present invention is not limited to the above embodiments, but various modifications are possible based on the spirit of the present invention and is not intended to exclude from the scope of the present invention.

【0044】 [0044]

【発明の効果】以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。 Effect of the Invention] As described above in detail, according to the present invention can exhibit the following effects. (1)従来の縦型MOSトランジスタのゲート部と基板領域の位置関係を逆にすることにより、縦型MOS構造でしか成しえない、高性能かつ大幅縮小化のメリットを必要ゲート幅に左右されることなく維持することが可能となる。 (1) by reversing a positional relationship between the gate and the substrate region of the conventional vertical type MOS transistor, not be constitute only a vertical MOS structure, dependent on the required gate width the benefits of high performance and substantial reduction it is possible to maintain without being.

【0045】(2)縦型トランジスタの底部に位置する、ソース拡散領域周辺全域から電極引き出しを行なうことにより付加抵抗を低減し、性能の向上を図ることができる。 [0045] (2) located at the bottom of the vertical transistor, reduce the additional resistance by performing an electrode drawn from the source diffusion region surrounding the entire, it is possible to improve the performance. (3)本発明の第1の製造方法により、困難度の高い技術は何ら使うことなく、実用的な製造プロセスで製造することができる。 (3) by the first production method of the present invention, high difficulty technology without using any, it can be produced in a practical manufacturing process.

【0046】(4)本発明の第2の製造方法により、選択エピタキシャル生長技術を行なうことにより、実効チャネル長の制御性の向上と、パターンの微細化を強いることなく縮小化を図ることができる。 [0046] (4) by the second production method of the present invention, it is possible by performing a selective epitaxial growth technique, of improvement of controllability of the effective channel length, the reduction without forcing the finer patterns . (5)本発明の第3の製造方法により、第2の製造方法にポリシリコン生成を1工程付加することで、本発明の第1の構造であるソース拡散領域の周辺全域からの電極引き出しが可能となる。 The third method of preparation of (5) the present invention, by polysilicon generate adding 1 step in the second manufacturing method, the electrode lead from the first peripheral whole area of ​​the source diffusion region is a structure of the present invention It can become.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の縦型MOSトランジスタの断面イメージ図である。 1 is a cross-sectional image view of the vertical MOS transistor of the present invention.

【図2】本発明の第1実施例を示す縦型MOSトランジスタの構造を示す図である。 2 is a diagram showing a structure of a vertical type MOS transistor of a first embodiment of the present invention.

【図3】本発明の第2実施例を示す縦型MOSトランジスタの構造を示す図である。 3 is a diagram showing a structure of a vertical type MOS transistor according to a second embodiment of the present invention.

【図4】本発明の第1の実施例を示す前半の縦型MOS Vertical MOS first half of a first embodiment of the present invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図5】本発明の第1の実施例を示す後半の縦型MOS Vertical MOS of the second half of a first embodiment of the present invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図6】本発明の第2の実施例を示す前半の縦型MOS Vertical MOS first half of a second embodiment of the invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図7】本発明の第2の実施例を示す後半の縦型MOS Vertical MOS of the second half of a second embodiment of the present invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図8】本発明の第3の実施例を示す前半の縦型MOS Vertical MOS first half showing a third embodiment of the present invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図9】本発明の第3の実施例を示す後半の縦型MOS Vertical MOS second half showing a third embodiment of the present invention; FIG
トランジスタの製造工程断面図である。 It is manufacturing process sectional views of a transistor.

【図10】従来のSTGの構造を示す図である。 10 is a diagram showing a conventional STG structure.

【図11】従来のSTGのSiアイランド寸法a対基板−閾値電圧の振れの特性を示す図である。 [11] Conventional STG of Si island dimensions a to the substrate - a diagram showing the vibration characteristics of the threshold voltage.

【図12】従来のSTGの断面イメージ図である。 12 is a cross-sectional image view of a conventional STG.

【符号の説明】 DESCRIPTION OF SYMBOLS

41,51 基板 42,52,62,66,72,78,100,10 41 and 51 board 42,52,62,66,72,78,100,10
2,108,131,133 酸化膜 43,53 ソース領域 44,68 ソース引き出し電極 45,55,139 絶縁膜 46,56 シリコン層 47,57,76,106 ゲート酸化膜 48,58,107,138 ゲート電極 49,59 ドレイン領域 50,56a ドレイン引き出し電極 54 ソース電極 60 ソース引き出し電極 61,91,121 P型基板 63,93,123 アクティブ領域 64,94,124 ソース領域(N +層) 65,95,125 P型エピタキシャル層 67,74,97,127,136 窒化膜 69 ゲート・ドレイン部 70,92,122 フィールド酸化膜 71 高濃度N +拡散層(ソース電極取り出し部) 73,96 ポリ(多結晶)シリコン層(ドレイン電極取り出し部) 75 ゲート領域 77 ポ 2,108,131,133 oxide film 43 and 53 source regions 44, 68 the source extraction electrode 45,55,139 insulating film 46, 56 silicon layer 47,57,76,106 gate oxide film 48,58,107,138 gate electrodes 49 and 59 drain region 50,56a drain extraction electrode 54 source electrode 60 source extraction electrode 61,91,121 P-type substrate 63,93,123 active region 64,94,124 source region (N + layer) 65,95, 125 P-type epitaxial layer 67,74,97,127,136 nitride film 69 a gate and drain portions 70,92,122 field oxide film 71 high concentration N + diffusion layer (source electrode extraction portion) 73,96 poly (polycrystalline) silicon layer (drain electrode extraction portion) 75 gate regions 77 Po シリコン(ゲート電極) 79,81 メタル電極取り出し口 80,82,110,142,143 メタル電極 98 領域(溝) 101,128 ソース電極部 103,129,134 ドレイン電極部 105 ゲート領域 109 電極取り出し口 126,135 ポリシリコン(層) 130 分離領域 132 N +層 137 ゲート電極用開口部 140,141 メタル電極引き出し開口部 Silicon (gate electrode) 79, 81 Metal electrode inlet 80,82,110,142,143 metal electrode 98 region (grooves) 101,128 source electrode portions 103,129,134 drain electrode 105 gate region 109 electrode inlet 126 , 135 polysilicon (layer) 130 isolation regions 132 N + layer 137 for the gate electrode opening portions 140, 141 the metal electrode lead opening

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】素子形成面に対し、垂直に筒状のチャネル形成部が埋設され、該筒状のチャネル形成部の内側にゲート絶縁膜を介してゲート電極が設けられ、該ゲート電極を挟むように、前記筒状のチャネル形成部のゲート電極端から上下にソース・ドレイン領域が形成されることを特徴とする縦型MOSトランジスタ。 To 1. A device forming surface, is embedded channel forming portion of the vertically cylindrical, a gate electrode provided via a gate insulating film on the inside of the cylindrical channel forming portion, sandwiching the gate electrode as such, the vertical MOS transistor, wherein a source-drain region is formed above and below the gate electrode end of the tubular channel generator.
  2. 【請求項2】 請求項1記載の縦型MOSトランジスタにおいて、前記ソース・ドレイン領域の引き出し電極がデバイス表面に延在し、筒状のチャネル形成部の底に設けられたソース領域の一部からソース電極をデバイス表面に引き出した構造を有することを特徴とする縦型MO 2. A vertical MOS transistor of claim 1 wherein, from said extends extraction electrode device surface of the source and drain regions, a part of the source region provided in the bottom of the cylindrical channel generator vertical MO, characterized by having a structure drawn a source electrode on the device surface
    Sトランジスタ。 S transistor.
  3. 【請求項3】 請求項1記載の縦型MOSトランジスタにおいて、前記ソース・ドレイン領域の引き出し電極がデバイス表面に延在し、筒状のチャネル形成部の底に設けられたソース領域周辺全域からソース電極をデバイス表面に引き出した構造を有することを特徴とする縦型M 3. A vertical MOS transistor of claim 1, wherein the source from the extraction electrode of the source and drain regions extend in the device surface, a source region surrounding the entire provided at the bottom of the cylindrical channel generator vertical M, characterized in that it comprises a pulling out the electrodes to the device surface structure
    OSトランジスタ。 OS transistor.
  4. 【請求項4】(a)第1導電型エピタキシャルを生長させる工程と、 (b)パッド酸化膜及び窒化膜を順次被着後、アクティブ領域以外の窒化膜及びパッド酸化膜を除去し、選択酸化にてフィールド酸化膜を生成させる工程と、 (c)アクティブ領域の一部に逆導電型不純物拡散層を形成し、前記アクティブ領域の一部の表面を酸化膜に変換後、全面の窒化膜及びパッド酸化膜を除去する工程と、 (d)全面に第1多結晶シリコン膜を生成し、逆導電型不純物を導入した後、窒化膜を生成し、前記アクティブ領域の一部を除くアクティブ領域及びアクティブ領域から延在する所望の領域に窒化膜/多結晶シリコン層を残存させる工程と、 (e)前記アクティブ領域の一部以外のアクティブ領域の中央に第2開口部を形成し、第1多結晶シリ A step of wherein (a) to grow the first conductivity type epitaxial, (b) after sequentially depositing a pad oxide film and a nitride film, removing the nitride film and the pad oxide film other than the active region, the selective oxidation a step of generating a field oxide film in a part of (c) an active region to form opposite conductivity type impurity diffusion layer, the converted part of the surface of the active region in the oxide film, the entire surface of the nitride film and removing the pad oxide film to produce a first polycrystalline silicon film in (d) of the entire surface, after the introduction of the opposite conductivity type impurity to produce a nitride layer, the active region except a portion of the active region and a step of leaving the desired region in nitride / polysilicon layer extending from the active region, (e) said second opening is formed in the center of the active area other than a portion of the active region, the first multiple crystal silicon コン膜及びエピタキシャル層を反応性イオンエッチングで除去する工程と、 (f)熱酸化を行なって前記第2開口部内に酸化膜を生成した後、不純物を導入した第2多結晶シリコン膜を全面に被着し、前記第2開口部が覆われ、かつフィールド部へ延在する所望の領域の多結晶シリコンを残存させる工程と、 (g)第1開口部上の酸化膜上及び第1多結晶シリコン層の所望の部分を開口し、メタル電極を形成する工程とを含むことを特徴とする縦型MOSトランジスタの製造方法。 Removing the con film and epitaxial layer by reactive ion etching, (f) after generating the oxide film on the by performing thermal oxidation in the second opening, the second polycrystalline silicon film doped with an impurity on the entire surface deposited, the second opening is covered, and a step of leaving the polycrystalline silicon of the desired region extending to the field unit, (g) on ​​the oxide film on the first opening and the first polycrystalline a desired portion of the silicon layer open, method for manufacturing the vertical type MOS transistor, which comprises a step of forming a metal electrode.
  5. 【請求項5】(a)第1導電型基板にフィールド酸化膜を生成し、アクティブ領域を開口した後、逆導電型拡散層を形成する工程と、 (b)選択エピタキシャル法にてアクティブ領域内を第1導電型単結晶シリコンで満たし、全面に第1多結晶シリコン層及び窒化膜を順次被着する工程と、 (c)前記アクティブ領域からフィールド領域へ延在し、アクティブ領域を分割するような第1開口部内と該第1開口部によって分割された片側のアクティブ領域に内在するような第2開口部内と、アクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び多結晶シリコン層を反応性イオンエッチングにて除去する工程と、 (d)前記第1開口部及び第2開口部内のエピタキシャル層を反応性イオンエッチングにて選択的に除去する 5. (a) to produce a field oxide film on the first conductive type substrate, and after opening the active region, and forming a opposite conductivity type diffusion layer, the active region at (b) selective epitaxial method filled with the first conductivity type monocrystalline silicon, comprising the steps of sequentially depositing a first polycrystalline silicon layer and a nitride film on the entire surface, it extends into the field area from the (c) the active region, so as to divide the active region the first opening portion and the second opening portion as inherent in the active region on one side divided by the first opening, extending a desired nitride film other than regions and polycrystalline silicon from the active region to the field regions removing the layer by reactive ion etching to selectively remove by reactive ion etching (d) is an epitaxial layer of the first opening and the second opening 程と、 (e)熱酸化にて前記第1開口部及び第2開口部内を酸化膜で埋め込むと同時に第1多結晶シリコン側壁にも酸化膜を生成する工程と、 (f)前記第1開口部で2分され、前記第2開口部が存在しない方のアクティブ領域に接続された多結晶シリコン表面の窒化膜を除去し、逆導電型不純物を導入する工程と、 (g)前記多結晶シリコン表面に酸化膜を生成した後、 A degree, and generating a (e) the first opening and the second embed the inside of the openings in the oxide film at the same time the first polycrystalline silicon sidewall to be oxide film by thermal oxidation, (f) said first aperture is 2 minutes in parts, the second opening is removed and a nitride film of the connected polycrystalline silicon surface in the active region of the person is not present, introducing a opposite conductivity type impurities, (g) the polycrystalline silicon after generating an oxide film on the surface,
    残存している窒化膜を選択的に除去し、イオン注入法にて露出した第1多結晶シリコン表面に逆導電型不純物を導入する工程と、 (h)前記第2開口部内酸化膜を選択的に除去し、比較的薄い酸化膜を第2開口部内及び前記第1多結晶シリコン表面に生成する工程と、 (i)全面に逆導電型不純物を導入した第2多結晶シリコン層を被着した後、第2開口部が覆われ、且つフィールド領域へ延在する所望の領域以外の第2多結晶シリコンを除去する工程と、 (j)全面に酸化膜を被着後、第1多結晶シリコン上の酸化膜の所望の部分に開口部を形成し、メタル電極を形成する工程とを含むことを特徴とする縦型MOSトランジスタの製造方法。 Remaining in that the nitride film is selectively removed, selectively introducing a opposite conductivity type impurities into the first polycrystalline silicon surface exposed by ion implantation with the (h) said second opening oxide film It was removed and deposited and generating a relatively thin oxide film and the second opening and the first polycrystalline silicon surface, a second polycrystalline silicon layer obtained by introducing opposite conductivity type impurity in (i) the entire surface after, the second opening is covered, and removing the second polysilicon other than a desired region extending to a field region, (j) after adhesion on the entire surface oxide film, the first polycrystalline silicon the opening is formed in a desired portion of the oxide film above, the manufacturing method of the vertical MOS transistor, which comprises a step of forming a metal electrode.
  6. 【請求項6】(a)第1導電型基板にフィールド酸化膜を生成し、アクティブ領域を開口した後、逆導電型拡散層を形成する工程と、 (b)選択エピタキシャル法にてアクティブ領域内を第1導電型単結晶シリコンで満たし、全面に第1多結晶シリコン層及び窒化膜を順次被着する工程と、 (c)前記アクティブ領域端から等間隔に内在し、中心部が残存する閉ループの第1開口部内及びアクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び第1多結晶シリコンを反応性イオンエッチングにて除去する工程と、 (d)前記第1開口部内のエピタキシャル層を反応性イオンエッチングにて選択的に除去する工程と、 (e)熱酸化にて前記第1開口部内を酸化膜で埋め込むと同時に第1多結晶シリコン側壁にも酸化膜を生 6. (a) generates a field oxide film on the first conductive type substrate, and after opening the active region, and forming a opposite conductivity type diffusion layer, the active region at (b) selective epitaxial method filled with the first conductivity type monocrystalline silicon, comprising the steps of sequentially depositing a first polycrystalline silicon layer and a nitride film on the entire surface, inherent equidistantly from (c) the active region end, the central portion remains closed loop desired a step of the nitride film and the first polycrystalline silicon other than the region is removed by reactive ion etching, (d) epitaxially in said first opening extending into the field region from within and active region first opening of raw selectively removing the layer by reactive ion etching, the first polysilicon sidewall even oxide film at the same time filled with oxide film using the first opening portion at (e) thermal oxidation 成する工程と、 (f)前記第1開口部で分離されたアクティブ領域内の外側領域の第1多結晶シリコン表面の窒化膜を除去し、 A step of forming, to remove the (f) the first nitride film of the polycrystalline silicon surface of the outer region of the active region separated by the first opening,
    逆導電型不純物を導入する工程と、 (g)前記多結晶シリコンの表面に酸化膜を生成した後、残存している窒化膜を選択的に除去し全面に第2多結晶シリコンを生成する工程と、 (h)イオン注入法にて逆導電型不純物を第2多結晶シリコン内に導入した後、全面に窒化膜を生成する工程と、 (i)前記第1開口部で分離されたアクティブ領域に内在するような前記第2開口部内及びアクティブ領域からフィールド領域へ延在する所望の領域以外の窒化膜及び第2多結晶シリコン層を反応性イオンエッチングにて除去する工程と、 (j)前記第2開口部内エピタキシャル層を選択的に反応性イオンエッチングにて除去する工程と、 (k)熱酸化にて、前記第2開口部内及び第2多結晶シリコン側壁に比較的薄い酸化膜を生成した後、全面 Introducing a opposite conductivity type impurities, (g) said after generating the oxide film on the surface of the polycrystalline silicon, the step of generating a second polycrystal silicon is selectively removed entirely nitride film remaining If, (h) after introducing the opposite conductivity type impurity in the second polycrystalline in silicon by ion implantation, a step of generating a nitride film on the entire surface, (i) the active regions separated by the first opening removing the desired nitride film other than the region and the second polycrystalline silicon layer extending from said second opening and the active region to the field region as inherent in reactive ion etching, (j) the removing at selectively reactive ion etching a second opening in the epitaxial layer, at (k) thermal oxidation, to produce a relatively thin oxide film in said second opening and the second polysilicon sidewall after the entire surface 逆導電型不純物を導入した第3多結晶シリコンを生成する工程と、 (l)前記第2開口部が覆われ、かつフィールド領域部へ延在する所望の領域以外の第3多結晶シリコンを除去する工程と、 (m)全面に酸化膜を被着後、第1多結晶シリコン及び第2多結晶シリコン上酸化膜の所望の部分に開口部を形成し、メタル電極を形成する工程とを含むことを特徴とする縦型MOSトランジスタの製造方法。 Removing generating a third polycrystalline silicon doped with opposite conductivity type impurity, the third polycrystalline silicon other than the desired region extending (l) the second opening is covered, and the field region portion and a step of, and forming (m) to after deposition on the entire surface oxide layer, a desired portion of the first polycrystalline silicon and the second polycrystalline silicon oxide film to form an opening, the metal electrode method for manufacturing the vertical type MOS transistor, characterized in that.
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR100861236B1 (en) * 2007-04-10 2008-10-02 경북대학교 산학협력단 Pillar-type field effect transistor having low leakage current
JP2009038201A (en) * 2007-08-01 2009-02-19 Elpida Memory Inc Semiconductor device and manufacturing method of semiconductor device
US8188552B2 (en) 2008-08-27 2012-05-29 Nanya Technology Corp. Transistor structure
US9564200B2 (en) 2007-04-10 2017-02-07 Snu R&Db Foundation Pillar-type field effect transistor having low leakage current

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