JPH0554160A - 関数発生方法、およびその汎用関数発生器 - Google Patents
関数発生方法、およびその汎用関数発生器Info
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- JPH0554160A JPH0554160A JP23699091A JP23699091A JPH0554160A JP H0554160 A JPH0554160 A JP H0554160A JP 23699091 A JP23699091 A JP 23699091A JP 23699091 A JP23699091 A JP 23699091A JP H0554160 A JPH0554160 A JP H0554160A
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Abstract
(57)【要約】
【目的】 高速化が図れるとともに、多種多様な関数を
容易に得ることが可能な関数発生方法、およびその汎用
関数発生器の提供を目的とする。 【構成】 入力信号に対応した各次数出力が得られる次
数ジェネレータＪ２，Ｊ３・・・Ｊｎ−１，Ｊｎよりな
るベキ級数ジェネレータ１００に、その各次数出力と０
次の項用の直流シフト値入力に個別のタップ係数をそれ
ぞれ掛け合わせるための乗算器Ａ０，Ａ１・・・をおの
おの接続し、これら各乗算器Ａ０，Ａ１・・・の乗算出
力を足し合わせる並列入力型加算器Ｗによりベキ級数出
力としての加算出力を得、多種多様な関数を発生させる
ように構成する。
容易に得ることが可能な関数発生方法、およびその汎用
関数発生器の提供を目的とする。 【構成】 入力信号に対応した各次数出力が得られる次
数ジェネレータＪ２，Ｊ３・・・Ｊｎ−１，Ｊｎよりな
るベキ級数ジェネレータ１００に、その各次数出力と０
次の項用の直流シフト値入力に個別のタップ係数をそれ
ぞれ掛け合わせるための乗算器Ａ０，Ａ１・・・をおの
おの接続し、これら各乗算器Ａ０，Ａ１・・・の乗算出
力を足し合わせる並列入力型加算器Ｗによりベキ級数出
力としての加算出力を得、多種多様な関数を発生させる
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号に対応したベ
キ級数出力を生成し多種多様な関数を容易かつ低コスト
に得ることができる関数発生方法、およびその汎用関数
発生器に関するものである。
キ級数出力を生成し多種多様な関数を容易かつ低コスト
に得ることができる関数発生方法、およびその汎用関数
発生器に関するものである。
【０００２】
【従来の技術】従来より、いわゆるアナログ関数発生器
は、図３に示されるような２入力乗算器により実現して
いた。そして、係る従来のアナログ関数発生器は目的の
関数曲線を得るために、同図に示す入力端子Ｘおよび入
力端子Ｙに加える入力信号を適当に選んでいた。すなわ
ち、図３（ｂ）に入力端子Ｘ，Ｙに同一の正弦波信号を
加えると乗算器の出力端子Ｚには、同じく図３（ｂ）に
示される２乗（Ｘ2)波形、すなわち逓ばいした波形が得
られる。同様に、図３（ｃ）に示すように入力端子Ｘ，
Ｙに同一の１次関数型入力信号を加えると乗算器の出力
端子Ｚ0 には同じく図３（ｃ）に示される２乗（Ｘ2）
波形、すなわち放物線波形が得られる。同様に、図
（ｄ）に示すように入力端子Ｘ，Ｙに同一の三角波信号
を加えると乗算器の出力端子Ｚには同じく図３（ｄ）に
示される２乗（Ｘ2 ）波形が得られる。また、入力端子
Ｘ，Ｙに異なる入力信号を加えた例として、例えば図３
（ｅ），（ｆ），（ｇ）が示される。図３（ｅ）に示す
ように入力端子Ｘに低い周波数の正弦波、同じく入力端
子Ｙには入力端子Ｘに加えた正弦波より高い周波数の正
弦波を加えると乗算器の出力端子Ｚには、同じく図３
（ｅ）に示される両側波帯波形（ＤＳＢ）が得られる。
同様に、図３（ｆ）に示すように図３（ｅ）と比べて入
力端子Ｘに加える低い周波数の正弦波の方に直流オフセ
ットを重畳させて加えると、乗算器の出力端子には同じ
く図３（ｇ）に示すように入力端子Ｘに音声信号を加
え、入力端子にｙ１次関数型入力信号を加えると、乗算
器の出力端子Ｚ0 には同じく図３（ｇ）に示される電子
ボリューム出力波形が得られる。ところで、この従来例
のような乗算器型のアナログ関数発生器では、目的の関
数曲線を得るためには入力端子に加える入力信号を適当
に選ぶ必要があり、所望の関数を簡単かつ自由に得られ
ないという問題があった。また、３次関数を得るには図
４（ａ）で示されるように、２入力乗算器を２個使用し
て３乗回路をすると、入力端子Ｘ，出力端子Ｚの伝達関
数 Ｚ＝Ｋ0 ＶDC＋Ｋ1 Ｘ＋Ｋ2 Ｘ2 ＋Ｋ3 Ｘ3 で示される式で与えられ、図４（ｂ）に示される波形が
得られる。以下、同様にｎ次関数を得るには複数の２入
力乗算器を組み合わせてｎ乗回路を構成していけば得ら
れる。一方、上記のようなアナログ関数発生器の他に、
デジタル信号処理回路によるデジタル関数発生器も実現
できる。図５に示すようなデジタル乗算器で２の補数
（２, Ｓコンプリメント）または２進化１０進（ＢＣ
Ｄ）補数コードにより、入力端子Ｘ，Ｙにデジタル演算
させる値を与えて出力端子Ｚから演算結果を得る。入力
端子Ｘ，Ｙに同一値を入力すると出力端子ＺにＸ2 が現
れる。この場合、実用回路的には図６（ａ）で示される
コストの安い乗算器で構成されることが多く、３次関数
Ｘ3 や４次関数Ｘ4 を得るには図６（ｂ）に示すように
構成すれば得られる。しかし、一般的には汎用性を考慮
してこの乗算器の役割を中央処理装置（ＣＰＵ）に内蔵
している加算器で代用して行えるので、汎用電子計算機
を使うことができソフトウェアで実現することが多い。
図７にそのソフトウェアのアルゴリズムの１例としてフ
ローチャートを示す。
は、図３に示されるような２入力乗算器により実現して
いた。そして、係る従来のアナログ関数発生器は目的の
関数曲線を得るために、同図に示す入力端子Ｘおよび入
力端子Ｙに加える入力信号を適当に選んでいた。すなわ
ち、図３（ｂ）に入力端子Ｘ，Ｙに同一の正弦波信号を
加えると乗算器の出力端子Ｚには、同じく図３（ｂ）に
示される２乗（Ｘ2)波形、すなわち逓ばいした波形が得
られる。同様に、図３（ｃ）に示すように入力端子Ｘ，
Ｙに同一の１次関数型入力信号を加えると乗算器の出力
端子Ｚ0 には同じく図３（ｃ）に示される２乗（Ｘ2）
波形、すなわち放物線波形が得られる。同様に、図
（ｄ）に示すように入力端子Ｘ，Ｙに同一の三角波信号
を加えると乗算器の出力端子Ｚには同じく図３（ｄ）に
示される２乗（Ｘ2 ）波形が得られる。また、入力端子
Ｘ，Ｙに異なる入力信号を加えた例として、例えば図３
（ｅ），（ｆ），（ｇ）が示される。図３（ｅ）に示す
ように入力端子Ｘに低い周波数の正弦波、同じく入力端
子Ｙには入力端子Ｘに加えた正弦波より高い周波数の正
弦波を加えると乗算器の出力端子Ｚには、同じく図３
（ｅ）に示される両側波帯波形（ＤＳＢ）が得られる。
同様に、図３（ｆ）に示すように図３（ｅ）と比べて入
力端子Ｘに加える低い周波数の正弦波の方に直流オフセ
ットを重畳させて加えると、乗算器の出力端子には同じ
く図３（ｇ）に示すように入力端子Ｘに音声信号を加
え、入力端子にｙ１次関数型入力信号を加えると、乗算
器の出力端子Ｚ0 には同じく図３（ｇ）に示される電子
ボリューム出力波形が得られる。ところで、この従来例
のような乗算器型のアナログ関数発生器では、目的の関
数曲線を得るためには入力端子に加える入力信号を適当
に選ぶ必要があり、所望の関数を簡単かつ自由に得られ
ないという問題があった。また、３次関数を得るには図
４（ａ）で示されるように、２入力乗算器を２個使用し
て３乗回路をすると、入力端子Ｘ，出力端子Ｚの伝達関
数 Ｚ＝Ｋ0 ＶDC＋Ｋ1 Ｘ＋Ｋ2 Ｘ2 ＋Ｋ3 Ｘ3 で示される式で与えられ、図４（ｂ）に示される波形が
得られる。以下、同様にｎ次関数を得るには複数の２入
力乗算器を組み合わせてｎ乗回路を構成していけば得ら
れる。一方、上記のようなアナログ関数発生器の他に、
デジタル信号処理回路によるデジタル関数発生器も実現
できる。図５に示すようなデジタル乗算器で２の補数
（２, Ｓコンプリメント）または２進化１０進（ＢＣ
Ｄ）補数コードにより、入力端子Ｘ，Ｙにデジタル演算
させる値を与えて出力端子Ｚから演算結果を得る。入力
端子Ｘ，Ｙに同一値を入力すると出力端子ＺにＸ2 が現
れる。この場合、実用回路的には図６（ａ）で示される
コストの安い乗算器で構成されることが多く、３次関数
Ｘ3 や４次関数Ｘ4 を得るには図６（ｂ）に示すように
構成すれば得られる。しかし、一般的には汎用性を考慮
してこの乗算器の役割を中央処理装置（ＣＰＵ）に内蔵
している加算器で代用して行えるので、汎用電子計算機
を使うことができソフトウェアで実現することが多い。
図７にそのソフトウェアのアルゴリズムの１例としてフ
ローチャートを示す。
【０００３】本発明のベキ級数発生回路をトポロジカル
的に、シフト・レジスタに置き替えると、デジタル・フ
ィルタで多く使用されているコンボルーションの形にな
る。離散データＸｎｔ＝Ｘ（ｎ−ｉ）をいくつかの過去
のデータまで記憶し、ＲＯＭに用意されているフィルタ
係数を掛算する。その掛算結果を後続の加算の片方の入
力に入れる。他方の加算器入力は、加算器出力からフィ
ード・バックされている。
的に、シフト・レジスタに置き替えると、デジタル・フ
ィルタで多く使用されているコンボルーションの形にな
る。離散データＸｎｔ＝Ｘ（ｎ−ｉ）をいくつかの過去
のデータまで記憶し、ＲＯＭに用意されているフィルタ
係数を掛算する。その掛算結果を後続の加算の片方の入
力に入れる。他方の加算器入力は、加算器出力からフィ
ード・バックされている。
【０００４】
【式１】 結局、入力信号Ｘｎのコンボルーション（積和演算）
出力として出力信号ｎが得られる。この積和演算機能を
ハードウェア的に備えたものとしてデジタル・シグナル
・プロセッサ（ＤＳＰ）が実用化されている。この場合
のデジタル・シグナル・プロセッサの機能例を示すブロ
ック図の１例として図８を示す。図８は積和演算を１乗
算器ｈ，１累算器Ｍ1 （加算器Ｍの片方入力を出力から
フィールド・バックされている）で構成し、かつ乗算器
ｈの係数をＲＯＭ（読み出し専用メモリ）１０から読み
込み、また入力信号はデータＲＡＭから与える場合の例
を示している。
出力として出力信号ｎが得られる。この積和演算機能を
ハードウェア的に備えたものとしてデジタル・シグナル
・プロセッサ（ＤＳＰ）が実用化されている。この場合
のデジタル・シグナル・プロセッサの機能例を示すブロ
ック図の１例として図８を示す。図８は積和演算を１乗
算器ｈ，１累算器Ｍ1 （加算器Ｍの片方入力を出力から
フィールド・バックされている）で構成し、かつ乗算器
ｈの係数をＲＯＭ（読み出し専用メモリ）１０から読み
込み、また入力信号はデータＲＡＭから与える場合の例
を示している。
【０００５】
【発明が解決しようとする課題】ところで、汎用電子計
算機などのソフトウェアにより実現したデジタル関数発
生器は、計算速度が関数発生処理速度を決定し、図１０
（ａ）に示したように、データ入力後一定のデータ処理
時間を必要とした後にデータ出力されるので、事実上実
時間処理が困難という問題がある。また、ハードウェア
的にこの積和演算機能を備えたデジタル・シグナル・プ
ロセッサ（ＤＳＰ）を利用して実用化したデジタル関数
発生器の場合でも、図１０（ｂ）に示されるように、汎
用電子計算機などのソフトウェアで実現した場合よりも
データ処理時間に大幅な時間が必要で、実時間処理にす
ることができないため、音声信号および画像処理などの
より高速な実時間処理の必要な分野に使えないという問
題がある。さらに、汎用電子計算機のソフトウェアで実
現したデジタル関数発生機と同様、アナログ信号を扱う
には図９に示すようにアナログ入力端子３０ａ，アナロ
グ・ローパス・フィルタ３１、サンプル・ホールト回路
３２、Ａ−Ｄ変換器３３、デジタル・フィルタ３４、Ｄ
−Ａ変換器３５、アナログ・ローパス・フィルタ３６、
アナログ出力端子３０ｂのように構成された信号処理回
路を用いなければならない。このため、アナログ信号を
Ａ−Ｄ変換器によりデジタル量に変換して与えなければ
ならず、またデジタル信号処理後Ｄ−Ａ変換器により再
びアナログ信号に戻してやらなければならないという煩
雑さがあり、これら付随処理を行うためにクロック周波
数が高くなり、処理可能なアナログ信号周波数が低くな
るという問題がある。本発明は、上記のような事情に鑑
みてなされたものであり、その目的とするところは、比
較的簡単な回路構成によりコストの低減化が図れるとと
もに、アナログ信号およびデジタル信号の両信号をその
まま扱えて、なおかつあらゆる関数の発生を行うことが
可能な関数発生方法、およびそのための汎用関数発生器
を提供することにある。
算機などのソフトウェアにより実現したデジタル関数発
生器は、計算速度が関数発生処理速度を決定し、図１０
（ａ）に示したように、データ入力後一定のデータ処理
時間を必要とした後にデータ出力されるので、事実上実
時間処理が困難という問題がある。また、ハードウェア
的にこの積和演算機能を備えたデジタル・シグナル・プ
ロセッサ（ＤＳＰ）を利用して実用化したデジタル関数
発生器の場合でも、図１０（ｂ）に示されるように、汎
用電子計算機などのソフトウェアで実現した場合よりも
データ処理時間に大幅な時間が必要で、実時間処理にす
ることができないため、音声信号および画像処理などの
より高速な実時間処理の必要な分野に使えないという問
題がある。さらに、汎用電子計算機のソフトウェアで実
現したデジタル関数発生機と同様、アナログ信号を扱う
には図９に示すようにアナログ入力端子３０ａ，アナロ
グ・ローパス・フィルタ３１、サンプル・ホールト回路
３２、Ａ−Ｄ変換器３３、デジタル・フィルタ３４、Ｄ
−Ａ変換器３５、アナログ・ローパス・フィルタ３６、
アナログ出力端子３０ｂのように構成された信号処理回
路を用いなければならない。このため、アナログ信号を
Ａ−Ｄ変換器によりデジタル量に変換して与えなければ
ならず、またデジタル信号処理後Ｄ−Ａ変換器により再
びアナログ信号に戻してやらなければならないという煩
雑さがあり、これら付随処理を行うためにクロック周波
数が高くなり、処理可能なアナログ信号周波数が低くな
るという問題がある。本発明は、上記のような事情に鑑
みてなされたものであり、その目的とするところは、比
較的簡単な回路構成によりコストの低減化が図れるとと
もに、アナログ信号およびデジタル信号の両信号をその
まま扱えて、なおかつあらゆる関数の発生を行うことが
可能な関数発生方法、およびそのための汎用関数発生器
を提供することにある。
【０００６】
【課題を解決するための手段】微積分学のテイラー級数
によれば指数関数、対数関数、双曲線関数などの各関数
は、後に記載する第１表の如くベキ級数に展開できるこ
とが知られている。本発明は全ての関数は多項式
によれば指数関数、対数関数、双曲線関数などの各関数
は、後に記載する第１表の如くベキ級数に展開できるこ
とが知られている。本発明は全ての関数は多項式
【０００７】
【式２】 ａ0 ＋ａ1 Ｓ＋ａ2 Ｓ2 ＋・・・ａn-2 Ｓn-2 ＋ａn-1 Ｓn-1 ＋ａn Ｓn に展開することができるという点に着目して発明される
ものであり、請求項１記載のように、入力信号に対応し
た各次数出力が得られるベキ級数ジェネレータを介し、
このベキ級数ジェネレータの各次数出力端に各々異なる
タップ係数を乗じ、それらの各乗算出力をすべて加算し
て累算出力させ、これをベキ級数出力として取り出すこ
とにより多種多様な関数の発生を行うようにしたもので
ある。また、本発明は請求項２記載のように、入力信号
に対応した各次数出力が得られるベキ級数ジェネレータ
を介し、このベキ級数ジェネレータの各次数出力端に各
々異なるタップ係数を乗じてそれらの各乗算出力をすべ
て加算するとともに、０次項用直流シフト値入力に必要
なタップ係数を乗じてその乗算出力をも加算させ、これ
をベキ級数出力として取り出すことにより多種多様な関
数の発生を行えるようにしたものである。さらに、本発
明は請求項３記載のように、入力信号に対応した各次数
出力を各次数ジェネレータによって得られ、かつ各次数
ジェネレータ毎に出力端を設けるようにしたベキ級数ジ
ェネレータと、上記ベキ級数ジェネレータの各出力端に
それぞれ接続され、かつ各次数出力端に各々異なるタッ
プ係数を乗ずるための乗算器と、上記各乗算器からの乗
算出力をすべて入力するとともに、これを加算してベキ
級数出力とする加算器とから構成した。なお、上記加算
器は０次の項用直流シフト値入力の乗算器を接続すると
よいものである。
ものであり、請求項１記載のように、入力信号に対応し
た各次数出力が得られるベキ級数ジェネレータを介し、
このベキ級数ジェネレータの各次数出力端に各々異なる
タップ係数を乗じ、それらの各乗算出力をすべて加算し
て累算出力させ、これをベキ級数出力として取り出すこ
とにより多種多様な関数の発生を行うようにしたもので
ある。また、本発明は請求項２記載のように、入力信号
に対応した各次数出力が得られるベキ級数ジェネレータ
を介し、このベキ級数ジェネレータの各次数出力端に各
々異なるタップ係数を乗じてそれらの各乗算出力をすべ
て加算するとともに、０次項用直流シフト値入力に必要
なタップ係数を乗じてその乗算出力をも加算させ、これ
をベキ級数出力として取り出すことにより多種多様な関
数の発生を行えるようにしたものである。さらに、本発
明は請求項３記載のように、入力信号に対応した各次数
出力を各次数ジェネレータによって得られ、かつ各次数
ジェネレータ毎に出力端を設けるようにしたベキ級数ジ
ェネレータと、上記ベキ級数ジェネレータの各出力端に
それぞれ接続され、かつ各次数出力端に各々異なるタッ
プ係数を乗ずるための乗算器と、上記各乗算器からの乗
算出力をすべて入力するとともに、これを加算してベキ
級数出力とする加算器とから構成した。なお、上記加算
器は０次の項用直流シフト値入力の乗算器を接続すると
よいものである。
【０００８】
【表１】
【０００９】
【作用】本発明によれば、入力された入力信号がベキ級
数ジェネレータで２乗出力Ｘ2，３乗出力Ｘ3 ，４乗出
力Ｘ4 ，・・・ｎ乗出力Ｘn とｎ次までの次数出力とし
て、すなわちｎ乗までの累乗値が得られる。さらに、上
記各次数出力はそれぞれ個別の出力端から出力され、接
続されている各乗算器に入力され、各乗算器に与えるタ
ップ係数ａ0 ，ａ1 ，・・・ａn と掛け合わされ、それ
らの各乗算器出力が加算器に入力される。したがって、
各乗算器に与えるタップ係数ａ0 ，ａ1 ，・・・ａ
n を、例えば表１の指数関数ｅx をベキ級数に展開した
右辺の多項式に示されているａ0，ａ1 ，・・・ａn の
値に一致するように選んで与えれば、加算器の出力に１
例として指数関数ｅx が得られる。
数ジェネレータで２乗出力Ｘ2，３乗出力Ｘ3 ，４乗出
力Ｘ4 ，・・・ｎ乗出力Ｘn とｎ次までの次数出力とし
て、すなわちｎ乗までの累乗値が得られる。さらに、上
記各次数出力はそれぞれ個別の出力端から出力され、接
続されている各乗算器に入力され、各乗算器に与えるタ
ップ係数ａ0 ，ａ1 ，・・・ａn と掛け合わされ、それ
らの各乗算器出力が加算器に入力される。したがって、
各乗算器に与えるタップ係数ａ0 ，ａ1 ，・・・ａ
n を、例えば表１の指数関数ｅx をベキ級数に展開した
右辺の多項式に示されているａ0，ａ1 ，・・・ａn の
値に一致するように選んで与えれば、加算器の出力に１
例として指数関数ｅx が得られる。
【００１０】
【実施例】以下、本発明の好適な実施例を図面に基づき
詳細に説明する。図１は本発明に係る汎用関数発生器の
基本構成を示すブロック図であり、１００はベキ級数ジ
ェネレータ、Ｊ２，Ｊ３，Ｊ４，・・・Ｊｎ−１，Ｊｎ
は次数ジェネレータ、ａ0 ，ａ1 ，・・・ａn-2 ，ａ
n-1 ，ａn は乗算器およびそれにあたえる乗算用タップ
係数、Ｗは並列入力型加算器である。入力端子ＶINに入
力信号が加えられると、ベキ級数ジェネレータ１００の
中の次数ジェネレータＪ２は入力信号の２乗出力Ｘ2 を
出力し、同じく次数ジェネレータＪ３は入力信号Ｘの３
乗値Ｘ3 を出力し、以下同様にｎ乗値までの累乗値を生
成出力させる。そして、上記ベキ級数ジェネレータ１０
０からの各次数出力および入力端子ＶREF の直流シフト
値入力ＶDCはそれぞれ接続されている各乗算器Ａ0 ，Ａ
1 ・・・に入力されるとともに、これら乗算器Ａ0 ，Ａ
1 ・・・によりそれぞれ個別のタップ係数ａ0 ，ａ1 ，
・・・ａn と掛け合わせられる。そして、これらの各乗
算器からの出力は並列入力型加算器Ｗに入力される。し
たがって、加算器Ｗの出力は
詳細に説明する。図１は本発明に係る汎用関数発生器の
基本構成を示すブロック図であり、１００はベキ級数ジ
ェネレータ、Ｊ２，Ｊ３，Ｊ４，・・・Ｊｎ−１，Ｊｎ
は次数ジェネレータ、ａ0 ，ａ1 ，・・・ａn-2 ，ａ
n-1 ，ａn は乗算器およびそれにあたえる乗算用タップ
係数、Ｗは並列入力型加算器である。入力端子ＶINに入
力信号が加えられると、ベキ級数ジェネレータ１００の
中の次数ジェネレータＪ２は入力信号の２乗出力Ｘ2 を
出力し、同じく次数ジェネレータＪ３は入力信号Ｘの３
乗値Ｘ3 を出力し、以下同様にｎ乗値までの累乗値を生
成出力させる。そして、上記ベキ級数ジェネレータ１０
０からの各次数出力および入力端子ＶREF の直流シフト
値入力ＶDCはそれぞれ接続されている各乗算器Ａ0 ，Ａ
1 ・・・に入力されるとともに、これら乗算器Ａ0 ，Ａ
1 ・・・によりそれぞれ個別のタップ係数ａ0 ，ａ1 ，
・・・ａn と掛け合わせられる。そして、これらの各乗
算器からの出力は並列入力型加算器Ｗに入力される。し
たがって、加算器Ｗの出力は
【００１１】
【式３】 Ｙ＝ａ0 ・ＶDC＋ａ・Ｘ＋ａ2 ・Ｘ2 ＋・・・＋ａn Ｘn で与えられる。すなわち出力Ｙは入力信号Ｘの多項式関
数となる。したがって、伝達関数を所望の関数にするに
は、式３の右辺が第１表からその関数をベキ級数展開さ
せた式を選び、その右辺および直流シフト値入力ＶDCを
あたえればよいので、多種多様な関数の発生を可能なら
しめる。図２は図１のベキ級数ジェネレータ１００とし
て２入力型乗算器Ｂ・・・を組み合わせて構成した１例
の等価回路図である。この２入力型乗算器Ｂで高い次数
を作る方法は、次のように何通りも考えられる。各次数
の中で、例えば、５次のＸ5 を例にとれば、
数となる。したがって、伝達関数を所望の関数にするに
は、式３の右辺が第１表からその関数をベキ級数展開さ
せた式を選び、その右辺および直流シフト値入力ＶDCを
あたえればよいので、多種多様な関数の発生を可能なら
しめる。図２は図１のベキ級数ジェネレータ１００とし
て２入力型乗算器Ｂ・・・を組み合わせて構成した１例
の等価回路図である。この２入力型乗算器Ｂで高い次数
を作る方法は、次のように何通りも考えられる。各次数
の中で、例えば、５次のＸ5 を例にとれば、
【００１２】
【式４】Ｘ5 ＝Ｘ・Ｘ4 ＝Ｘ2 ・Ｘ3 で表されるから、２入力型乗算器ＢでＸ5 を得るには２
通りあり、他の次数も同様に考えられ、高次数になる程
多数の方法があるが、結果は同じになるのでいずれを採
用してもよい。
通りあり、他の次数も同様に考えられ、高次数になる程
多数の方法があるが、結果は同じになるのでいずれを採
用してもよい。
【００１３】以上のように、本発明に係る関数発生器の
ベキ級数ジェネレータ１００によれば、入力信号に対す
るｎ次までの各次数出力を各次数ジェネレータＪ２・・
・Ｊｎで生成し、この各次数ジェネレータＪ２・・・Ｊ
ｎと接続された各乗算器Ａ0，Ａ1 ・・・に与えられる
タップ係数ａ0 ，ａ1 ，・・・ａn を表１で示されてい
る諸関数のベキ級数展開式と一致するように決定して与
えることにより、それらの乗算出力が入力されかつ加算
される並列入力型加算器Ｗからの出力は多種多様な伝達
関数とさせることができる。また、並列入力加算器Ｗに
は０次の直流シフト値入力に対する乗算器Ａが接続され
るように構成した場合には、表１からも分かるように、
幾つかの関数はベキ級数展開した時に０次の項（定数
項）を含む。本発明では「０次項」用として直流シフト
値入力ＶREF を備えその入力値ＶDCに対しても乗算器Ａ
0 ，Ａ1 ・・・を備え、タップ係数ａ0 を掛け合わせて
から並列入力型加算器Ｗへと出力しているため、「０次
項」が簡単に作れる。よって、ベキ級数展開した時に０
次の項（定数項）を含む関数であっても難なく発生する
ことを可能としている。
ベキ級数ジェネレータ１００によれば、入力信号に対す
るｎ次までの各次数出力を各次数ジェネレータＪ２・・
・Ｊｎで生成し、この各次数ジェネレータＪ２・・・Ｊ
ｎと接続された各乗算器Ａ0，Ａ1 ・・・に与えられる
タップ係数ａ0 ，ａ1 ，・・・ａn を表１で示されてい
る諸関数のベキ級数展開式と一致するように決定して与
えることにより、それらの乗算出力が入力されかつ加算
される並列入力型加算器Ｗからの出力は多種多様な伝達
関数とさせることができる。また、並列入力加算器Ｗに
は０次の直流シフト値入力に対する乗算器Ａが接続され
るように構成した場合には、表１からも分かるように、
幾つかの関数はベキ級数展開した時に０次の項（定数
項）を含む。本発明では「０次項」用として直流シフト
値入力ＶREF を備えその入力値ＶDCに対しても乗算器Ａ
0 ，Ａ1 ・・・を備え、タップ係数ａ0 を掛け合わせて
から並列入力型加算器Ｗへと出力しているため、「０次
項」が簡単に作れる。よって、ベキ級数展開した時に０
次の項（定数項）を含む関数であっても難なく発生する
ことを可能としている。
【００１４】そして、本発明に係る関数器は、関数発生
処理そのものはハードウェア処理なので、図１０（Ｃ）
に示すように非常に高速で実時間処理が可能である上、
上記タップ係数ａ0 ，ａ1 ，・・・ａn および直流シフ
ト値入力ＶDCを与えるのに、外部の計算速度の遅いコン
ピュータで計算して与えることも可能で、その場合でも
本発明の処理速度には影響しないという特徴を有する。
また、デジタル信号だけでなくアナログ信号をも直接扱
えるので、その場合図９で示されるデジタル関数発生器
のようなアナログ信号を扱うための前後の付随的処理は
不要であるという特徴をも有する。なお、コンピュータ
の信号処理上において、デジタルの２進級にとって２の
補数で扱わなければならないため、大変不利とされてい
る割り算に対しても、本発明により対数や指数に変換す
れば、加減算として処理できるので、高速処理が必要な
画像処理等の方面でも非常に有効なものである。一方、
ベキ級数ジェネレータ１００を低コストに実現できる２
入力型乗算器で構成した場合には、ベキ級数ジェネレー
タ１００のみならず関数発生器そのものもＩＣ化に好適
となり、より低コストに実現することが可能となるもの
である。なお、コンピュータの信号処理上において、デ
ジタルの２進級にとって２の補数で扱わなければならな
いため、大変不利とされている割り算に対しても、本発
明により対数や指数に変換すれば、加減算として処理で
きるので、高速処理が必要な画像処理等の方面でも非常
に有効なものである。
処理そのものはハードウェア処理なので、図１０（Ｃ）
に示すように非常に高速で実時間処理が可能である上、
上記タップ係数ａ0 ，ａ1 ，・・・ａn および直流シフ
ト値入力ＶDCを与えるのに、外部の計算速度の遅いコン
ピュータで計算して与えることも可能で、その場合でも
本発明の処理速度には影響しないという特徴を有する。
また、デジタル信号だけでなくアナログ信号をも直接扱
えるので、その場合図９で示されるデジタル関数発生器
のようなアナログ信号を扱うための前後の付随的処理は
不要であるという特徴をも有する。なお、コンピュータ
の信号処理上において、デジタルの２進級にとって２の
補数で扱わなければならないため、大変不利とされてい
る割り算に対しても、本発明により対数や指数に変換す
れば、加減算として処理できるので、高速処理が必要な
画像処理等の方面でも非常に有効なものである。一方、
ベキ級数ジェネレータ１００を低コストに実現できる２
入力型乗算器で構成した場合には、ベキ級数ジェネレー
タ１００のみならず関数発生器そのものもＩＣ化に好適
となり、より低コストに実現することが可能となるもの
である。なお、コンピュータの信号処理上において、デ
ジタルの２進級にとって２の補数で扱わなければならな
いため、大変不利とされている割り算に対しても、本発
明により対数や指数に変換すれば、加減算として処理で
きるので、高速処理が必要な画像処理等の方面でも非常
に有効なものである。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
入力された入力信号がベキ級数ジェネレータで２乗出力
Ｘ2 ，３乗出力Ｘ3 ，４乗出力Ｘ4 ，・・・ｎ乗出力Ｘ
n とｎ次までの次数出力として、すなわちｎ乗までの累
乗値を得ることができる。さらに、上記各次数出力はそ
れぞれ個別の出力端子から出力され、接続されている各
乗算器に入力され、各乗算器に与えるタップ係数ａ0 ，
ａ1 ，・・・ａnと掛け合わされそれらの各乗算出力が
加算器に入力されるため、各乗算器に与えるタップ係数
ａ0 ，ａ1 ，・・・ａn を、例えば表１の指数関数ｅx
をベキ級数に展開した右辺の多項式に示されている
ａ0 ，ａ1 ，・・・ａn の値に一致するように選んで与
えれば、加算器の出力には指数関数ｅx を得ることがで
きる。よって、本発明に係る関数発生方法およびそのた
めの汎用関数発生器によれば、比較的簡単な回路構成に
よりコストの低減化が図れるとともに、アナログ信号お
よびデジタル信号の両信号をそのまま扱えて、なおかつ
あらゆる関数の発生を行うことができる。
入力された入力信号がベキ級数ジェネレータで２乗出力
Ｘ2 ，３乗出力Ｘ3 ，４乗出力Ｘ4 ，・・・ｎ乗出力Ｘ
n とｎ次までの次数出力として、すなわちｎ乗までの累
乗値を得ることができる。さらに、上記各次数出力はそ
れぞれ個別の出力端子から出力され、接続されている各
乗算器に入力され、各乗算器に与えるタップ係数ａ0 ，
ａ1 ，・・・ａnと掛け合わされそれらの各乗算出力が
加算器に入力されるため、各乗算器に与えるタップ係数
ａ0 ，ａ1 ，・・・ａn を、例えば表１の指数関数ｅx
をベキ級数に展開した右辺の多項式に示されている
ａ0 ，ａ1 ，・・・ａn の値に一致するように選んで与
えれば、加算器の出力には指数関数ｅx を得ることがで
きる。よって、本発明に係る関数発生方法およびそのた
めの汎用関数発生器によれば、比較的簡単な回路構成に
よりコストの低減化が図れるとともに、アナログ信号お
よびデジタル信号の両信号をそのまま扱えて、なおかつ
あらゆる関数の発生を行うことができる。
【図１】本発明に係る汎用関数発生回路の基本構成を示
すブロック図である。
すブロック図である。
【図２】次数ｎ＝１６とした場合の２入力乗算器で構成
したベキ級数ジェネレータの等価回路図である。
したベキ級数ジェネレータの等価回路図である。
【図３】従来例としての２入力乗算器をもちいたアナロ
グ関数発生器の等価ブロック図とその入力波形図であ
る。
グ関数発生器の等価ブロック図とその入力波形図であ
る。
【図４】従来例としての最大３次関数まで発生できるア
ナログ関数発生器の回路図と３次関数出力波形図であ
る。
ナログ関数発生器の回路図と３次関数出力波形図であ
る。
【図５】従来例としてのデジタル関数発生器の等価ブロ
ック図である。
ック図である。
【図６】従来例としての最大２次関数または４次関数ま
で発生できるデジタル関数発生器の実用回路等価ブロッ
ク図である。
で発生できるデジタル関数発生器の実用回路等価ブロッ
ク図である。
【図７】従来例としての汎用電子計算機を用いてデジタ
ル関数発生器を実現する場合のソフトウェアのフローチ
ャートの１例を示す図である。
ル関数発生器を実現する場合のソフトウェアのフローチ
ャートの１例を示す図である。
【図８】従来例としてのデジタル積和演算回路を１乗算
器１加算器で実現し、タップ係数をＲＯＭで与える場合
のブロック図である。
器１加算器で実現し、タップ係数をＲＯＭで与える場合
のブロック図である。
【図９】従来例としてのデジタル関数発生器がアナログ
信号を取り扱う場合の信号処理系統を示すブロック図で
ある。
信号を取り扱う場合の信号処理系統を示すブロック図で
ある。
【図１０】汎用電子計算器のソフトウェアでデジタル関
数を実現した場合、デジタル・シグナル・プロサッサで
実現した場合、本発明の場合の各処理時間の説明図であ
る。
数を実現した場合、デジタル・シグナル・プロサッサで
実現した場合、本発明の場合の各処理時間の説明図であ
る。
１００ ベキ級数ジェネレータ Ｊ２，Ｊ３・・・Ｊｎ−１，Ｊｎ 次数ジェネレータ ａ0 ，ａ1 ，・・・ａn-2 ，ａn-1 ，ａn タップ係数 Ａｎ 乗算器 Ｗ 並列入力型加算器 ＶIN 入力端子 ＶREF 直流シフト値入力端子 ＶO 出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、入力信号に対応したベ
キ級数出力を生成し多種多様な関数を容易かつ高速性を
得ることができる関数発生方法、およびその汎用関数発
生器に関するものである。
キ級数出力を生成し多種多様な関数を容易かつ高速性を
得ることができる関数発生方法、およびその汎用関数発
生器に関するものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来から、いわゆるアナログ関数発生器
は、図３に示されるような２入力乗算器により実現して
いた。そして、係る従来のアナログ関数発生器は目的の
関数曲線を得るために、同図に示す入力端子Ｘおよび入
力端子Ｙに加える入力信号を適当に選んでいた。すなわ
ち、図３（ｂ）に入力端子Ｘ，Ｙに同一の正弦波信号を
加えると乗算器の出力端子Ｚには、同じく図３（ｂ）に
示される２乗（Ｘ２）波形、すなわち逓倍した波形が得
られる。同様に、図３（ｃ）に示すように入力端子Ｘ，
Ｙに同一の１次関数型入力信号を加えると乗算器の出力
端子Ｚ０には同じく図３（ｃ）に示される２乗（Ｘ２）
波形、すなわち放物線波形が得られる。同様に、図
（ｄ）に示すように入力端子Ｘ，Ｙに同一の三角波信号
を加えると乗算器の出力端子Ｚには同じく図３（ｄ）に
示される２乗（Ｘ２）波形が得られる。また、入力端子
Ｘ，Ｙに異なる入力信号を加えた例として、例えば図３
（ｅ），（ｆ），（ｇ）が示される。図３（ｅ）に示す
ように入力端子Ｘに低い周波数の正弦波、同じく入力端
子Ｙには入力端子Ｘに加えた正弦波より高い周波数の正
弦波を加えると乗算器の出力端子Ｚには、同じく図３
（ｅ）に示される両側波帯波形（ＤＳＢ）が得られる。
同様に、図３（ｆ）に示すように図３（ｅ）と比べて入
力端子Ｘに加える低い周波数の正弦波の方に直流オフセ
ットを重畳させて加えると、ＡＭ変調波形が得られる。
また、図３（ｇ）に示すように入力端子Ｘに音声信号を
加え、入力端子ｙにゼロ次関数のＤＣ入力信号を加える
と、乗算器の出力端子Ｚ０には同じく図３（ｇ）に示さ
れる電子ボリューム制御波形が得られる。ところで、こ
の従来例のような乗算器型のアナログ関数発生器では、
目的の関数曲線を得るためには低ドリフト、低オフセッ
ト、低ノイズの回路が必要になり、所望の性能を簡単か
つ自由に得られないという問題がある。実際、３次関数
を得るには図４（ａ）で示されるように、２入力乗算器
を２個使用して３乗回路をすると、入力端子Ｘ，出力端
子Ｚの伝達関数 Ｚ＝Ｋ０ＶＤＣ＋Ｋ１Ｘ＋Ｋ２Ｘ２＋Ｋ３Ｘ３ で示される式で与えられ、三角波およびＤＣを入力した
とすると、図４（ｂ）に示される４つの波形の重み付け
総和となる。以下、同様にｎ次関数を得るには複数の２
入力乗算器を組み合わせてｎ乗回路を構成していけば得
られる。一方、上記のようなアナログ関数発生器の他
に、デジタル信号処理回路によるデジタル関数発生器も
実現できる。図５に示すようなデジタル乗算器で２の補
数（２’Ｓコンプリメント）または２進化１０進（ＢＣ
Ｄ）補数コードにより、入力端子Ｘ，Ｙにデジタル演算
させる値を与えて出力端子Ｚから演算結果を得る。図６
（ａ）のように接続して入力端子Ｘ，Ｙに同一値を入力
すると出力端子ＺにＸ２が現れる。さらに、３次関数Ｘ
３や４次関数Ｘ４を得るには図６（ｂ）に示すように構
成すれば得られる。しかし、一般の汎用コンピュータで
は、この乗算器の役割を中央処理装置（ＣＰＵ）に内蔵
している加算器で代用しているので、ソフトウェアで実
現することが多い。図７にそのソフトウェアのアルゴリ
ズムの１例としてフローチャートを示す。
は、図３に示されるような２入力乗算器により実現して
いた。そして、係る従来のアナログ関数発生器は目的の
関数曲線を得るために、同図に示す入力端子Ｘおよび入
力端子Ｙに加える入力信号を適当に選んでいた。すなわ
ち、図３（ｂ）に入力端子Ｘ，Ｙに同一の正弦波信号を
加えると乗算器の出力端子Ｚには、同じく図３（ｂ）に
示される２乗（Ｘ２）波形、すなわち逓倍した波形が得
られる。同様に、図３（ｃ）に示すように入力端子Ｘ，
Ｙに同一の１次関数型入力信号を加えると乗算器の出力
端子Ｚ０には同じく図３（ｃ）に示される２乗（Ｘ２）
波形、すなわち放物線波形が得られる。同様に、図
（ｄ）に示すように入力端子Ｘ，Ｙに同一の三角波信号
を加えると乗算器の出力端子Ｚには同じく図３（ｄ）に
示される２乗（Ｘ２）波形が得られる。また、入力端子
Ｘ，Ｙに異なる入力信号を加えた例として、例えば図３
（ｅ），（ｆ），（ｇ）が示される。図３（ｅ）に示す
ように入力端子Ｘに低い周波数の正弦波、同じく入力端
子Ｙには入力端子Ｘに加えた正弦波より高い周波数の正
弦波を加えると乗算器の出力端子Ｚには、同じく図３
（ｅ）に示される両側波帯波形（ＤＳＢ）が得られる。
同様に、図３（ｆ）に示すように図３（ｅ）と比べて入
力端子Ｘに加える低い周波数の正弦波の方に直流オフセ
ットを重畳させて加えると、ＡＭ変調波形が得られる。
また、図３（ｇ）に示すように入力端子Ｘに音声信号を
加え、入力端子ｙにゼロ次関数のＤＣ入力信号を加える
と、乗算器の出力端子Ｚ０には同じく図３（ｇ）に示さ
れる電子ボリューム制御波形が得られる。ところで、こ
の従来例のような乗算器型のアナログ関数発生器では、
目的の関数曲線を得るためには低ドリフト、低オフセッ
ト、低ノイズの回路が必要になり、所望の性能を簡単か
つ自由に得られないという問題がある。実際、３次関数
を得るには図４（ａ）で示されるように、２入力乗算器
を２個使用して３乗回路をすると、入力端子Ｘ，出力端
子Ｚの伝達関数 Ｚ＝Ｋ０ＶＤＣ＋Ｋ１Ｘ＋Ｋ２Ｘ２＋Ｋ３Ｘ３ で示される式で与えられ、三角波およびＤＣを入力した
とすると、図４（ｂ）に示される４つの波形の重み付け
総和となる。以下、同様にｎ次関数を得るには複数の２
入力乗算器を組み合わせてｎ乗回路を構成していけば得
られる。一方、上記のようなアナログ関数発生器の他
に、デジタル信号処理回路によるデジタル関数発生器も
実現できる。図５に示すようなデジタル乗算器で２の補
数（２’Ｓコンプリメント）または２進化１０進（ＢＣ
Ｄ）補数コードにより、入力端子Ｘ，Ｙにデジタル演算
させる値を与えて出力端子Ｚから演算結果を得る。図６
（ａ）のように接続して入力端子Ｘ，Ｙに同一値を入力
すると出力端子ＺにＸ２が現れる。さらに、３次関数Ｘ
３や４次関数Ｘ４を得るには図６（ｂ）に示すように構
成すれば得られる。しかし、一般の汎用コンピュータで
は、この乗算器の役割を中央処理装置（ＣＰＵ）に内蔵
している加算器で代用しているので、ソフトウェアで実
現することが多い。図７にそのソフトウェアのアルゴリ
ズムの１例としてフローチャートを示す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】本発明のベキ級数発生回路をトポロジカル
的に、シフト・レジスタに置き替えると、デジタル・フ
ィルタで多く使用されているコンボルーションの形にな
る。離散データＸ（ｎＴ）をいくつかの過去のデータま
で記憶し、ＲＯＭに用意されているフィルタ係数を掛算
する。その掛算結果を後続の加算の片方の入力に入れ
る。他方の加算器入力は、加算器出力からフィード・バ
ックされている。
的に、シフト・レジスタに置き替えると、デジタル・フ
ィルタで多く使用されているコンボルーションの形にな
る。離散データＸ（ｎＴ）をいくつかの過去のデータま
で記憶し、ＲＯＭに用意されているフィルタ係数を掛算
する。その掛算結果を後続の加算の片方の入力に入れ
る。他方の加算器入力は、加算器出力からフィード・バ
ックされている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【式１】 結局、入力信号Ｘｎのコンボルーション（積和演算）出
力として出力信号Ｙｎが得られる。この積和演算機能を
ハードウェア的に備えたものとしてデジタル・シグナル
・プロセッサ（ＤＳＰ）が実用化されている。この場合
のデジタル・シグナル・プロセッサの機能例を示すブロ
ック図の１例として図８を示す。図８は積和演算を１乗
算器ｈ，１累算器Ｍ１（加算器Ｍの片方入力を出力から
フィールド・バックされている）で構成し、かつ乗算器
ｈの係数をＲＯＭ（読み出し専用メモリ）１０から読み
込み、また入力信号はデータＲＡＭから与える場合の例
を示している。このようなデータＲＡＭのみによらず、
例えばベキ級数ジェネレータをハードウェアに置換えて
より容易かつ高速で行える関数ジェネレータが要求され
ている。
力として出力信号Ｙｎが得られる。この積和演算機能を
ハードウェア的に備えたものとしてデジタル・シグナル
・プロセッサ（ＤＳＰ）が実用化されている。この場合
のデジタル・シグナル・プロセッサの機能例を示すブロ
ック図の１例として図８を示す。図８は積和演算を１乗
算器ｈ，１累算器Ｍ１（加算器Ｍの片方入力を出力から
フィールド・バックされている）で構成し、かつ乗算器
ｈの係数をＲＯＭ（読み出し専用メモリ）１０から読み
込み、また入力信号はデータＲＡＭから与える場合の例
を示している。このようなデータＲＡＭのみによらず、
例えばベキ級数ジェネレータをハードウェアに置換えて
より容易かつ高速で行える関数ジェネレータが要求され
ている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】ところで、汎用電子計
算機などのソフトウェアにより実現したデジタル関数発
生器は、計算速度で関数発生処理速度が決定し、図１０
（ａ）に示したように、データ入力後一定のデータ処理
時間を必要とした後にデータ出力されるので、事実上実
時間処理が困難という問題がある。また、ハードウェア
的にこの積和演算機能を備えたデジタル・シグナル・プ
ロセッサ（ＤＳＰ）を利用して実用化したデジタル関数
発生器の場合でも、図１０（ｂ）に示されるように、汎
用電子計算機などのソフトウェアで実現した場合よりも
高速化ができるが、音声信号および画像処理などのより
高速な実時間処理の必要な分野に使えないという問題が
ある。なお、デジタル信号処理にアナログ信号を取り込
むには図９に示すようにアナログ入力端子３０ａ，アナ
ログ・ローパス・フィルタ３１、サンプル・ホールド回
路３２、Ａ−Ｄ変換器３３、デジタル・フィルタ３４、
Ｄ−Ａ変換器３５、アナログ・ローパス・フィルタ３
６、アナログ出力端子３０ｂのように構成された信号処
理回路を用いなければならない。本発明は、上記のよう
な事情に鑑みてなされたものであり、その目的とすると
ころは、アナログ信号およびデジタル信号の両方式へ同
じ設計思想が使え、なおかつあらゆる関数の発生を行う
ことが可能な関数発生方法、およびそのための汎用関数
発生器を提供することにある。
算機などのソフトウェアにより実現したデジタル関数発
生器は、計算速度で関数発生処理速度が決定し、図１０
（ａ）に示したように、データ入力後一定のデータ処理
時間を必要とした後にデータ出力されるので、事実上実
時間処理が困難という問題がある。また、ハードウェア
的にこの積和演算機能を備えたデジタル・シグナル・プ
ロセッサ（ＤＳＰ）を利用して実用化したデジタル関数
発生器の場合でも、図１０（ｂ）に示されるように、汎
用電子計算機などのソフトウェアで実現した場合よりも
高速化ができるが、音声信号および画像処理などのより
高速な実時間処理の必要な分野に使えないという問題が
ある。なお、デジタル信号処理にアナログ信号を取り込
むには図９に示すようにアナログ入力端子３０ａ，アナ
ログ・ローパス・フィルタ３１、サンプル・ホールド回
路３２、Ａ−Ｄ変換器３３、デジタル・フィルタ３４、
Ｄ−Ａ変換器３５、アナログ・ローパス・フィルタ３
６、アナログ出力端子３０ｂのように構成された信号処
理回路を用いなければならない。本発明は、上記のよう
な事情に鑑みてなされたものであり、その目的とすると
ころは、アナログ信号およびデジタル信号の両方式へ同
じ設計思想が使え、なおかつあらゆる関数の発生を行う
ことが可能な関数発生方法、およびそのための汎用関数
発生器を提供することにある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】テイラー級数展開を用い
れば三角関数、指数関数、対数関数、双曲線関数などの
各関数は、後に記載する第１表の如くベキ級数に展開で
きることが知られている。本発明は全ての関数を多項式
れば三角関数、指数関数、対数関数、双曲線関数などの
各関数は、後に記載する第１表の如くベキ級数に展開で
きることが知られている。本発明は全ての関数を多項式
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【式３】 Ｙ＝ａ０・ＶＤＣ＋ａ１ ・Ｘ＋ａ２・Ｘ２＋・・・＋ａｎＸｎ で与えられる。すなわち出力Ｙは入力信号Ｘの多項式関
数となる。したがって、伝達関数を所望の関数にするに
は、式３の右辺が第１表からその関数をベキ級数展開さ
せた式を選び、その右辺および直流シフト値入力ＶＤＣ
をあたえればよいので、多種多様な関数の発生を可能な
らしめる。図２は図１のベキ級数ジェネレータ１００と
して２入力型乗算器Ｂ・・・を組み合わせて構成した１
例の等価回路図である。この２入力型乗算器Ｂで高い次
数を作る方法は、次のように何通りも考えられる。各次
数の中で、例えば、５次のＸ５を例にとれば、
数となる。したがって、伝達関数を所望の関数にするに
は、式３の右辺が第１表からその関数をベキ級数展開さ
せた式を選び、その右辺および直流シフト値入力ＶＤＣ
をあたえればよいので、多種多様な関数の発生を可能な
らしめる。図２は図１のベキ級数ジェネレータ１００と
して２入力型乗算器Ｂ・・・を組み合わせて構成した１
例の等価回路図である。この２入力型乗算器Ｂで高い次
数を作る方法は、次のように何通りも考えられる。各次
数の中で、例えば、５次のＸ５を例にとれば、
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】そして、本発明に係る関数器は、関数発生
処理そのものはハードウェア処理なので、図１０（Ｃ）
に示すように非常に高速で実時間処理が可能である上、
上記タップ係数ａ０，ａ１，・・・ａｎおよび直流シフ
ト値入力ＶＤＣを与えるのに、外部の計算速度の遅いコ
ンピュータで計算して与えることも可能で、その場合で
も本発明の請求範囲にのらない。なお、コンピュータの
信号処理上において、デジタルの２進数にとって２の補
数で扱わなければならないため、大変不利とされている
割り算に対しても、本発明による対数や指数変換すれ
ば、加減算として処理できるので、高速処理が必要な画
像処理等の方面でも非常に有効なものとなる。一方、ベ
キ級数ジェネレータ１００を低コストに実現できる２入
力型乗算器で構成した場合には、ベキ級数ジェネレータ
１００のみならず関数発生器そのものもＩＣ化に好適と
なり、より低コストに実現することが可能となるもので
ある。
処理そのものはハードウェア処理なので、図１０（Ｃ）
に示すように非常に高速で実時間処理が可能である上、
上記タップ係数ａ０，ａ１，・・・ａｎおよび直流シフ
ト値入力ＶＤＣを与えるのに、外部の計算速度の遅いコ
ンピュータで計算して与えることも可能で、その場合で
も本発明の請求範囲にのらない。なお、コンピュータの
信号処理上において、デジタルの２進数にとって２の補
数で扱わなければならないため、大変不利とされている
割り算に対しても、本発明による対数や指数変換すれ
ば、加減算として処理できるので、高速処理が必要な画
像処理等の方面でも非常に有効なものとなる。一方、ベ
キ級数ジェネレータ１００を低コストに実現できる２入
力型乗算器で構成した場合には、ベキ級数ジェネレータ
１００のみならず関数発生器そのものもＩＣ化に好適と
なり、より低コストに実現することが可能となるもので
ある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明の効果】以上説明したように、本発明によれば、
入力された入力信号がベキ級数ジェネレータで２乗出力
Ｘ２，３乗出力Ｘ３，４乗出力Ｘ４，・・・ｎ乗出力Ｘ
ｎとｎ次までの次数出力として、すなわちｎ乗までの累
乗値を得ることができる。さらに、上記各次数出力はそ
れぞれ個別の出力端子から出力され、接続されている各
乗算器に入力され、各乗算器に与えるタップ係数ａ０，
ａ１，・・・ａｎと掛け合わされそれらの各乗算出力が
加算器に入力されるため、各乗算器に与えるタップ係数
ａ０，ａ１，・・・ａｎを、例えば表１の指数関数ｅｘ
をベキ級数に展開した右辺の多項式に示されている
ａ０，ａ１，・・・ａｎの値に一致するように選んで与
えれば、加算器の出力には指数関数ｅｘを得ることがで
きる。よって、本発明に係る関数発生方法およびそのた
めの汎用関数発生器によれば、比較的簡単な回路構成に
より高速化が図れるとともに、アナログ信号およびデジ
タル信号の両方式を同じ設計思想で実現して、なおかつ
あらゆる関数の発生を行うことができる。
入力された入力信号がベキ級数ジェネレータで２乗出力
Ｘ２，３乗出力Ｘ３，４乗出力Ｘ４，・・・ｎ乗出力Ｘ
ｎとｎ次までの次数出力として、すなわちｎ乗までの累
乗値を得ることができる。さらに、上記各次数出力はそ
れぞれ個別の出力端子から出力され、接続されている各
乗算器に入力され、各乗算器に与えるタップ係数ａ０，
ａ１，・・・ａｎと掛け合わされそれらの各乗算出力が
加算器に入力されるため、各乗算器に与えるタップ係数
ａ０，ａ１，・・・ａｎを、例えば表１の指数関数ｅｘ
をベキ級数に展開した右辺の多項式に示されている
ａ０，ａ１，・・・ａｎの値に一致するように選んで与
えれば、加算器の出力には指数関数ｅｘを得ることがで
きる。よって、本発明に係る関数発生方法およびそのた
めの汎用関数発生器によれば、比較的簡単な回路構成に
より高速化が図れるとともに、アナログ信号およびデジ
タル信号の両方式を同じ設計思想で実現して、なおかつ
あらゆる関数の発生を行うことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係る汎用関数発生回路の基本構成を示
すブロック図である。
すブロック図である。
【図２】次数ｎ＝１６とした場合の２入力乗算器で構成
したベキ級数ジェネレータの等価回路図である。
したベキ級数ジェネレータの等価回路図である。
【図３】従来例としての２入力乗算器をもちいたアナロ
グ関数発生器の等価ブロック図とその入力波形図であ
る。
グ関数発生器の等価ブロック図とその入力波形図であ
る。
【図４】従来例としての３次関数まで発生できるアナロ
グ関数発生器の回路図と３次関数出力波形図である。
グ関数発生器の回路図と３次関数出力波形図である。
【図５】従来例としてのデジタル関数発生器の等価ブロ
ック図である。
ック図である。
【図６】従来例としての２次関数または４次関数まで発
生できるデジタル関数発生器の実用回路等価ブロック図
である。
生できるデジタル関数発生器の実用回路等価ブロック図
である。
【図７】従来例としての汎用電子計算機を用いてデジタ
ル関数発生器を実現する場合のソフトウェアのフローチ
ャートの１例を示す図である。
ル関数発生器を実現する場合のソフトウェアのフローチ
ャートの１例を示す図である。
【図８】従来例としてのデジタル積和演算回路を１乗算
器１加算器で実現し、タップ係数をＲＯＭで与える場合
のブロック図である。
器１加算器で実現し、タップ係数をＲＯＭで与える場合
のブロック図である。
【図９】従来例としてのアナログ信号を取り扱う場合の
デジタル信号処理系統を示すブロック図である。
デジタル信号処理系統を示すブロック図である。
【図１０】汎用電子計算器のソフトウェアでデジタル関
数を実現した場合、デジタル・シグナル・プロサッサで
実現した場合、本発明の場合の各処理時間の説明図であ
る。
数を実現した場合、デジタル・シグナル・プロサッサで
実現した場合、本発明の場合の各処理時間の説明図であ
る。
【符号の説明】 １００ ベキ級数ジェネレータ Ｊ２，Ｊ３・・・Ｊｎ−１，Ｊｎ 次数ジェネレータ ａ０，ａ１，・・・ａｎ−２，ａｎ−１，ａｎ タップ
係数 Ａｎ 乗算器 Ｗ 並列入力型加算器 ＶＩＮ 入力端子 ＶＲＥＦ 直流シフト値入力端子 Ｖ０ 出力端子
係数 Ａｎ 乗算器 Ｗ 並列入力型加算器 ＶＩＮ 入力端子 ＶＲＥＦ 直流シフト値入力端子 Ｖ０ 出力端子
Claims (4)
- 【請求項１】 入力信号に対応した各次数出力が得られ
るベキ級数ジェネレータを介し、このベキ級数ジェネレ
ータの各次数出力端に各々異なるタップ係数を乗じ、そ
れらの各乗算出力をすべて加算して加算出力させ、これ
をベキ級数出力として取り出すことにより多種多様な関
数の発生を行うことを特徴とする関数発生方法。 - 【請求項２】 入力信号に対応した各次数出力が得られ
るベキ級数ジェネレータを介し、このベキ級数ジェネレ
ータの各次数出力端に各々異なるタップ係数を乗じてそ
れらの各乗算出力をすべて加算するとともに、０次の項
用直流シフト値入力に必要なタップ係数を乗じてその乗
算出力を加算させ、これをベキ級数出力として取り出す
ことにより多種多様な関数の発生を行うことを特徴とす
る関数発生方法。 - 【請求項３】 入力信号に対応した各次数出力を各次数
ジェネレータによって得られ、かつ各次数ジェネレータ
毎に出力端子を設けるようにしたベキ級数ジェネレータ
と、 上記ベキ級数ジェネレータの各出力端子にそれぞれ接続
され、かつ各次数出力に各々異なるタップ係数を乗ずる
ための乗算器と、 上記各乗算器からの乗算出力をすべて入力するととも
に、これを加算してベキ級数出力とする加算器と、 を有することを特徴とする汎用関数発生器。 - 【請求項４】 加算器には０次の項用直流シフト値入力
の乗算器を接続したことを特徴とする請求項３記載の関
数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23699091A JPH0554160A (ja) | 1991-08-23 | 1991-08-23 | 関数発生方法、およびその汎用関数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23699091A JPH0554160A (ja) | 1991-08-23 | 1991-08-23 | 関数発生方法、およびその汎用関数発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554160A true JPH0554160A (ja) | 1993-03-05 |
Family
ID=17008758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23699091A Pending JPH0554160A (ja) | 1991-08-23 | 1991-08-23 | 関数発生方法、およびその汎用関数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006103569A (ja) * | 2004-10-07 | 2006-04-20 | Hino Motors Ltd | シャシフレームの衝撃吸収構造 |
| JP2014056458A (ja) * | 2012-09-13 | 2014-03-27 | New Japan Radio Co Ltd | 項生成回路および関数生成回路 |
| JP2022000065A (ja) * | 2020-06-19 | 2022-01-04 | 国立大学法人広島大学 | 血管剛性推定方法、血管剛性推定装置及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991347A (ja) * | 1972-12-20 | 1974-08-31 |
-
1991
- 1991-08-23 JP JP23699091A patent/JPH0554160A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991347A (ja) * | 1972-12-20 | 1974-08-31 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006103569A (ja) * | 2004-10-07 | 2006-04-20 | Hino Motors Ltd | シャシフレームの衝撃吸収構造 |
| JP4598473B2 (ja) * | 2004-10-07 | 2010-12-15 | 日野自動車株式会社 | シャシフレームの衝撃吸収構造 |
| JP2014056458A (ja) * | 2012-09-13 | 2014-03-27 | New Japan Radio Co Ltd | 項生成回路および関数生成回路 |
| JP2022000065A (ja) * | 2020-06-19 | 2022-01-04 | 国立大学法人広島大学 | 血管剛性推定方法、血管剛性推定装置及びプログラム |
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