JPH0553143A - Liquid crystal display panel and production thereof - Google Patents

Liquid crystal display panel and production thereof

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JPH0553143A
JPH0553143A JP21858491A JP21858491A JPH0553143A JP H0553143 A JPH0553143 A JP H0553143A JP 21858491 A JP21858491 A JP 21858491A JP 21858491 A JP21858491 A JP 21858491A JP H0553143 A JPH0553143 A JP H0553143A
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silicon layer
rta
liquid crystal
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crystal display
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JP21858491A
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Kazuo Yudasaka
一夫 湯田坂
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Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PURPOSE:To provide the liquid crystal display panel which can be improved in productivity and display quality by adopting RTA for an annealing stage and the process for production of this panel. CONSTITUTION:A polycrystalline silicon layer 41 for the RTA is provided as a light absorption layer on the surface of a glass substrate 9. A polycrystalline silicon layer 10 is formed via a silicon oxide film 42 on the front surface side thereof. A source region 4 and a drain region 7 are formed by the phosphorus introduced with the gate electrode 5 as a mask. The annealing for activation after the introduction of the phosphorus is executed by the irradiation with light energy (RTA) from the front surface side of an interlayer insulating film 13. This light energy is absorbed by the polycrystalline silicon layer 41 for RTA, by which the temp. of the polycrystalline silicon layer 10 is increased.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は液晶表示パネルおよびその製造方法に関し、特に、そのマトリックスアレイに薄膜トランジスタを形成するためのアニール技術に関する。 The present invention relates to an LCD panel and a manufacturing method thereof, particularly to annealing technique for forming a thin film transistor on the matrix array.

【0002】 [0002]

【従来の技術】液晶表示パネルが本格的な量産期に移行しつつある状況下において、その表示性能の向上に加えて、生産性の向上も一層追求されており、それらに応えるための改善対象とされている代表的なものとして、マトリックスアレイの製造工程におけるアニール工程がある。 A liquid crystal display panel is in a situation that is moving to full-scale mass production stage, in addition to the improvement of the display performance, improvement of productivity has also been further pursued, improvement object to respond to them as it is typical that is a, there is an annealing step in the manufacturing process of the matrix array. このアニール工程は、例えば、マトリックスアレイの各画素領域にTFT(薄膜トランジスタ)を形成するときに、多結晶シリコン層にリンなどの不純物を導入した後、不純物の活性化や多結晶シリコン層の修復の目的などに行われる。 The annealing step may, for example, when forming a TFT (thin film transistor) in each pixel region of the matrix array, such as phosphorous into the polycrystalline silicon layer after introducing the impurities, activation or polycrystalline silicon layer of an impurity Repair It is carried out, such as for the purpose. すなわち、多結晶シリコン層に注入されたイオンは停止するまで原子核などと衝突を繰り返し、多結晶シリコンの原子配列を乱し、それを非晶質化させてしまう。 That is, ions implanted into the polycrystalline silicon layer is repeated and the collision nucleus until it stops, disturbs the atomic arrangement of the polycrystalline silicon, thus it was amorphous. また、注入されたイオンは、そのままでは所定の格子点を占めていない。 Further, the implanted ions are not the intact occupies a predetermined grid point. そこで、ガラス基板を、温度が約600℃の雰囲気の炉内で約20時間アニールして、非晶質状態になったシリコン層を再結晶化させる修復処理を行うと共に、注入した不純物イオンを所定の格子点に位置させる活性化処理を行って、所定の特性を備えたTFTを形成する。 Therefore, a glass substrate, the temperature is about 20 hours annealing in a furnace atmosphere of about 600 ° C., predetermined with, the implanted impurity ions to repair process to recrystallize the silicon layer becomes an amorphous state performing activation processing for positioning the lattice points, to form a TFT having a predetermined characteristic.

【0003】 [0003]

【発明が解決しようとする課題】しかしながら、アニール工程に炉アニールを用いる従来の製造方法においては、以下の問題点を有する。 [SUMMARY OF THE INVENTION However, in the conventional manufacturing method using a furnace annealing in the annealing process, has the following problems.

【0004】 アニール工程に約20時間も要する製造方法では、スループットが悪すぎて、生産性が向上しない。 [0004] In the manufacturing method required even about 20 hours annealing step, the throughput is too bad, it is not improved productivity. そこで、温度を約1000℃まで高めた状態で約20分間の高温アニールを採用する場合もあるが、下述のとおり、不純物の横拡散に起因する弊害が顕著になるなど、新たな問題が発生する。 Therefore, there is a case of adopting the high-temperature annealing of about 20 minutes in a state in which the temperature is raised to about 1000 ° C., as described below, such adverse effects due to lateral diffusion of impurities is remarkable, a new problem occurs to.

【0005】 炉内でのアニールでは導入した不純物に横拡散が生じるため、TFTのゲート電極とソース領域およびドレイン領域のオーバーラップが大きくなってしまい、短チャネル化に限界がある。 [0005] Since the lateral diffusion occurs in the introduced impurities in annealing in a furnace, the overlap of the gate electrode and the source and drain regions of the TFT becomes large, there is a limit to the short channel. 従って、画素数を増やして表示の高精細化を図ることへの障害になっている。 Therefore, it has become obstacles to achieving higher definition of the display by increasing the number of pixels. また、TFTのゲート−ドレイン間およびゲート− The gate of the TFT - drain and gate -
ソース間の寄生容量の低減にも限界があり、画素数を増やした場合に走査速度に表示動作が追従できないという問題が発生する。 There is a limit to the reduction of the parasitic capacitance between the source, the display operation in the scanning speed is a problem that can not follow the case of increasing the number of pixels.

【0006】 走査回路などのTFTの短チャネル化が実現できないと、表示動作の追従が問題となって、画面の大型化および高精細化への障害にもなってしまう。 [0006] When the reduction of the channel length of the TFT, such as scanning circuit can not be realized, become a follow-up is a problem of the display operation, will also become an obstacle to the large size and high resolution of the screen.

【0007】かかる問題点を解消するため、エキシマレーザなどを利用して、レーザアニール工程を行う方法も検討されている。 [0007] In order to solve such a problem, by using an excimer laser, is also considered a method of performing laser annealing process. しかしながら、この方法では、多結晶シリコンにレーザビームを繰り返し照射するものであるため、照射領域毎に境界部が発生し、TFT特性がばらつくという問題を有する。 However, in this method, since the polycrystalline silicon in which repeatedly irradiating a laser beam, it has a problem that the boundary portion is generated for each irradiated region, TFT characteristics vary.

【0008】そこで、本願発明者は、アニール工程にR [0008] Therefore, the present inventor has the annealing step R
TA(Rapid Thermalannealin TA (Rapid Thermalannealin
g)を採用することを提案する。 It is proposed to adopt the g). このRTAにおいては、高レベルの光エネルギーを照射してアニールを行うため、炉アニールの問題点を解消できるのに加えて、レーザアニールにおけるステップ−リピートに起因するT In this RTA, since the annealing is irradiated with light energy of a high level, in addition to being able to solve the problems of the furnace annealing step in the laser annealing - due to repeat T
FT特性のばらつきの問題も解消できる。 Variation problem of the FT characteristics can be eliminated. しかしながら、この方法に関しては、液晶表示パネルの基板のように基板自身が透明であって、かつ、透明領域が広く分布しているものについての実績がなく、そのまま適用すれば、部分的にアニール不足や過熱状態が生じてしまう。 However, for this method, a substrate itself, such as the substrate of the liquid crystal display panel is transparent, and there is no record of what transparent region are widely distributed, if applied directly, partly insufficient annealing and over-temperature condition occurs.

【0009】以上の問題点に鑑みて、本発明の課題は、 [0009] In view of the above problems, an object of the present invention,
上記のRTAを透明基板のアニール工程に採用するという提案を具現化して、生産性および表示品質の向上を可能とする液晶表示パネルおよびその製造方法を提供することにある。 Embodying suggestion to employ an annealing step of the transparent substrate of the above RTA, is to provide a liquid crystal display panel and a manufacturing method thereof enabling to improve productivity and display quality.

【0010】 [0010]

【課題を解決するための手段】上記課題を解決するために、本発明において講じた手段は、液晶表示パネルのマトリックスアレイを製造するために形成した透明基板の表面側のシリコン層に対するアニール工程として、透明基板の表面側の所定領域に光吸収層を設けた状態で、この基板に向けて光エネルギーを照射してアニール処理を行うRTA工程を行うことである。 In order to solve the above problems SUMMARY OF THE INVENTION, means taken in the present invention, as the annealing process for the surface silicon layer of the formed transparent substrate to produce a matrix array of liquid crystal display panel , in a state in which a light absorbing layer on a predetermined region of the surface of the transparent substrate, is to perform RTA step of performing an annealing treatment by irradiating light energy toward the substrate. ここで、所定領域とは、アニールすべき部位に対して光エネルギーから変換した熱を充分に伝達可能な領域を意味する。 Here, the predetermined area, sufficiently means transmittable regions the converted heat from the light energy to the site to be annealed. 従って、全表面に形成してもよい。 Therefore, it may be formed on the entire surface. また、透明基板の表面側とは、 Further, the surface side of the transparent substrate,
透明基板に直接設ける構造の他、透明基板に形成された他の層の表面上に形成してもよいことを意味する。 Other structures provided directly on the transparent substrate, means that may be formed on the surface of the other of the layer formed on the transparent substrate. さらに、透明基板に対する光エネルギーの照射方向は、基板の表面側および裏面側のいずれの方向からでもよい。 Further, the irradiation direction of the light energy to the transparent substrate, may be from any direction on the surface side and back surface side of the substrate.

【0011】このRTA工程としては、例えば、透明基板の表面側に被着したシリコン層などに対し、画素領域の薄膜トランジスタのソース領域およびドレイン領域を形成すべき不純物を導入した後に行うアニール工程であり、この工程を、光吸収層を透明基板の表面側におけるシリコン層の上方位置または下方位置に、その形成領域を含むように設けた状態で行う。 [0011] As the RTA process, for example, with respect to a silicon layer which is deposited on the surface side of the transparent substrate, there annealing step performed after the introduction of the impurity for forming the source and drain regions of the thin film transistor in the pixel region , this step, the upper position or lower position of the silicon layer a light-absorbing layer on the surface side of the transparent substrate is carried out in the state provided to include the formation region.

【0012】ここで、光吸収層としては、透明基板とシリコン層との間に形成され、このシリコン層との間に絶縁層を備える不純物導入型のRTA用シリコン層、または、薄膜トランジスタの表面側に形成された層間絶縁膜の表面上に形成された不純物導入型のRTA用シリコン層などを利用することができる。 [0012] Here, the light absorbing layer is formed between the transparent substrate and the silicon layer, an impurity introduction type silicon layer for the RTA with an insulating layer between the silicon layer, or the surface side of the thin film transistor impurities introduced type silicon layer for the RTA formed on the surface of the formed interlayer insulating film can be utilized. ここで、この光吸収層としてのシリコンが最表層に形成された状態でRTAが行われた場合には、RTA工程の後に、このRTA用シリコン層を除去してもよい。 Here, when RTA is performed in a state in which silicon as the light absorbing layer is formed on the outermost layer, after the RTA step may be removed silicon layer for this RTA.

【0013】また、マトリックスアレイの駆動部も同一透明基板上に形成されている場合には、RTA工程を、 Further, when the drive portion of the matrix array are also formed on the same transparent substrate, a RTA process,
駆動部のシリコン層に薄膜トランジスタのソース領域およびドレイン領域を形成すべき不純物を導入した後に行うアニール工程に適用してもよい。 It may be applied to an annealing step performed after the introduction of the impurity for forming the source and drain regions of the thin film transistor in the silicon layer of the driver section. この駆動部では、配線パターンなどによって、光エネルギーを吸収しやすい状態になっているが、回路パターン密度が低い領域も存在している。 This driving unit, such as by wiring patterns, but has a optical energy absorption likely state, are also present circuit pattern density is low region. この回路パターン密度が低い領域に対して、光吸収層を駆動部の回路パターンと同時に形成されたダミー回路パターンなどとして設けた状態で、RTA For this circuit pattern density is low region, the light absorbing layer in a state provided as such a dummy circuit pattern formed simultaneously with the circuit pattern of the driving unit, RTA
を行う。 I do.

【0014】 [0014]

【作用】本発明においては、アニール工程としてRTA In [act invention, RTA as annealing process
工程を採用すると共に、このRTA工程を、透明基板の所定領域に光吸収層を設けた状態で行う。 While adopting the process, the RTA process is carried out in a state in which a light absorbing layer in a predetermined region of the transparent substrate. 従って、基板自身が透明であって、被アニール領域などに透明領域が分布している場合でも、光エネルギーは光吸収層によって熱に変換された後、そこから伝達された熱は、被アニール領域の温度を所定の温度にまで高める。 Thus, a substrate itself is transparent, even if the transparent region including the anneal region is distributed, after the light energy is converted into heat by the light-absorbing layer, heat transferred therefrom, the anneal region increasing the temperature to a predetermined temperature. 従って、透明な領域に対してもアニール処理を行うことができるなど、アニール条件の制御が可能になる。 Accordingly, etc. can be annealed even for transparent areas, it is possible to control the annealing conditions. それ故、RTA Therefore, RTA
の利点である短時間でのアニールを液晶表示パネルの製造に活用でき、その生産性を高めることができる。 Annealing at a short time advantage can be utilized in the manufacture of liquid crystal display panel, it is possible to enhance the productivity of the. また、RTAによるアニールにおいては、不純物の横拡散も小さいという利点もある。 In the annealing by RTA, some horizontal spreading advantage that small impurities. 従って、多結晶シリコン層などに形成されたTFTにおいて、ゲート電極とソース領域およびドレイン領域とのオーバーラップも最小限に止めることもできる。 Accordingly, the TFT formed on polycrystalline silicon layer, the overlap between the gate electrode and the source region and the drain region may be minimized. それ故、TFTの短チャネル化や寄生容量の低減も実現でき、画素数を増やして画面の大型化を図るなど、液晶表示パネルの表示品質の向上も実現できる。 Therefore, reduction of short channel and parasitic capacitance of the TFT can also be realized, such as achieving an increase in the size of the screen by increasing the number of pixels to improve the display quality of the liquid crystal display panel can be realized.

【0015】 [0015]

【実施例】次に、本発明の実施例について、添付図面を参照して説明する。 EXAMPLES Next, EXAMPLES of the present invention will be described with reference to the accompanying drawings.

【0016】〔実施例1〕図1は本発明の実施例1に係る液晶表示パネルのマトリックスアレイの一部を示す平面図、図2はそのA−A線における断面図である。 [0016] Example 1 FIG. 1 is a plan view showing a part of a matrix array of liquid crystal display panel according to the first embodiment of the present invention, FIG. 2 is a sectional view along the line A-A.

【0017】この実施例は、図1に示すように、垂直方向の信号線2a,2b・・・と、水平方向のゲート線3 [0017] This embodiment, as shown in FIG. 1, the vertical direction of the signal lines 2a, and 2b · · ·, horizontal gate lines 3
a,3b・・・とが格子状に配線され、それらの間に各画素領域1a,1b・・が形成されている。 a, and 3b · · · are wired in a lattice shape, each pixel region 1a between them, 1b · · are formed.

【0018】以下に画素領域1aを例にとって、その構造を説明する。 [0018] For example a pixel region 1a will be described below the structure. この画素領域1aにおいては、信号線2 In the pixel region 1a, the signal line 2
aが導電接続するソース領域4、ゲート線3aが導電接続するゲート電極5、および画素電極6が導電接続するドレイン領域7によって、TFT8が形成されている。 Source region 4 a is conductively connected, by the drain region 7 where the gate electrode 5 and the pixel electrode 6, is conductively connected a gate line 3a is conductively connected, TFT 8 is formed.
ここで、画素電極6は、ITOからなる透明電極であって、画素領域1aのほぼ全面にわたって形成されている。 Here, the pixel electrode 6 is a transparent electrode made of ITO, and is formed over almost the entire surface of the pixel region 1a.

【0019】このTFT8の断面構造は、図2に示すように、液晶表示パネル全体を支持する透明なガラス基板9の表面側に厚さが約400Åの多結晶シリコン層10 The cross sectional structure of the TFT8, as shown in FIG. 2, the liquid crystal display polycrystalline silicon layer 10 thickness of about 400Å on the surface side of the panel a transparent glass substrate 9 supporting the entire
が形成されており、この多結晶シリコン層10には、真性の多結晶シリコン領域であるチャネル領域11を除いて、n型の不純物としてのリンが導入されて、ソース領域4およびドレイン領域7が形成されている。 And There is formed, on the polycrystalline silicon layer 10, except for the channel region 11 is a polycrystalline silicon region of intrinsic, of phosphorus is introduced into the n-type impurity, the source region 4 and the drain region 7 It is formed. ここで、 here,
リンの導入は、多結晶シリコン層10の表面側に形成された厚さが約1200Åのゲート酸化膜12の上のゲート電極5をマスクとしたイオン注入により行われる。 The introduction of phosphorus is carried out by ion implantation thickness formed on the surface side of the polycrystalline silicon layer 10 as a mask the gate electrode 5 on the gate oxide film 12 of about 1200 Å. 本例においては、後述するとおり、このイオン注入によって非晶質化した多結晶シリコン層10の再結晶化および不純物の活性化に、波長の短い光エネルギーを利用したランプアニール(RTA)工程が採用されている。 In the present embodiment, as described later, the activation of recrystallization and Polycrystalline silicon layer 10 which is made amorphous by the ion implantation, lamp annealing (RTA) process using a short light energy wavelength is adopted It is. そのため、不純物は格子欠陥に沿って横方向へ拡散しないため、ゲート電極5とソース領域4およびドレイン領域7 Therefore, since the impurities do not diffuse laterally along the lattice defects, gate electrode 5 and the source region 4 and the drain region 7
とのオーバーラップが小さく、それらの間における寄生容量が小さくなっている。 Overlap is small, the parasitic capacitance between them is as small as.

【0020】なお、TFT8の表面側にはシリコン酸化膜からなる厚さが約6000Åの層間絶縁膜13が堆積されており、それには第1の接続孔13aと第2の接続孔13bとが開口されている。 [0020] Incidentally, on the surface side of the TFT8 are deposited interlayer insulating film 13 having a thickness of about 6000Å made of a silicon oxide film, a first connection hole 13a and the second connection hole 13b and an opening in it It is. そのうちの第1の接続孔13aを介して、信号線2aがソース領域4に導電接続している。 Through the first connection hole 13a of the signal line 2a is electrically connected to the source region 4. 一方の第2の接続孔13bを介しては、画素電極6がドレイン領域7に導電接続している。 Via one of the second connection hole 13b, the pixel electrode 6 is electrically connected to the drain region 7.

【0021】かかる構造の液晶表示パネルのマトリックスアレイの製造方法を、図3を参照して説明する。 [0021] The method of manufacturing a matrix array of structure the liquid crystal display panel will be described with reference to FIG.

【0022】図3は、液晶パネル表示の製造方法の一部を示す工程断面図である。 FIG. 3 is a process sectional view showing a part of manufacturing process of the liquid crystal panel display.

【0023】まず、図3(a)に示すように、ガラス基板9の表面上にCVD法により、厚さが約1000Åの真性の多結晶シリコン層10aを堆積させた後に、熱酸化を施して、厚さが約1200Åのゲート酸化膜12を形成する。 [0023] First, as shown in FIG. 3 (a), by a CVD method on the surface of the glass substrate 9, after the thickness was deposited a polycrystalline silicon layer 10a intrinsic about 1000 Å, it is subjected to thermal oxidation , thickness to form a gate oxide film 12 of about 1200 Å. これにより多結晶シリコン層10aの厚さは、約400Åとなる。 The thickness of this polycrystalline silicon layer 10a is about 400 Å.

【0024】次に、これらの表面側にリンドープの多結晶シリコン層をCVD法により形成した後、図3(b) Next, after forming by the CVD method a polycrystalline silicon layer doped with phosphorus to these surfaces side, and FIG. 3 (b)
に示すように、パターニングしてゲート電極5を残す。 As shown in, leaving the gate electrode 5 by patterning.
この状態で、ゲート電極5をマスクとしてイオン注入し、ソース領域4およびドレイン領域7をセルフアラインとなるように形成する。 In this state, ion implantation using the gate electrode 5 as a mask to form a source region 4 and the drain region 7 so that the self-alignment. ここで、ゲート電極5の直下には真性の多結晶シリコン部分が残され、これがチャネル領域11となる。 Here, polycrystalline silicon portions of the intrinsic is left directly below the gate electrode 5, which serves as a channel region 11. この工程直後においては、イオンの注入によって、多結晶シリコン層10は局部的に非晶質化し、また不純物も所定の結晶格子に位置していないため、このままでは、TFTは満足な特性を示さない。 Immediately after this step, by ion implantation, the polysilicon layer 10 is locally made amorphous, also because impurities are not located in a specific crystal lattice, in this state is, TFT do not exhibit satisfactory properties .

【0025】次に、図3(c)に示すように、これらの表面側に、CVD法により厚さが約6000Åの層間絶縁膜13を堆積させ、さらに、その表面全体に厚さが約3000ÅのボロンドープのRTA用多結晶シリコン層14(光吸収層)をCVD法により形成する。 Next, as shown in FIG. 3 (c), these surface, thickness by CVD method is deposited an interlayer insulating film 13 of about 6000 Å, further about 3000Å ​​thick on the entire surface for the boron-doped RTA polycrystalline silicon layer 14 (light absorbing layer) is formed by a CVD method. ここで、 here,
RTA用多結晶シリコン層としては、リンをドープした多結晶シリコン層でもよいが、本例においては、ボロンをドープしたp型の多結晶シリコンを用いた。 The polycrystalline silicon layer for RTA, phosphorous or a polycrystalline silicon layer doped with, but in the present embodiment, using a p-type polycrystalline silicon doped with boron.

【0026】次に、この状態で、RTA装置を用いて、 [0026] Next, in this state, by using the RTA apparatus,
RTA用多結晶シリコン層14の表面側からランプアニールを施す。 Subjected to lamp annealing from the surface side of the RTA for polycrystalline silicon layer 14.

【0027】RTA装置は、短波長用ランプと、そこから照射された光を試料に向けて反射させるリフレクターと、このアニール室と試料室とを隔離する石英窓と、試料の温度を測定するパイロメータとを有している。 The RTA apparatus measures the short wavelength lamp, a reflector for reflecting the irradiated light to the sample from which a quartz window that isolates the annealing chamber and the sample chamber, the temperature of the sample pyrometer and it has a door. また、各部位を冷却するための水冷式の冷却機構なども備えている。 Also it provided with water-cooling type cooling mechanism for cooling each part. 本例においては、アニールする対象がシリコンであるため、光エネルギーを発するランプとしては、 In the present embodiment, since the target annealing is silicon, as a lamp that emits light energy,
光強度のピークが約0.4〜約0.5μmの波長である短波長用ランプを使用している。 Peak of the light intensity is using short wavelength lamp is a wavelength of about 0.4 to about 0.5 [mu] m. ここで、光強度のピークが0.8〜1.0μmの波長である長波長用ランプを使用した場合には、マトリックスアレイを加熱する効果が低いか、シリコンに条件を合わせると他の部位が過熱状態になりやすいなどの問題がある。 Here, when the peak of the light intensity using a long-wavelength light on the wavelength of 0.8~1.0μm either less effective to heat the matrix array, the other portions when adjusting the conditions in the silicon there are problems such as prone to overheating state. なお、RTA装置においては、パイロメータでの温度測定結果がフィードバックされて、短波長用ランプに供給するパワーが制御されている。 Incidentally, in an RTA apparatus, the temperature measurement result in the pyrometer is fed back, the power is supplied to the short wavelength lamp is controlled. 従って、アニール工程において、精度の高い温度制御がなされる。 Thus, in the annealing step, the temperature control is performed with high accuracy.

【0028】かかるRTA装置を使用したアニールにおいては、照射された光エネルギーをRTA用多結晶シリコン層14が吸収して熱に変換する。 [0028] In such annealing using an RTA apparatus, the irradiated light energy RTA for polysilicon layer 14 is to convert absorbed into heat. この熱が伝達されて、多結晶ポリシリコン10が所定の温度にまで達する。 This heat is transferred, polycrystalline silicon 10 reaches a predetermined temperature. ここで、行われるアニール処理は短時間で行われるため、スループットが良好であるのに加えて、注入された不純物の横拡散が小さい。 Here, to be done in a short time annealing treatment is carried out, in addition to throughput is satisfactory, lateral diffusion of the implanted impurities is small. 従って、このアニールによって、多結晶シリコン10の非晶質化した部分が再結晶化し、また、不純物の活性化が完了して、TFT8の特性が所定のレベルにまで達した後において、ゲート電極5とソース領域4およびドレイン領域7のオーバーラップが小さい。 Thus, by this annealing, amorphous portion is recrystallized polycrystalline silicon 10, also the activation of the impurities is complete, after the characteristics of TFT8 has reached a predetermined level, the gate electrode 5 and a small overlap of the source region 4 and the drain region 7.

【0029】しかる後に、図3(d)に示すように、R [0029] Thereafter, as shown in FIG. 3 (d), R
TA用多結晶シリコン層14が除去された後、層間絶縁膜13には、第1の接続孔13aおよび第2の接続孔1 After the polycrystalline silicon layer 14 is removed for TA, the interlayer insulating film 13, the first connection hole 13a and the second connection hole 1
3bが開口され、図2に示すように、ITOのスパッタ形成およびパターニングにより画素電極6が形成された後に、アルミニウムのスパッタ形成およびパターニングにより信号線2aが形成される。 3b is opened, as shown in FIG. 2, after the pixel electrode 6 is formed by sputtering formation and patterning of the ITO, the signal line 2a is formed by sputtering formation and patterning of aluminum.

【0030】以上のとおり、本例においては、ガラス基板9の表面側にRTA用多結晶シリコン層14を設けることによって、透明なガラス基板9であっても、その全体の熱吸収度を高めることによって、マトリックスアレイの局部のみが高温になることを防止している。 [0030] As described above, in this embodiment, by providing the RTA for polycrystalline silicon layer 14 on the surface side of the glass substrate 9, be a transparent glass substrate 9, to increase the heat absorption of the entire by is prevented that only local areas of the matrix array becomes high. これにより、多結晶シリコン10の局部などが溶融することなどなく、アニールできる。 Thus, without such that such local polycrystalline silicon 10 is melted, it annealing. しかも、アニール時間を短縮でき、スループットが高いので、生産性の向上を実現できる。 Moreover, it is possible to shorten the annealing time, because of the high throughput can be achieved to improve the productivity. さらに、不純物の横拡散が抑制されて、ゲート電極5とソース領域4およびドレイン領域7のオーバーラップが小さく、寄生容量を低減できる。 Furthermore, lateral diffusion of impurities is suppressed, the overlap of the gate electrode 5 and the source region 4 and the drain region 7 is small, parasitic capacitance can be reduced. 従って、液晶表示パネルが大型化されて、または画面が高精細化されて、画素数が増えた場合であっても、走査速度に充分対応した表示動作が可能であり、表示の品位を向上することができる。 Thus, the liquid crystal display panel is large, or the screen is high definition, even if the increased number of pixels, but may be sufficiently the corresponding display operation in the scanning speed, to improve the quality of the display be able to. また、TFT8の短チャネル化も実現でき、上記の液晶表示パネルの大型化および高精細化に対応することができる。 Further, it is also possible to realize reduction of the channel length of the TFT 8, corresponding to the size and higher definition of the liquid crystal display panel.

【0031】さらに、光吸収層としてボロンドープのR [0031] In addition, the boron-doped as a light-absorbing layer R
TA用多結晶シリコン層14を用いた場合には、光吸収層は導電性があるため、短絡部分が発生しないようにT In the case of using the TA for the polycrystalline silicon layer 14, the light absorbing layer is conductive, so that the short-circuit portion not occur T
FT8とは絶縁分離する必要がある。 The FT8 need to isolation. しかし、本例においては、RTA用多結晶シリコン層14を絶縁膜13の上に形成した状態でRTAを行うことにより、RTAの後にはRTA用多結晶シリコン層14を除去できるようにしている。 However, in the present embodiment, by performing the RTA the RTA for polycrystalline silicon layer 14 in a state of forming on the insulating film 13, after RTA is to be able to remove the RTA for polycrystalline silicon layer 14.

【0032】〔実施例2〕次に、本発明の実施例2に係る液晶表示パネルとして、ガラス基板の表面上に光吸収層を直接設けたものについて、図4を参照して説明する。 [0032] Then Example 2, a liquid crystal display panel according to Example 2 of the present invention, for those in which a light absorbing layer directly on the surface of the glass substrate will be described with reference to FIG. なお、この図において、光吸収層周囲を除いて、他の構成は実施例1の液晶表示パネルと同様であるので、 Incidentally, in this figure, except for the ambient light absorbing layer, since the other configuration is similar to the liquid crystal display panel of Example 1,
対応する部位については同符号を付してある。 For the corresponding parts are denoted by the same reference numerals.

【0033】図4に示す画素領域1aにおいて、透明なガラス基板9の表面側に、光吸収層としてのボロンドープのRTA用多結晶シリコン層41が形成されており、 [0033] In the pixel region 1a shown in FIG. 4, the transparent surface side of the glass substrate 9, RTA for polycrystalline silicon layer 41 doped with boron as the light absorbing layer is formed,
その表面には熱酸化により形成されたシリコン酸化膜4 Silicon oxide film 4 on the surface thereof which is formed by thermal oxidation
2(絶縁層)が形成されている。 2 (insulating layer) are formed. 本例においては、このシリコン酸化膜42の表面上に、多結晶シリコン層10 In the present embodiment, on the surface of the silicon oxide film 42, the polycrystalline silicon layer 10
が形成されている。 There has been formed. この多結晶シリコン層10には、真性の多結晶シリコン領域であるチャネル領域11を除いて、n型の不純物としてのリンが導入されて、ソース領域4およびドレイン領域7が形成されている。 The polycrystalline silicon layer 10, except for the channel region 11 is a polycrystalline silicon region of intrinsic, phosphorus is introduced in the n-type impurity, the source region 4 and the drain region 7 are formed. 本例においても、リンの導入は、多結晶シリコン層10の表面側に形成されたゲート酸化膜12の上のゲート電極5をマスクとしたイオン注入により行われる。 In this example, the introduction of phosphorus, a gate electrode 5 on the gate oxide film 12 formed on the surface side of the polycrystalline silicon layer 10 is performed by ion implantation using a mask. また、後述するとおり、このイオン注入によって非晶質化した多結晶シリコン層10の再結晶化および不純物の活性化も、実施例1と同様にRTAにより行われたものである。 Further, as described later, activation of recrystallization and Polycrystalline silicon layer 10 which is made amorphous by the ion implantation also, were made similarly by RTA as in Example 1. このため、ゲート電極5とソース領域4およびドレイン領域7 Therefore, the gate electrode 5 and the source region 4 and the drain region 7
とのオーバーラップが小さくなっている。 Overlap with is small. なお、TFT In addition, TFT
8の表面側には、シリコン酸化膜からなる層間絶縁膜1 The 8 surface of the interlayer insulating film 1 made of a silicon oxide film
3が堆積されており、その第1の接続孔13aと第2の接続孔13bとを介して、信号線2aおよび画素電極6 3 are deposited, via its first connection hole 13a and the second connection hole 13b, the signal lines 2a and the pixel electrode 6
が、それぞれ、ソース領域4およびドレイン領域7に導電接続している。 But each is electrically connected to the source region 4 and the drain region 7.

【0034】かかる構造の液晶表示パネルのマトリックスアレイの製造方法を、図5を参照して説明する。 [0034] The method of manufacturing a matrix array of structure the liquid crystal display panel will be described with reference to FIG.

【0035】図5は、液晶パネル表示の製造方法の一部を示す工程断面図である。 [0035] FIG. 5 is a process sectional view showing a part of manufacturing process of the liquid crystal panel display.

【0036】まず、図5(a)に示すように、ガラス基板9の表面上にCVD法によりボロンドープの多結晶シリコン層を形成した後に、パターニングしてRTA用多結晶シリコン層41を形成し、その表面に熱酸化法、C First, as shown in FIG. 5 (a), after forming a polycrystalline silicon layer doped with boron by CVD on the surface of the glass substrate 9 and patterned to form a RTA for polycrystalline silicon layer 41, thermal oxidation on the surface thereof, C
VD法などによりシリコン酸化膜42を形成する。 Forming a silicon oxide film 42 due to VD method. ここで、RTA用多結晶シリコン層41はTFT8の形成予定領域に対応する領域に形成されている。 Here, the polycrystalline silicon layer 41 for RTA is formed in a region corresponding to the formation region of the TFT 8.

【0037】次に、図5(b)に示すように、真性の多結晶シリコン層10aを堆積させた後に、熱酸化を施して、ゲート酸化膜12を形成する。 Next, as shown in FIG. 5 (b), after depositing a polycrystalline silicon layer 10a of the intrinsic, subjected to thermal oxidation to form a gate oxide film 12.

【0038】次に、図5(c)に示すように、これらの表面側にリンドープの多結晶シリコン層をCVD法により形成した後、パターニングしてゲート電極5を残す。 Next, as shown in FIG. 5 (c), it was formed by CVD of polycrystalline silicon layer doped with phosphorus to these surface, leaving a gate electrode 5 by patterning.
この状態で、ゲート電極5をマスクとしてリンをイオン注入して、ソース領域4およびドレイン領域7を導電化する。 In this state, phosphorus ions are implanted using the gate electrode 5 as a mask, to electric conductive source region 4 and the drain region 7. ここで、ゲート電極5の直下の真性の多結晶シリコン部分がチャネル領域11となる。 Here, polycrystalline silicon portions of the intrinsic right under the gate electrode 5 serves as a channel region 11. この工程直後においては、多結晶シリコン層10は局部的に非晶質化し、 Immediately after this step, the polycrystalline silicon layer 10 is locally made amorphous,
また不純物も活性化されていないため、満足な特性を示すTFTを構成していない。 Since the impurities are not activated, it does not constitute the TFT shown satisfactory properties.

【0039】次に、図5(d)に示すように、これらの表面側に、CVD法により層間絶縁膜13を堆積した状態で、実施例1と同様に、RTA装置を用いて、層間絶縁膜13の表面側からRTAを施す。 Next, as shown in FIG. 5 (d), these surface, while an interlayer insulating film 13 by the CVD method, in the same manner as in Example 1, by using an RTA apparatus, an interlayer insulating subjected to RTA from the surface side of the membrane 13. この工程においては、RTA用多結晶シリコン層41が光エネルギーを吸収して発熱し、この熱によって多結晶シリコン層10がアニールされる。 In this step, RTA for polycrystalline silicon layer 41 to generate heat by absorbing light energy, the polycrystalline silicon layer 10 is annealed by the heat.

【0040】しかる後に、図4に示すように、層間絶縁膜13に、第1の接続孔13aおよび第2の接続孔13 [0040] Thereafter, as shown in FIG. 4, the interlayer insulating film 13, the first connection hole 13a and the second connection hole 13
bを開口し、これらの接続孔13a,13bを介して、 The b open, through these connecting holes 13a, 13b,
信号線2aおよび画素電極6を、それぞれソース領域4 A signal line 2a and the pixel electrode 6, the source regions, respectively 4
およびドレイン領域7に導電接続させる。 And the drain region 7 is conductively connected.

【0041】以上のとおり、本例においては、ガラス基板9全体のうちの、RTAを施す多結晶シリコン10a [0041] As described above, in this embodiment, of the entire glass substrate 9, the polycrystalline silicon 10a performing RTA
の形成領域を含むようにRTA用多結晶シリコン41を設ける。 Provided RTA for polycrystalline silicon 41 to include a formation region of. これにより、透明なガラス基板9であっても、 Thus, even a transparent glass substrate 9,
必要な領域の熱吸収度を高めることによってRTAを可能としている。 Thereby enabling the RTA by increasing heat absorption of the required space. 従って、RTAの採用をすることにより、スループットを高めて生産性の向上を実現すると共に、不純物の横拡散を抑制して寄生容量を低減し、表示の品位を高めている。 Thus, by the adoption of the RTA, as well as to increase productivity by increasing throughput by suppressing lateral diffusion of the impurities reduces the parasitic capacitance, to enhance the quality of the display. また、短チャネル化を実現することによって、画面の大型化および高精細化も可能としている。 Moreover, by implementing the short channel, thereby enabling even size and high definition of the screen.

【0042】〔実施例3〕以上の実施例1および実施例2は、いずれもマトリックスアレイの画素領域に形成するTFTに対するアニール工程であったが、マトリックスアレイの駆動部が同一の透明基板10に形成されている場合には、この駆動部の半導体素子に対するアニールに応用してもよい。 [0042] Example 3 above Example 1 and Example 2, but were both annealing process for a TFT formed in the pixel region of the matrix array, the transparent substrate 10 drive unit with the same matrix array if it is formed, it may be applied to anneal to the semiconductor device of the drive unit.

【0043】通常、駆動部には回路パターンが形成されているため、光吸収効率が高いので、この領域での不純物の活性化および多結晶シリコン層の再結晶化のためのRTAは、光吸収層を設けなくとも行うことができる。 [0043] Normally, since the driving portion is formed circuit pattern, the light absorption efficiency is high, RTA for recrystallization activation and polycrystalline silicon layer of an impurity in this region, the light absorption it can be performed without providing the layer.
それでも、駆動部においては、図6に示すように回路パターンの密度の高低があり、アニール度がばらつく。 Nevertheless, in the driving unit, there are high and low density of the circuit pattern as shown in FIG. 6, the annealing degree varies.

【0044】図6は駆動部の回路パターンの概念図であり、図6(a)に一点鎖線で示す領域B、または、図6 [0044] Figure 6 is a conceptual diagram of a circuit pattern of the drive unit, the area shown by broken lines in FIG. 6 (a) B, or Figure 6
(b)に一点鎖線で示す領域Cのように、回路パターン50が存在しない領域があって、これらの領域の周囲は回路パターン50の密度が低い領域となっている。 As a region C shown by the one-dot chain line (b), the there is a region where no circuit pattern 50, the periphery of these areas has a low density of the circuit pattern 50 region. ここで、回路パターン50が高密度の領域では、RTAの光エネルギーが吸収されやすいが、回路パターン50が低密度の領域では、RTAの光エネルギーが吸収されにくい。 Here, the circuit pattern 50 is high density area, the light energy of the RTA likely to be absorbed, but the area of ​​the circuit pattern 50 is low density, hard light energy RTA is absorbed. このため、RTAを行うにあたり、回路パターン5 Therefore, when performing RTA, the circuit pattern 5
0が高密度な領域にRTA条件を設定すると、回路パターン50が低密度の領域では、温度が所定の温度まで上昇せず、アニール不足になる。 When 0 is set the RTA conditions for high-density region, the circuit pattern 50 in a region of low density, without increasing the temperature to a predetermined temperature, the annealing insufficient. これに対し、回路パターン50が低密度の領域にRTA条件を設定すると、回路パターン50が高密度の領域では、過熱状態になって、 In contrast, when the circuit pattern 50 sets the RTA conditions in the region of low density, in the area of ​​the circuit pattern 50 is high density, an overtemperature condition exists,
例えば、多結晶シリコンに損傷や溶融などが発生してしまう。 For example, damaged or melted polycrystalline silicon occurs.

【0045】そこで、本例においては、領域Bや領域C [0045] Therefore, in this embodiment, region B and region C
に、光吸収層としてのダミー回路パターン51,52を設けておく。 To, preferably provided a dummy circuit pattern 51 as a light absorbing layer. これにより、駆動部のパターン密度が均等化され、RTAを採用しても、駆動部全体が均一に温度上昇し、安定なアニールを行うことができる。 Accordingly, the pattern density of the drive unit is equalized, be employed RTA, the entire drive unit is uniformly increase in temperature, it is possible to perform stable annealing. ここで、 here,
ダミー回路パターン51,52は、この駆動部の回路パターン50と同時に形成されたものであり、別工程において形成されたものではない。 The dummy circuit pattern 51 has been formed simultaneously with the circuit pattern 50 of the driving unit, not formed in another step. 従って、工程数を増加させることなく、RTAを採用可能な駆動部の構成とすることができる。 Therefore, without increasing the number of steps, it can be configured of adoptable driver the RTA. その結果、画素領域および駆動部のいずれに対しても最適な条件でのRTAが可能になり、各領域のTFTに対して、寄生容量の低減および短チャネル化が実現でき、走査速度を高めることができるので、画面が大型化や高精細化されて画素数が増えても、表示動作が追従する。 As a result, enables RTA in optimum conditions for any of the pixel region and the driver for TFT of each region, reduction and reduction of the channel length of the parasitic capacitance can be realized, to increase the scanning speed since it is, the screen is also increasing the number of pixels is large in size and high definition, display operation to follow.

【0046】以上のとおり、実施例1乃至実施例3のいずれにおいても、透明基板を使用しているために、そのままでは安定したRTAを行えなかったものを、ボロンドープなどの多結晶シリコン層やダミー回路パターンなどの光吸収層を利用することによって、安定したRTA [0046] As described above, in any of Examples 1 to 3 also, because of the use of transparent substrates, what is in original not be performed stable RTA, polycrystalline silicon layer and a dummy such as boron-doped by utilizing a light absorbing layer, such as a circuit pattern, stable RTA
を行うことができる。 It can be performed. このため、短時間アニールの実現や不純物の横拡散を抑制することによって、生産性および表示品質のいずれをも向上することができる。 Therefore, by suppressing the horizontal diffusion of the rapid thermal annealing of the realization and impurities, either productivity and display quality can also be improved. また、 Also,
本例のように、光吸収層を利用してアニール条件を制御できるようにした場合には、画素領域と駆動部のように、透明部分が面積を大きく占める領域と、透明部分の面積が狭い領域とが、同一ガラス基板に形成されている場合であっても、各領域に対して同時にアニールしながら、しかも各領域の実質的なアニール条件を制御できる。 As in this example, when using a light absorbing layer and to control the annealing conditions, such as the driver and the pixel region, a region in which the transparent portion occupies a large area, narrow area of ​​the transparent portion region and is, even if it is formed on the same glass substrate, while annealed simultaneously to each region, yet can be controlled substantial annealing conditions of each region. 従って、画素領域に対するRTAの条件を相対的に弱めることによって、この領域の結晶化を抑えて、この領域における漏れ電流を低減するなど、駆動部および画素領域に合致した特性のTFTを得ることもできる。 Thus, by weakening relatively RTA conditions on the pixel region, while suppressing crystallization of this region, such as to reduce the leakage current in this region, it is also possible to obtain a TFT having characteristics matched to the drive unit and the pixel region it can. なお、マトリックスアレイを構成する各部位の材質および形状などは、液晶表示パネルの用途、構造などに応じて、最適な条件に設定されるべき性質のものである。 Incidentally, like the portions of material and shape that constitutes a matrix array of liquid crystal display panel applications, depending on the structure, it is of a nature to be set in optimum conditions. また、RTAをイオン注入後の不純物の活性化および多結晶シリコンの再結晶化の他にも、アニールが必要な工程であれば、いずれの工程にも適用できる。 Also, in addition to the recrystallization of activation and polycrystalline silicon impurities after ion implantation the RTA, if annealing is required processes can be applied to any process.

【0047】なお、各層を構成するシリコン層としては、多結晶シリコン層の他に、アモルファスシリコン層を用いてもよい。 [0047] Note that the silicon layer constituting the layers, in addition to the polycrystalline silicon layer may be an amorphous silicon layer.

【0048】 [0048]

【発明の効果】以上のとおり、本発明においては、透明基板の表面側に形成したシリコン層に対するアニール工程として、透明基板表面側の所定領域に光吸収層を設けた状態で光エネルギーを照射するRTA工程を採用することを特徴としている。 As evident from the foregoing description, in the present invention is irradiated with light energy in the annealing process to the silicon layer formed on the surface side of the transparent substrate, provided with the light absorbing layer in a predetermined region of the transparent substrate surface state It is characterized by employing the RTA process. 従って、本発明によれば、透明基板であっても、光吸収層によって効率よく光エネルギーを熱に変換して、所定領域の温度を高めることができ、安定したRTAを行うことができる。 Therefore, according to the present invention, be a transparent substrate, and light efficiently energy by the light absorbing layer and converted to heat, it is possible to increase the temperature of the predetermined region, it is possible to perform stable RTA. よって、RT Thus, RT
Aの短時間アニールであるという特徴を活かして、生産性を向上することができる。 By taking advantage of being a short annealing of A, it is possible to improve productivity.

【0049】例えば、画素領域の薄膜トランジスタを形成するためのシリコン層の形成領域に対応させて光吸収層を設けることにより、RTA工程を、画素領域に対するアニール工程に採用できるようにした場合には、RT [0049] For example, by providing a light absorption layer in correspondence to the formation region of the silicon layer for forming a thin film transistor in the pixel region, the RTA process, when to be employed in the annealing process for the pixel region, RT
Aにおける不純物の横拡散が小さいという特徴を活かして、ゲート電極とソース領域およびドレイン領域とのオーバーラップを小さくすることができる。 Utilizing the feature that lateral diffusion of the impurity in A is small, it is possible to reduce the overlap between the gate electrode and the source and drain regions. それ故、短チャネル化や寄生容量の低減などを実現でき、表示品質の向上を実現できる。 Therefore, it is possible to realize such reduction of short channel and parasitic capacitance can be realized to improve the display quality.

【0050】また、駆動部において、ダミー回路パターンなどの光吸収層をパターン密度が低い領域に形成した場合には、パターンの密度に係わらず、均一なアニールを実現できる。 [0050] Further, in the drive unit, when the pattern density of light-absorbing layers, such as the dummy circuit patterns formed in the lower region, regardless of the density of the pattern can realize uniform annealing.

【0051】さらに、画素領域および駆動部のいずれに対しても最適な条件でのRTAが可能になり、それらのTFTの短チャネル化が実現できる。 [0051] Further, enables RTA in optimum conditions for any of the pixel region and the driver, the short channel of those TFT can be realized. これにより走査速度を高めることができるので、画面が大型化や高精細化されて画素数が増えても、表示動作が追従する。 Since this makes it possible to increase the scanning speed, the screen even if the number the number of pixels is large and high definition display operation to follow.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例1に係る液晶表示パネルのマトリックスアレイの一部を示す平面図である。 1 is a plan view showing a part of a matrix array of liquid crystal display panel according to the first embodiment of the present invention.

【図2】図1のA−A線における断面図である。 2 is a cross-sectional view along line A-A of FIG.

【図3】(a)乃至(d)のいずれも、本発明の実施例1に係る液晶表示パネルのマトリックスアレイの製造工程の一部を示す工程断面図である。 Any Figure 3 (a) to (d) is also a process cross-sectional view showing a part of manufacturing processes of a matrix array of liquid crystal display panel according to the first embodiment of the present invention.

【図4】本発明の実施例2に係る液晶表示パネルのマトリックスアレイの一部を示す断面図である。 It is a cross-sectional view of a portion of a matrix array of liquid crystal display panel according to Example 2 of the present invention; FIG.

【図5】(a)乃至(d)のいずれも、本発明の実施例2に係る液晶表示パネルのマトリックスアレイの製造工程の一部を示す工程断面図である。 Any [5] (a) to (d) is also a process cross-sectional view showing a part of manufacturing processes of a matrix array of liquid crystal display panel according to Example 2 of the present invention.

【図6】(a),(b)いずれも本発明の実施例3に係る液晶表示パネルの駆動部の回路パターンの概念平面図である。 6 (a), it is a conceptual plan view of the circuit pattern of the driver of the liquid crystal display panel according to Example 3 of the present invention any (b).

【符号の説明】 DESCRIPTION OF SYMBOLS

1a,1b・・・画素領域 2a,2b・・・信号線 3a,3b・・・ゲート線 4・・・ソース領域 5・・・ゲート電極 6・・・画素電極 7・・・ドレイン領域 8・・・TFT 10,10a・・・多結晶シリコン層 14,41・・・RTA用多結晶シリコン層(光吸収層) 50・・・回路パターン 51,52・・・ダミー回路パターン(光吸収層) 1a, 1b ... pixel area 2a, 2b ... signal line 3a, 3b ... gate lines 4 ... source region 5 ... gate electrode 6 ... pixel electrode 7 ... drain region 8, · · TFT 10, 10a ... polycrystalline silicon layer 14 and 41 ... RTA for polycrystalline silicon layer (light absorbing layer) 50 ... circuit pattern 51, 52 ... dummy circuit pattern (light absorbing layer)

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マトリックスアレイが形成された透明基板の表面側には、前記マトリックスアレイに加えて、その所定領域に、RTA用ランプから照射される光エネルギーを吸収可能な光吸収層を備えることを特徴とする液晶表示パネル。 To 1. A surface of a transparent substrate which matrix array is formed, in addition to the matrix array, in the predetermined region, be provided with a light absorbing layer capable of absorbing light energy emitted from the RTA lamp the liquid crystal display panel according to claim.
  2. 【請求項2】 請求項1において、前記光吸収層は、画素領域の薄膜トランジスタのソース領域およびドレイン領域が形成されたシリコン層の上方および下方の少なくとも一方の位置に、前記シリコン層の形成領域を含むように形成されていることを特徴とする液晶表示パネル。 2. A method according to claim 1, wherein the light absorbing layer, at least one position above and below the silicon layer in which the source and drain regions of the thin film transistor in the pixel region is formed, a formation region of the silicon layer the liquid crystal display panel, characterized in that it is formed to include.
  3. 【請求項3】 請求項2において、前記光吸収層は、前記透明基板と前記シリコン層との間に形成され、このシリコン層との間に絶縁層を備える不純物導入型のRTA 3. The method of claim 2, wherein the light-absorbing layer, said formed between the transparent substrate and the silicon layer, impurity introduction type RTA with an insulating layer between the silicon layer
    用シリコン層であることを特徴とする液晶表示パネル。 The liquid crystal display panel, which is a use silicon layer.
  4. 【請求項4】 請求項1において、前記透明基板上には前記マトリックスアレイの駆動部も形成されており、前記光吸収層は前記駆動部の回路パターン密度が低い領域に設けられていることを特徴とする液晶表示パネル。 4. The method of claim 1, on the transparent substrate are also formed driver of the matrix array, said optical absorption layer having a circuit pattern density of the drive portion is provided in the lower region the liquid crystal display panel which is characterized.
  5. 【請求項5】 マトリックスアレイを形成すべき透明基板表面側のシリコン層に対するアニール工程として、R As wherein annealing the silicon layer of the matrix array transparent substrate surface side to be formed, R
    TA用ランプからの光エネルギーを吸収可能な光吸収層を前記透明基板の表面側の所定領域に設けた状態でRT RT in a state where the absorbable light absorption layer of light energy is provided in a predetermined area of ​​the surface side of the transparent substrate from TA lamp
    A工程を行うことを特徴とする液晶表示パネルの製造方法。 Method of manufacturing a liquid crystal display panel and performs A process.
  6. 【請求項6】 請求項5において、前記RTA工程は、 6. The method of claim 5, wherein the RTA process,
    画素領域の薄膜トランジスタのソース領域およびドレイン領域を形成すべき不純物を導入したシリコン層に対するアニール工程であり、この工程は、前記光吸収層を前記シリコン層の上方および下方の少なくとも一方の位置にその形成領域を含むように設けた状態で行われることを特徴とする液晶表示パネルの製造方法。 An annealing step for the silicon layer by introducing an impurity for forming the source and drain regions of the thin film transistor in the pixel region, the process of forming the light-absorbing layer on at least one position above and below the silicon layer method of manufacturing a liquid crystal display panel characterized in that it is performed in a state which is provided so as to include a region.
  7. 【請求項7】 請求項6において、前記光吸収層は、前記透明基板と前記シリコン層との間に形成され、このシリコン層との間に絶縁層を備える不純物導入型のRTA 7. The method of claim 6, wherein the light-absorbing layer, said formed between the transparent substrate and the silicon layer, impurity introduction type RTA with an insulating layer between the silicon layer
    用シリコン層であることを特徴とする液晶表示パネルの製造方法。 Method of manufacturing a liquid crystal display panel, which is a use silicon layer.
  8. 【請求項8】 請求項6において、前記光吸収層は、前記薄膜トランジスタの表面側に堆積された層間絶縁膜の表面側に形成された不純物導入型のRTA用シリコン層であることを特徴とする液晶表示パネルの製造方法。 8. The method of claim 6, wherein the light absorbing layer, wherein said an impurity introduction type silicon layer for the RTA formed on the surface side of the surface to the deposited interlayer insulating film of the thin film transistor method of manufacturing a liquid crystal display panel.
  9. 【請求項9】 請求項8において、前記RTA用シリコン層を、前記RTA工程の後に除去することを特徴する液晶表示パネルの製造方法。 9. The method of claim 8, the silicon layer for the RTA, a method of manufacturing a liquid crystal display panel, wherein the removal after the RTA process.
  10. 【請求項10】 請求項5において、前記透明基板上には前記マトリックスアレイの駆動部も形成されており、 10. The method of claim 5, is on the transparent substrate are also formed driver of the matrix array,
    前記RTA工程は、前記駆動部の薄膜トランジスタのソース領域およびドレイン領域を形成すべき不純物を導入したシリコン層に対するアニール工程であり、この工程は、前記光吸収層を前記駆動部の回路パターン密度が低い領域に設けた状態で行われることを特徴とする液晶表示パネルの製造方法。 The RTA process is an annealing process to the silicon layer by introducing an impurity for forming the source and drain regions of the thin film transistor of the drive unit, this step, the light-absorbing layer is lower circuit pattern density of the drive unit method of manufacturing a liquid crystal display panel characterized in that it is performed in a state which is provided in the region.
  11. 【請求項11】 請求項10において、前記光吸収層は、前記駆動部の回路パターンと同時に形成されたダミー回路パターンであることを特徴とする液晶表示パネルの製造方法。 11. The method of claim 10, wherein the light absorbing layer, a method of manufacturing a liquid crystal display panel, which is a dummy circuit pattern formed at the same time as the circuit patterns of the driving unit.
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