JPH0551207B2 - - Google Patents
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- JPH0551207B2 JPH0551207B2 JP61267071A JP26707186A JPH0551207B2 JP H0551207 B2 JPH0551207 B2 JP H0551207B2 JP 61267071 A JP61267071 A JP 61267071A JP 26707186 A JP26707186 A JP 26707186A JP H0551207 B2 JPH0551207 B2 JP H0551207B2
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は自動利得制御回路に関すするものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to automatic gain control circuits.
［従来の技術］
従来、一般的に用いられている自動利得制御回
路は第２図ような構成になつている。差動出力型
の利得制御回路Ｇの各出力を直接コンパレータＣ
に供給できないため、トランジスタT6，T7およ
び抵抗R1，R2からなる回路を介してコンパレー
タＣの各入力にレベル差をつけるように構成され
ている。[Prior Art] Conventionally, a commonly used automatic gain control circuit has a configuration as shown in FIG. Each output of the differential output type gain control circuit G is directly connected to the comparator C.
Therefore, the comparator C is configured to provide a level difference to each input through a circuit including transistors T 6 and T 7 and resistors R 1 and R 2 .
動作について説明すると、利得制御回路Ｇから
出力電圧viがトラジスタT6，T7のベースに加わ
つたときのトランジスタT6，T7のコレクタ電流
の変化分をｉ、バイアス電流を２Ｉとすると、ト
ランジスタT6，T7にはそれぞれ（Ｉ＋ｉ）およ
び（Ｉ−ｉ）の電流が流れ、その結果トランジス
タT6のコレクタ電位VC6がさがり、トランジスタ
T7のコレクタ電位VC7が上つていき、
VC6＝VCC−R1（Ｉ＋ｉ）
VC7＝VCC−R2（Ｉ−ｉ）
で表わされ、比較レベルは、VC6＝VC7で与えら
れるため、例えば、抵抗R1、R2の抵抗値を１：
２に設定した場合には、ｉ＝Ｉ／３以上になる
と、トランジスタT6のコレクタ電圧がトランジ
スタT7のそれより低くなり、コンパレータＣが
動作して利得制御回路Ｇの出力が小さくなるよう
にフイードバツクされる。 To explain the operation, when the output voltage vi from the gain control circuit G is applied to the bases of the transistors T 6 and T 7 , let i be the change in the collector current of the transistors T 6 and T 7 , and let the bias current be 2I. Currents (I+i) and (I-i) flow through T 6 and T 7 , respectively, and as a result, the collector potential V C6 of transistor T 6 decreases, causing the transistor
The collector potential V C7 of T 7 rises and is expressed as V C6 = V CC −R 1 (I+i) V C7 = V CC −R 2 (I−i), and the comparison level is V C6 = V C7 For example, if the resistance values of resistors R 1 and R 2 are 1:
When set to 2, when i=I/3 or more, the collector voltage of transistor T6 becomes lower than that of transistor T7 , comparator C operates, and the output of gain control circuit G becomes smaller. Feedback will be provided.
この動作によつて、ｉ＝Ｉ／３となるように、
自動的に利得制御回路の出力が制御されることに
なる。 Through this operation, so that i=I/3,
The output of the gain control circuit is automatically controlled.
［発明が解決しようとする問題点］
通常その種の回路では、利得制御回路からの差
動出力にある程度の電位差が生じて始めて利得制
御が開始されるよう、抵抗R1，R2によつて利得
制御の開始レベルの設定を行なつているため、各
抵抗の相対精度が必要になり、集積化に適さない
ものであつた。[Problems to be Solved by the Invention] Normally, in this type of circuit, resistors R 1 and R 2 are used so that gain control is started only when a certain degree of potential difference occurs in the differential output from the gain control circuit. Since the starting level of gain control is set, relative accuracy of each resistor is required, which is not suitable for integration.
またレベル設定用の回路およびコンパレータを
必要とするため、全体の構成が複雑になるもので
あつた。 Furthermore, since a level setting circuit and a comparator are required, the overall configuration becomes complicated.
本発明は、利得制御の開始レベルの設定が任意
かつ正確に行え、しかも回路構成を簡素化すると
ともに集積化に適した構成とするようにしたもで
ある。 According to the present invention, the starting level of gain control can be set arbitrarily and accurately, and the circuit configuration is simplified and the configuration is suitable for integration.
［問題点を解決するための手段］
本発明は、利得制御回路からの一方の差動出力
を第１の回路を構成するｍ（ｍ＝１、２…）個の
並列接続したトランジスタのベースに共通に供給
し、他方の出力を第２の回路を構成するｎ（ｎ＝
１、２…、但しｎ≠ｍ）個の並列接続したトラン
ジスタのベースに共通に供給し、電流ミラー回路
のバイアス側に直列に第１の回路を接続し、上記
電流ミラー回路の出力側に直列に第２の回路を接
続し、上記電流ミラー回路と、第２の回路の接続
点に制御トランジスタのベースを接続し、この制
御トランジスタの出力を利得制御回路にフイード
バツクしてその差動出力を制御するものであつ
て、第１および第２の回路のトランジスタの数に
よつて利得制御の開始レベルを設定することによ
り、上記目的を達成している。[Means for Solving the Problems] The present invention connects one differential output from a gain control circuit to the bases of m (m=1, 2...) parallel-connected transistors constituting a first circuit. n (n=
A first circuit is connected in series to the bias side of the current mirror circuit, and a first circuit is connected in series to the output side of the current mirror circuit. A second circuit is connected to the current mirror circuit, and the base of the control transistor is connected to the connection point between the current mirror circuit and the second circuit, and the output of this control transistor is fed back to the gain control circuit to control its differential output. The above object is achieved by setting the start level of gain control depending on the number of transistors in the first and second circuits.
［実施例］
第１図において、Ｇは差動出力を生じる利得制
御回路、T1，T2は第１の回路を構成するトラン
ジスタ、T3は第２の回路を構成するトランジス
タ、ＤおよびT4はそれぞれ電流ミラー回路を構
成するダイオードおよびトランジスタである。
T5は制御トランジスタ、Ｃは容量素子で、その
充電電圧によつて利得制御回路Ｇの差動出力を制
御するものである。Ｒはトランジスタで、容量素
子Ｃの充電電荷を適宜の時定数で放電させるため
のものである。[Example] In FIG. 1, G is a gain control circuit that generates a differential output, T 1 and T 2 are transistors forming the first circuit, T 3 is a transistor forming the second circuit, D and T 4 are a diode and a transistor, respectively, which constitute a current mirror circuit.
T5 is a control transistor, C is a capacitive element, and the differential output of the gain control circuit G is controlled by the charging voltage thereof. R is a transistor for discharging the charge in the capacitive element C with an appropriate time constant.
つぎに動作について説明する。まずトランジス
タT1，T2，T3のバイアス電流をＩとし、入力信
号によるトラジスタT1，T2のコレクタ電流の変
化分をi1、トランジスタT3のコレクタ電流の変化
分をi2とする。そこで利得制御回路Ｇから第１図
示のような差動出力が生じると、差動増幅回路の
基本特性から
２（Ｉ−i1）＋（Ｉ＋i2）＝3I−2i1＋i2＝０
∴ i2＝2i1
となる。したがつて、入力信号が加わることによ
り、トランジスタT1，T2のコレクタには２（Ｉ−
i1）のコレクタ電流が、トランジスタT3のコレク
タには（Ｉ＋2i1）のコレクタ電流がそれぞれ流
れる。 Next, the operation will be explained. First, let I be the bias current of transistors T 1 , T 2 , and T 3 , let i 1 be the change in the collector current of transistors T 1 and T 2 due to the input signal, and let i 2 be the change in the collector current of transistor T 3 due to the input signal. . Therefore, when a differential output as shown in the first diagram is generated from the gain control circuit G, from the basic characteristics of the differential amplifier circuit, 2(I-i 1 ) + (I+i 2 )=3I-2i 1 +i 2 =0 ∴ i 2 = 2i 1 . Therefore, when an input signal is applied, 2 (I-
A collector current of i 1 ) flows through the collector of the transistor T 3 , and a collector current of (I+2i 1 ) flows through the collector of the transistor T 3 .
ダイオードＤとトランジスタT4とは電流ミラ
ー回路を構成するので、トランジスタT4のコレ
クタ２（Ｉ−i1）のコレクタ電流が流れ、トラン
ジスタT5のベースに流れる電流Ib5は、トランジ
スタT3のコレクタ電流IC3とトランジスタT4のコ
レクタ電流の差分となるので、
Ib5＝２（Ｉ−i1）−（Ｉ＋2i1）＝Ｉ−4i1
となる。 Since the diode D and the transistor T4 constitute a current mirror circuit, the collector current of the collector 2 (I- i1 ) of the transistor T4 flows, and the current Ib5 that flows to the base of the transistor T5 is the current of the transistor T3 . Since this is the difference between the collector current I C3 and the collector current of the transistor T 4 , I b5 =2(I-i 1 )-(I+2i 1 )=I-4i 1 .
入力信号が加わつていないとき（i1＝０）で
は、Ib5＞０のため、トランジスタT5はカツトオ
フ状態となるが、入力信号が加わり、i1がＩ／４
より大きくなると、トランジスタT5が能動状態
となり、トランジスタT5にコレクタ電流が流れ
る。そのため容量素子Ｃの充電電圧が上昇し、利
得制御回路Ｇにフイードバツクがかかり、その差
動出力が減少する。この差動出力の減少によつて
i1がＩ／４と等しくなると、トランジスタT5のベ
ース電流Ib5が０となり、トランジスタT5がカツ
トオフとなる。したがつて容量素子Ｃの充電電荷
が抵抗Ｒを介して放電し、利得制御回路Ｇへのフ
イードバツク電圧が低降し、その差動出力が大き
くなる。 When no input signal is applied (i 1 = 0), transistor T 5 is in a cut-off state because I b5 > 0, but when an input signal is applied, i1 becomes I/4.
When it becomes larger, transistor T 5 becomes active and collector current flows through transistor T 5 . Therefore, the charging voltage of the capacitive element C increases, and feedback is applied to the gain control circuit G, causing its differential output to decrease. This reduction in differential output
When i 1 becomes equal to I/4, the base current I b5 of transistor T 5 becomes 0 and transistor T 5 is cut off. Therefore, the charge in the capacitive element C is discharged through the resistor R, the feedback voltage to the gain control circuit G decreases, and its differential output increases.
以上の動作を繰り返すことによつてi1＝Ｉ／４
に保持され、自動的に利得が制御されるものであ
る。 By repeating the above operation, i 1 = I/4
The gain is automatically controlled.
なお上記の実施例では、第１の回路として２つ
のトランジスタを並列接続し、第２の回路として
１つのトランジスタを用いたが、これに限るもの
ではない。第１の回路としてｍ（ｍ＝１、２…）
個のトランジスタを並列接続し、第２の回路とし
てｎ（ｎ＝１、２…、但しｍ≠ｎ）個のトランジ
スタを並列接続し、このｍとｎの設定によつて基
準電流i1を任意の値に設定することができる。す
なわち、上記構成の場合、第１の回路のｍ個のト
ランジスタにはそれぞれ（Ｉ−i1）の電流が流
れ、第２の回路の各トランジスタにはそれぞれ
（Ｉ＋mi1／ｎ）の電流が流れるので、トランジ
スタT5のベース電流Ib5は、
Ib5＝ｍ（Ｉ−i1）−ｎ（Ｉ＋mi1／ｎ）
＝（ｍ−ｎ）Ｉ−2mi1
となる。Ib5＝０となる基準電流i1は、、i1＝（ｍ−
ｎ）Ｉ／2mとなり、トランジスタの数ｍとｎの
設定によつて任意に自動利得制御の開始レベルを
設定できるものである。 Note that in the above embodiment, two transistors are connected in parallel as the first circuit, and one transistor is used as the second circuit, but the present invention is not limited to this. m (m=1, 2...) as the first circuit
n (n = 1, 2..., where m≠n) transistors are connected in parallel as a second circuit, and the reference current i 1 can be set arbitrarily by setting m and n. can be set to a value of That is, in the case of the above configuration, a current of (I-i 1 ) flows through each of the m transistors in the first circuit, and a current of (I+mi 1 /n) flows through each transistor in the second circuit. Therefore, the base current I b5 of the transistor T 5 is I b5 =m(I-i 1 )-n(I+mi 1 /n) =(m-n)I-2mi 1 . The reference current i 1 for which I b5 = 0 is, i 1 = (m-
n) I/2m, and the starting level of automatic gain control can be arbitrarily set by setting the number of transistors m and n.
［発明の効果］
本発明によれば、従来に比べて回路構成が簡単
になるとともにトランジスタの数によつて自動利
得制御の開始レベル設定が行えるため、同じ特性
のトランジスタを用いることによつて高精度化が
でき、集積化に適したものになる。[Effects of the Invention] According to the present invention, the circuit configuration is simpler than the conventional one, and the start level of automatic gain control can be set depending on the number of transistors. Accuracy can be improved, making it suitable for integration.
第１図は本発明の一実施例を示した電気回路
図、第２図は従来の回路構成の一例を示した電気
回路図である。
Ｇ……利得制御回路、T1，T2……第１の回路、
T3……第２の回路、Ｄ，T4……電流ミラー回路、
T5……制御トランジスタ、Ｃ……容量素子、Ｒ
……抵抗。
FIG. 1 is an electric circuit diagram showing an embodiment of the present invention, and FIG. 2 is an electric circuit diagram showing an example of a conventional circuit configuration. G...gain control circuit, T1 , T2 ...first circuit,
T 3 ... second circuit, D, T 4 ... current mirror circuit,
T 5 ... Control transistor, C ... Capacitive element, R
……resistance.
Claims (1)
と、 この利得制御回路からの一方の出力を共通にベ
ース入力とするｍ（ｍ＝１、２…）個のトランジ
スタを並列に接続して第１の回路を構成し、 上記利得制御回路からの他方の出力を共通にベ
ース入力とするｎ（ｎ＝１、２…、但し、ｎ≠ｍ）
個のトランジスタを並列に接続して第２の回路を
構成し、 電流ミラー回路のバイアス側に第１の回路を直
列接続するとともに上記電流ミラー回路の出力側
に第２の回路を直列接続し、 上記電流ミラー回路と第２の回路との接続点に
ベース入力側を接続してあり、上記電流ミラー回
路の出力側に流れる電流および第２の回路に流れ
る電流に応じた出力を生じる制御トランジスタを
設け、 この制御トランジスタの出力を上記利得制御回
路にフイードバツクしてその差動出力を制御する
フイードバツク回路とからなり、 第１および第２の回路のトランジスタの数によ
つて利得制御の開始レベルを設定することを特徴
とする自動利得制御回路。[Claims] 1. A gain control circuit that generates a differential output for gain control, and m (m=1, 2...) transistors each having one output from this gain control circuit as a common base input. Connect in parallel to form a first circuit, and use the other output from the gain control circuit as a common base input (n=1, 2..., where n≠m)
transistors connected in parallel to form a second circuit, a first circuit connected in series to the bias side of the current mirror circuit, and a second circuit connected in series to the output side of the current mirror circuit, A control transistor whose base input side is connected to the connection point between the current mirror circuit and the second circuit, and which produces an output according to the current flowing to the output side of the current mirror circuit and the current flowing to the second circuit. and a feedback circuit that feeds back the output of the control transistor to the gain control circuit to control its differential output, and sets the start level of gain control depending on the number of transistors in the first and second circuits. An automatic gain control circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26707186A JPS63121305A (en) | 1986-11-10 | 1986-11-10 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26707186A JPS63121305A (en) | 1986-11-10 | 1986-11-10 | Automatic gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63121305A JPS63121305A (en) | 1988-05-25 |
| JPH0551207B2 true JPH0551207B2 (en) | 1993-08-02 |
Family
ID=17439622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26707186A Granted JPS63121305A (en) | 1986-11-10 | 1986-11-10 | Automatic gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63121305A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191913A (en) * | 1983-04-15 | 1984-10-31 | Toshiba Corp | Differential amplifier |
| JPS59207716A (en) * | 1983-05-10 | 1984-11-24 | Sanyo Electric Co Ltd | Automatic level controlling circuit |
-
1986
- 1986-11-10 JP JP26707186A patent/JPS63121305A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191913A (en) * | 1983-04-15 | 1984-10-31 | Toshiba Corp | Differential amplifier |
| JPS59207716A (en) * | 1983-05-10 | 1984-11-24 | Sanyo Electric Co Ltd | Automatic level controlling circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63121305A (en) | 1988-05-25 |
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