JPH0548934B2 - - Google Patents
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- Publication number
- JPH0548934B2 JPH0548934B2 JP61050834A JP5083486A JPH0548934B2 JP H0548934 B2 JPH0548934 B2 JP H0548934B2 JP 61050834 A JP61050834 A JP 61050834A JP 5083486 A JP5083486 A JP 5083486A JP H0548934 B2 JPH0548934 B2 JP H0548934B2
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- Japan
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- recess
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- semiconductor substrate
- substrate
- forming
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- Expired - Lifetime
Links
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造において、半導
体基板に微細パターンの凹部形成加工する場合
に、その凹部の深さを精密にコントロールするた
めの凹部形成方法に関するものである。
体基板に微細パターンの凹部形成加工する場合
に、その凹部の深さを精密にコントロールするた
めの凹部形成方法に関するものである。
第３図は従来の方法で、シリコン基板に凹部を
形成したものの一例を示す斜視図で、図におい
て、１はシリコン基板、２はシリコン基板１の表
面、３は表面２からシリコン基板１に堀込まれた
深さｄの凹部、４はシリコン基板のへき開面を示
す。このようにシリコン表面２上の微細な開口面
積での凹部形成加工において凹部３の深さｄをコ
ントロールするためには、一定条件での加工後
に、試料をへき開し、そのへき開面４を走査電子
顕微鏡（SEM）で観察することにより、深さｄ
を求め、加工にフイードバツクをかける方法がと
られていた。
形成したものの一例を示す斜視図で、図におい
て、１はシリコン基板、２はシリコン基板１の表
面、３は表面２からシリコン基板１に堀込まれた
深さｄの凹部、４はシリコン基板のへき開面を示
す。このようにシリコン表面２上の微細な開口面
積での凹部形成加工において凹部３の深さｄをコ
ントロールするためには、一定条件での加工後
に、試料をへき開し、そのへき開面４を走査電子
顕微鏡（SEM）で観察することにより、深さｄ
を求め、加工にフイードバツクをかける方法がと
られていた。
しかるに以上のような従来の方法では、加工時
のインラインでのモニタリングができず、加工の
深さコントロールは極めて精度の悪いものであつ
た。さらに凹部の深さ測定のためには、へき開に
より試料を破壊しなければならないという問題点
があつた。
のインラインでのモニタリングができず、加工の
深さコントロールは極めて精度の悪いものであつ
た。さらに凹部の深さ測定のためには、へき開に
より試料を破壊しなければならないという問題点
があつた。
この発明は上記のような問題点を解決するため
になされたもので、非破壊で凹部の深さをインラ
イン的にモニタリングでき、形成する凹部の深さ
を高精度でコントロールできる凹部形成方法を得
ること目的としている。
になされたもので、非破壊で凹部の深さをインラ
イン的にモニタリングでき、形成する凹部の深さ
を高精度でコントロールできる凹部形成方法を得
ること目的としている。
〔問題点を解決するための手段〕
この発明に係る半導体基板への凹部形成方法
は、その表面に凹部を形成すべき半導体基板に該
半導体基板を構成する元素の同位体元素を上記凹
部の底面となるべき深さに達するようにイオン注
入を行なつた後に、エツチングにより上記凹部を
形成するのと同時に、上記半導体基板内での厚さ
方向の上記同位体元素の濃度分布にもとづいて、
上記凹部の形成のためのエツチング除去物質中の
上記同位体元素の濃度に基づいて形成中の上記凹
部の底面の深さを検知するようにしたものであ
る。
は、その表面に凹部を形成すべき半導体基板に該
半導体基板を構成する元素の同位体元素を上記凹
部の底面となるべき深さに達するようにイオン注
入を行なつた後に、エツチングにより上記凹部を
形成するのと同時に、上記半導体基板内での厚さ
方向の上記同位体元素の濃度分布にもとづいて、
上記凹部の形成のためのエツチング除去物質中の
上記同位体元素の濃度に基づいて形成中の上記凹
部の底面の深さを検知するようにしたものであ
る。
この発明の方法によれば、半導体基板に形成す
べき凹部の底面となるべき深さに注入した、半導
体基板を構成する元素の同位体元素の濃度をモニ
タすることにより、基板の性質を改変することな
く、基板の加工と同時に加工された凹部の深さを
非破壊で知ることができる。
べき凹部の底面となるべき深さに注入した、半導
体基板を構成する元素の同位体元素の濃度をモニ
タすることにより、基板の性質を改変することな
く、基板の加工と同時に加工された凹部の深さを
非破壊で知ることができる。
以下この発明の実施例を図について説明する。
第１図ａはこの実施例における被加工物としての
シリコン基板の断面図を示す。図において、Ｉは
Siの同位体の80Siのイオン、５は80Siの注入層、
３ａは形成しようとする深さｄの凹部の断面輪郭
を示す。第１図ｂはこのシリコン基板の深さ方向
の80Siの濃度プロフアイルを示す図で曲線Ａがそ
の濃度分布を示す。点Ｐは上記深さｄに対応する
値である。
第１図ａはこの実施例における被加工物としての
シリコン基板の断面図を示す。図において、Ｉは
Siの同位体の80Siのイオン、５は80Siの注入層、
３ａは形成しようとする深さｄの凹部の断面輪郭
を示す。第１図ｂはこのシリコン基板の深さ方向
の80Siの濃度プロフアイルを示す図で曲線Ａがそ
の濃度分布を示す。点Ｐは上記深さｄに対応する
値である。
第２図ａはこの実施例方法に用いる装置構成を
示す断面図で、図中において、６はエツチングチ
ヤンバー、７はその中で被加工シリコン基板１を
載置する下部電極、８はこれに対向する上部電
極、９はエツチングのためのガスプラズマ、１０
は質量分析装置である。第２図ｂはこの装置によ
つてエツチングされる際に質量分析装置で検出さ
れる質量数30の信号のエツチング時間に対するプ
ロフアイルを示し、曲線Ｂはその検出値時間変化
である。
示す断面図で、図中において、６はエツチングチ
ヤンバー、７はその中で被加工シリコン基板１を
載置する下部電極、８はこれに対向する上部電
極、９はエツチングのためのガスプラズマ、１０
は質量分析装置である。第２図ｂはこの装置によ
つてエツチングされる際に質量分析装置で検出さ
れる質量数30の信号のエツチング時間に対するプ
ロフアイルを示し、曲線Ｂはその検出値時間変化
である。
まず最初に、第１図ａのように、形成しようと
する凹部３の深さｄの相応した深さで、シリコン
基板１に、シリコンの同位体80Siをイオン注入す
る。イオン注入された80Siは28Si中で第１図ｂに
示すプロフアイルＡの分布をもつ。この試料を第
２図ａのようにプラズマでエツチングし、凹部を
形成する。このとき、同時に、エツチングされた
元素を質量分析装置１０で検出すると80Siのエツ
チング時間に対する信号は第２図ｂのような時間
変化Ｂを示す。これは第１図ｂの80Siのシリコン
中のプロフアイルＡに対応しているので、信号レ
ベルをみることにより、エツチング最中の凹部の
深さをリアルタイムで知ることができる。したが
つて、信号がＰ点のレベルに達したときに、エツ
チングを止めることにより、所望の凹部の深さｄ
となる。
する凹部３の深さｄの相応した深さで、シリコン
基板１に、シリコンの同位体80Siをイオン注入す
る。イオン注入された80Siは28Si中で第１図ｂに
示すプロフアイルＡの分布をもつ。この試料を第
２図ａのようにプラズマでエツチングし、凹部を
形成する。このとき、同時に、エツチングされた
元素を質量分析装置１０で検出すると80Siのエツ
チング時間に対する信号は第２図ｂのような時間
変化Ｂを示す。これは第１図ｂの80Siのシリコン
中のプロフアイルＡに対応しているので、信号レ
ベルをみることにより、エツチング最中の凹部の
深さをリアルタイムで知ることができる。したが
つて、信号がＰ点のレベルに達したときに、エツ
チングを止めることにより、所望の凹部の深さｄ
となる。
このように、上記実施例によれば、半導体基板
に表面から所望深さの凹部を形成するに際し、該
半導体基板の表面から少なくともその形成すべき
凹部の深さに等しい深さに、この半導体基板を構
成する元素の同位体元素をイオン注入し、この同
位体元素の基板内での厚さ方向の濃度分布にもと
づいて、半導体基板に凹部を形成するためのエツ
チング中の同位体元素の信号レベルからその形成
凹部の深さを検知するようにしたので、基板の性
質を変化させることなく、基板の加工と同時に加
工された凹部の深さを非破壊で知ることができ、
凹部の形成を高精度でコントロールできる。
に表面から所望深さの凹部を形成するに際し、該
半導体基板の表面から少なくともその形成すべき
凹部の深さに等しい深さに、この半導体基板を構
成する元素の同位体元素をイオン注入し、この同
位体元素の基板内での厚さ方向の濃度分布にもと
づいて、半導体基板に凹部を形成するためのエツ
チング中の同位体元素の信号レベルからその形成
凹部の深さを検知するようにしたので、基板の性
質を変化させることなく、基板の加工と同時に加
工された凹部の深さを非破壊で知ることができ、
凹部の形成を高精度でコントロールできる。
以上のように、この発明に係る半導体基板への
凹部形成方法によれば、半導体基板に表面から所
望深さの凹部を形成するに際し、該半導体基板の
表面から少なくともその形成すべき凹部の深さに
等しい深さに、この半導体基板を構成する元素の
同位体元素をイオン注入し、この同位体元素の基
板内での厚さ方向の濃度分布にもとづいて、半導
体基板に凹部を形成するためのエツチング中の同
位体元素の信号レベルからその形成凹部の深さを
検知するようにしたので、基板の性質を変化させ
ることなく、基板の加工と同時に加工された凹部
の深さを非破壊で知ることができ、凹部の形成を
高精度でコントロールできる効果がある。
凹部形成方法によれば、半導体基板に表面から所
望深さの凹部を形成するに際し、該半導体基板の
表面から少なくともその形成すべき凹部の深さに
等しい深さに、この半導体基板を構成する元素の
同位体元素をイオン注入し、この同位体元素の基
板内での厚さ方向の濃度分布にもとづいて、半導
体基板に凹部を形成するためのエツチング中の同
位体元素の信号レベルからその形成凹部の深さを
検知するようにしたので、基板の性質を変化させ
ることなく、基板の加工と同時に加工された凹部
の深さを非破壊で知ることができ、凹部の形成を
高精度でコントロールできる効果がある。
第１図および第２図は本発明の一実施例を説明
するための図で、第１図は被加工シリコン基板の
断面図、第２図はこの実施例を用いる装置構成を
示す断面図である。第３図は従来の方法で凹部を
形成した後のシリコン基板の斜視図である。 図において、１は半導体（シリコン）基板、２
はその表面、３は凹部、３ａは形成すべき凹部輪
郭、ｄは凹部の深さ、Ｉは第２の元素（Si同位
体）のイオン、５は第２の元素イオンの注入領
域、Ａは第２の元素の基板厚さ方向の濃度分布、
６はエツチングチヤンバー、１０は質量分析装
置、Ｂはエツチング除去物質中の第２の元素濃度
の時間的変化である。なお、図中同一符号は同
一、または相当部分を示す。
するための図で、第１図は被加工シリコン基板の
断面図、第２図はこの実施例を用いる装置構成を
示す断面図である。第３図は従来の方法で凹部を
形成した後のシリコン基板の斜視図である。 図において、１は半導体（シリコン）基板、２
はその表面、３は凹部、３ａは形成すべき凹部輪
郭、ｄは凹部の深さ、Ｉは第２の元素（Si同位
体）のイオン、５は第２の元素イオンの注入領
域、Ａは第２の元素の基板厚さ方向の濃度分布、
６はエツチングチヤンバー、１０は質量分析装
置、Ｂはエツチング除去物質中の第２の元素濃度
の時間的変化である。なお、図中同一符号は同
一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に表面から所望深さの凹部を形成
するに際して、上記半導体基板の上記表面から少
なくとも上記形成すべき凹部の深さに等しい深さ
に、上記半導体基板を構成する元素の同位体元素
をイオン注入し、 上記同位体元素の上記半導体基板内での厚さ方
向の濃度分布にもとづいて、上記半導体基板に上
記凹部の形成のためのエツチング中の上記同位体
元素の信号レベルから上記形成凹部の深さを検知
することを特徴とする半導体基板への凹部形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083486A JPS62208634A (ja) | 1986-03-07 | 1986-03-07 | 半導体基板への凹部形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083486A JPS62208634A (ja) | 1986-03-07 | 1986-03-07 | 半導体基板への凹部形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208634A JPS62208634A (ja) | 1987-09-12 |
| JPH0548934B2 true JPH0548934B2 (ja) | 1993-07-22 |
Family
ID=12869780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083486A Granted JPS62208634A (ja) | 1986-03-07 | 1986-03-07 | 半導体基板への凹部形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208634A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333560B2 (ja) * | 1992-10-23 | 2002-10-15 | リコーエレメックス株式会社 | シリコン基板のエッチング方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979529A (ja) * | 1982-10-28 | 1984-05-08 | Fujitsu Ltd | 半導体のエツチング方法 |
| JPS60160124A (ja) * | 1984-01-30 | 1985-08-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-07 JP JP5083486A patent/JPS62208634A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979529A (ja) * | 1982-10-28 | 1984-05-08 | Fujitsu Ltd | 半導体のエツチング方法 |
| JPS60160124A (ja) * | 1984-01-30 | 1985-08-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208634A (ja) | 1987-09-12 |
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