JPH0538039A - Overcurrent protective equipment - Google Patents

Overcurrent protective equipment

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JPH0538039A
JPH0538039A JP3190432A JP19043291A JPH0538039A JP H0538039 A JPH0538039 A JP H0538039A JP 3190432 A JP3190432 A JP 3190432A JP 19043291 A JP19043291 A JP 19043291A JP H0538039 A JPH0538039 A JP H0538039A
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latch
short
up
connected
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JP3190432A
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Inventor
Fujio Unoko
富士夫 右ノ子
Original Assignee
Ricoh Co Ltd
株式会社リコー
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Abstract

PURPOSE:To make it possible to perform an automatic reset operation by detecting a voltage value by a load current on a power line connected to a load having the possibility of latch-up, discriminating the short-circuit state and latch-up state on the load side based on voltage value and controlling the connection and isolation of the load to or from the power line. CONSTITUTION:A CPU 15 checks the Vout during latch-up detection period and judges if a short-circuit is present or not. If a short-circuit is judged, the short-circuit is indicated by an indicator 21, short-circuited load blocks A or B is discriminated, and the short-circuit information and block name are written in a RAM 17. In the same manner, latch-up state is discriminated by checking Vout, and the latch-up information and block name are written in the RAM 17. Then, reset signal RS is output as required from the control output OUT 2 and a restart is performed.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は過電流保護装置に関し、 The present invention relates to an overcurrent protection device,
特に、論理回路等が負荷として電源ラインに接続された制御機器における該負荷のショート状態およびラッチアップ状態を検出して復帰させる過電流保護装置に関する。 Particularly to an overcurrent protection device for returning to detect a short state and latch-up state of the load in the control apparatus logic circuit or the like is connected to the power supply line as a load.

【0002】 [0002]

【従来の技術】近時、電子制御機器において、IC(In 2. Description of the Related Art Recently, in electronic control devices, IC (an In
tegrated Circuit)、LSI(LargeScale Integrated tegrated Circuit), LSI (LargeScale Integrated
Circuit)等の電子回路が多用され、中でも低消費電流でノイズマージンの大きいCMOS(Complimentary Me Circuit) electronic circuit such as is frequently used, greater CMOS (Complimentary Me noise margin among others low current consumption
tal Oxide Semiconductor )構造のIC及びLSIが一般的に多く利用されている。 IC and LSI of tal Oxide Semiconductor) structure is generally often used.

【0003】しかし、CMOSの構造上どうしても寄生トランジスタ回路ができてしまうため、使用方法を間違えると、この寄生トランジスタ回路が動作し、回路に接続された電源ラインとグランドの間に過電流が流れて回路を破壊してしまうといったラッチアップ現象が発生していた。 However, since she can structurally inevitably parasitic transistor circuit of CMOS, the wrong usage, this parasitic transistor circuit operates, an overcurrent flows between the connected power line and a ground on the circuit the latch-up phenomenon destroy the circuit has occurred. この過電流の防止対策としては、従来よりラッチアップを起こさない回路構成とすることは勿論であるが、万が一ラッチアップが発生した場合に備えて保護用として電源ラインに設計値以上の電流が流れたときに動作するヒューズを接続して過電流を防止する方法がある。 As the prevention of over-current, but it is a matter of course that the circuit configuration does not cause latch-up conventionally, a current of more than the design value to the power supply line for the protection in case of emergency latch-up occurs stream there is a method of preventing an overcurrent by connecting the fuse to work upon the.

【0004】また、他の過電流の防止対策として、最近、小型で安価になってきたポジスタ(温度上昇とともに急激に抵抗値が増加する素子)を負荷と電源ラインの間に接続して、過電流の流れを遮断し、負荷のショート状態やラッチアップ状態が解除されると、ポジスタが自動復帰して再起動が自動的に行なわれるという効果がある。 Further, as the measures to prevent the other overcurrent recently posistor have become inexpensive small (the elements rapidly resistance with increasing temperature increases) connected between the load and the power supply line, over blocking the flow of current, the short-circuit state or the latch-up state of the load is released, there is an effect that posistor restart automatic return is performed automatically.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、このような従来の過電流防止方法にあっては、ヒューズを利用した場合、一度切れると交換する必要があり、手間がかかることと、ヒューズが切れた原因が負荷のラッチアップによるものか、他の原因によるのかが不明のままとなってしまうという問題が残る。 [SUMMARY OF THE INVENTION However, in such a conventional overcurrent protection method, when using a fuse, it must be replaced once broken, and it takes time and effort, fuse blows cause or not by the latch-up of the load, of whether the problem remains that becomes remains unclear due to other causes. 同様に、ポジスタを単に接続した場合もシステム側から見ると何が原因で電源ラインが遮断されたのか不明であり、また、過電流によりポジスタが高抵抗となって電源ラインを遮断するため、 Similarly, a what you see only the even system side when connecting the posistor that the power supply line is interrupted by unexplained, also in order to cut off the power line posistor overcurrent becomes a high-resistance,
負荷にメモリ類が接続されていると、そのメモリ内容が変化してシステムに誤動作を起こしてしまうといった問題も発生していた。 When the memory class to load is connected, problems have occurred such that the memory contents will malfunctioning system changes.

【0006】そこで本発明は、ラッチアップの可能性があるICやLSI等の負荷が接続された電源ラインで負荷電流による電圧値を検出し、該電圧値に基づいて負荷側のショート状態及びラッチアップ状態を判別して電源ラインの負荷への接続、切り離し動作を制御して自動復帰動作を行なわせるとともに、電源ラインが接続された負荷毎にショート状態及びラッチアップ状態を履歴情報として記憶させて制御機器の信頼性を向上させる過電流保護装置を提供することを目的とする。 [0006] The present invention, load such as an IC or LSI that may latch-up detects the voltage value by the load current with power connected line, short-circuited state and the latch on the load side based on the voltage value connecting to determine to the power line load up state, it causes to control the disconnection operation performed an automatic return operation, by storing the short state and the latch-up state as history information for each load where the power line is connected and to provide an overcurrent protection apparatus for improving the reliability of the control device.

【0007】 [0007]

【課題を解決するための手段】請求項1記載の発明は、 Means for Solving the Problems The invention according to claim 1,
CMOS等で構成されたIC等が負荷として電源ラインに接続された制御機器において、該負荷に流れる過電流によるショート状態およびラッチアップ状態を検出して負荷および電源ラインを保護する過電流保護装置であって、負荷が接続される電源ラインに接続され、該負荷に流れる過電流による電圧値を検出する負荷電圧検出手段と、負荷電圧検出手段の電源ライン側に接続され、電源ラインを負荷に対して接続及び負荷から切り離すように切り換える接続手段と、負荷電圧検出手段で検出される電圧値に基づいて負荷のショート状態及びラッチアップ状態を判別し、該判別結果がショートのとき、接続手段により電源ラインを負荷から切り離し、また、判別結果がラッチアップのとき、接続手段により電源ラインを負荷から一時的に切 In the control device such as an IC composed of a CMOS or the like is connected to the power supply line as a load, overcurrent protection device for protecting the detecting the load and the power supply line short state and latch-up state due to an overcurrent flowing through the load there it is connected to the power supply line to which a load is connected, the load voltage detecting means for detecting a voltage value due to an overcurrent flowing through the load connected to the power supply line side of the load voltage detecting means, to the load power line and connecting means for switching to disconnect the connection and load Te, based on the voltage value detected by the load voltage detecting means determines the short state and the latch-up state of the load, when 該判 another result is short, the power supply by connection means disconnecting the line from the load, also when the determination result is latch-up, temporarily disconnect the power line from the load by connecting means 離した後、再び接続して負荷の再起動を制御する制御手段と、を備えたことを特徴とし、請求項2記載の発明は、請求項1記載の発明において、前記負荷電圧検出手段としてアナログ/デジタル変換回路を接続したことを特徴とし、請求項3記載の発明は、請求項1記載の発明において、前記負荷電圧検出手段を電源ラインが接続される負荷毎に設け、前記制御手段が該各負荷に接続された負荷電圧検出手段によりショート状態あるいはラッチアップ状態を判別すると、そのショート状態あるいはラッチアップ状態を負荷毎の履歴情報としてメモリに蓄積することを特徴としている。 After releasing, characterized by comprising a control means for controlling the connection to restart the load again, invention of claim 2, in the invention according to the first aspect, an analog as the load voltage detecting means / digital conversion circuit is characterized in that the connected invention of claim 3, wherein, in the invention according to the first aspect, provided for each load the load voltage detecting means supply line is connected, the control means the When it is determined shorted or latch-up condition by the load connected to the voltage detection means to each load, it is characterized by the accumulation in the memory the short state or the latch-up state as history information for each load.

【0008】 [0008]

【作用】請求項1記載の発明では、CMOS等で構成されたIC等が負荷として電源ラインに接続された制御機器において、該負荷に流れる過電流によるショート状態およびラッチアップ状態を検出して負荷および電源ラインを保護する過電流保護装置であって、該負荷に流れる過電流による電圧値が検出され、該電圧値に基づいて負荷のショート状態及びラッチアップ状態が判別され、該判別結果がショートのとき、接続手段により電源ラインが負荷から切り離され、また、判別結果がラッチアップのとき、接続手段により電源ラインが負荷から一時的に切り離された後、再び接続されて負荷の再起動が制御される。 [Action] In the present invention of claim 1, wherein, in the control device IC or the like which is constituted by CMOS or the like is connected to the power supply line as a load, to detect a short circuit state and the latch-up state due to an overcurrent flowing through the load load and a overcurrent protection device for protecting a power supply line, a voltage value due to overcurrent flowing through the load is detected, a short state and latch-up state of the load based on the voltage value is determined, 該判 results by a short of time, the power supply line is disconnected from the load by connecting means, determination when the result of the latch-up, after the power supply line was temporarily disconnected from the load by connecting means, again connected to restart control of the load It is.

【0009】したがって、負荷側でショート状態が発生したとき、電源ラインを自動的に遮断して負荷の破壊を防止することができるとともに、ラッチアップ状態が発生したとき、自動的にラッチアップ状態を解除して再起動を行なうことができ、過電流保護装置を搭載した制御機器の安全性及び信頼性を向上させることができる。 Accordingly, when the short-circuit state on the load side occurs, it is possible to prevent destruction of the load off the power supply line automatically, when the latch-up condition occurs, the automatic latch-up condition can be performed to restart by releasing, it is possible to improve the safety and reliability of the control device equipped with overcurrent protection. 請求項2記載の発明では、請求項1記載の過電流保護装置において、前記負荷電圧検出用としてアナログ/デジタル変換回路が接続され、接続された負荷の種類によらず過電流による電圧値が検出される。 In the second aspect of the present invention, in the overcurrent protection apparatus according to claim 1, wherein the load voltage analog / digital converter is connected for the detection, the voltage value due to overcurrent irrespective of the type of connected load detected It is.

【0010】したがって、制御機器内の負荷を制限することなく、過電流保護装置を適用することができる。 Accordingly, without limiting the load of the control device, it can be applied over current protection device. 請求項3記載の発明では、請求項1記載の過電流保護装置において、電源ラインが接続される負荷毎に過電流による電圧値が検出されてショート状態あるいはラッチアップ状態が判別され、そのショート状態あるいはラッチアップ状態が負荷毎の履歴情報としてメモリに蓄積される。 In the invention of claim 3, wherein, in the overcurrent protection apparatus according to claim 1, the voltage value due to overcurrent been detected shorted state or the latch-up state is determined for each load power lines are connected, the short state Alternatively a latch-up condition is stored in the memory as history information for each load.

【0011】したがって、メモリに蓄積された履歴情報により負荷側の異常発生箇所を特定して故障内容を把握することができ、直ちに異常に対処することができ、過電流保護装置を搭載した制御機器の安全性及び信頼性をより一層向上させることができる。 Accordingly, to identify the abnormal portion of the load by the history information stored in the memory to be able to grasp the failure contents, immediately abnormally it can be addressed, control device equipped with overcurrent protection device it is possible to further improve the safety and reliability.

【0012】 [0012]

【実施例】以下、本発明を実施例に基づいて具体的に説明する。 EXAMPLES The following specifically described the present invention based on examples. 図1〜図8は、請求項1〜3記載の過電流保護装置を適用した制御回路の一実施例を示す図である。 1 to 8 are diagrams showing an embodiment of a control circuit to which the overcurrent protection device of claim 1, wherein. 図1は、過電流保護装置の基本回路1を示す図であり、電源ラインVcc(5V)と負荷の間に直列にポジスタ(負荷電圧検出手段)2を接続し、負荷としては、LSI3とメモリ4を接続している。 Figure 1 is a diagram showing a basic circuit 1 of the overcurrent protection device, connect a posistor (load voltage detecting means) 2 in series between the load and the power supply line Vcc (5V), as the load, LSI 3 and the memory connecting the 4. 図中RLは、ラッチアップ時に流れる電流を想定する仮想抵抗である。 Figure RL is a virtual resistor to assume a current flowing when the latch-up.

【0013】ポジスタ2は、図2に示すように、温度上昇とともに急激に抵抗値が上昇する特性を有する素子であり、また、図3に示すように、温度上昇の原因となる電流が増加に対して同様に急激に抵抗値が上昇する特性を有している。 [0013] posistor 2, as shown in FIG. 2, an element having the property of rapidly resistance with increasing temperature is increased, and as shown in FIG. 3, the current increases, which causes a temperature rise and a rapid resistance value increases characteristics similarly for. ポジスタ2は、負荷側に流れる過電流から電源ラインVccを保護するために接続されており、負荷側に過電流が流れたとき、ポジスタ2の抵抗値が急激に上昇して電源ラインVccを負荷に対して遮断する。 Posistor 2 is connected to protect the power line Vcc from an over current flowing through the load side, when an overcurrent flows to the load side, the load power supply line Vcc resistance of the posistor 2 is rapidly increased to cut off against.

【0014】また、図中Vout は、ポジスタ2を通った後の電圧、Vssは、グランド、RSは、リセット信号を示している。 [0014] In the drawings, Vout is the voltage after passing through the posistor 2, Vss is the ground, RS indicates the reset signal. リセット信号は、後述する本発明の保護回路が動作した後、LSI3とメモリ4を初期化する信号であり、システム側から入力される。 Reset signal, after the protection circuit of the present invention to be described later is operated, a signal for initializing the LSI3 and memory 4 are inputted from the system. 図1における回路動作を説明すると、まず、ポジスタ2は、電源ラインV Describing the circuit operation in FIG. 1, first, the posistor 2, the power supply line V
ccに対して直列に接続されているため、負荷側の正常動作時の電源定格を満足する必要がある。 Because it is connected in series with cc, it is necessary to satisfy the power rating of the normal operation of the load side. いま、負荷電流Iin=0.1A、ポジスタ2の正常動作時の飽和抵抗値(P Now, the load current Iin = 0.1 A, the saturation resistance of the normal operation of the posistor 2 (P
R)=2.0Ωとすると、Vout は、 Vout =Vcc−(Iin×PR)=5−(0.1×2)=4.8V となり、負荷側のインピーダンスは、 R=Vout/Iin =4.8/0.1=48Ω となり、以上が正常動作時の各パラメータであるが、負荷側にとっての電源定格(ここでは5V±10%の下限値4. When R) = 2.0Ω, Vout is, Vout = Vcc- (Iin × PR) = 5- (0.1 × 2) = 4.8V, and the impedance of the load side, R = Vout / Iin = 4.8 / 0.1 = 48Ω next, or it is the parameters of the normal operation, the load power rating (5V ± 10% in this case for the side of the lower limit 4.
5Vとする)以上であり問題ない。 And 5V) greater than or equal is no problem.

【0015】ここで回路1に異常が発生し、等価的に負荷側に仮想抵抗RLをVout とVss間に接続した状態になり、RL=5Ω とすると、負荷側の合成インピーダンスZは、 Z=(R×RL)/(R+RL)=(48×5)/(48+5)≒4.5Ω 負荷電流Iinは、 Iin=Vcc/(Z+PR)=5 /(4.5+2)≒0.8A 負荷側の電源電圧Vout は、 Vout =Vcc−(Iin×PR)=5 −(0.8×2)=3.4V となる。 [0015] Here, abnormality occurs in the circuit 1, equivalently becomes in a state of connecting the virtual resistor RL between Vout and Vss on the load side, when RL = 5 [Omega, the combined impedance Z of the load side, Z = (R × RL) / (R + RL) = (48 × 5) / (48 + 5) ≒ 4.5Ω load current Iin is, Iin = Vcc / (Z + PR) = 5 /(4.5+2)≒0.8A load side of the power supply voltage Vout is, Vout = Vcc- (Iin × PR) = 5 - a (0.8 × 2) = 3.4V.

【0016】なお、ポジスタ2の過電流に対する抵抗値の増加は、数秒間の時間を要するため、過電流が流れた初期の段階では、2 Ωのままである。 [0016] Incidentally, the increase in the resistance against the overcurrent posistor 2, it takes a few seconds of time at the initial stage overcurrent flows remains 2 Omega. また、この異常発生後の電源電圧Vout の状態は、図4に示すように変化し、図中斜線で示すように、異常状態発生から数秒〜数十秒かかって過電流により発熱しながらポジスタ2の抵抗値が増加することによって、負荷側の電源電圧Vout The state of the power supply voltage Vout after the abnormality occurs, changes as shown in FIG. 4, as indicated by oblique lines in the figure posistor 2 while heating by a few seconds to several tens of seconds spent overcurrent from the abnormal state occurs by the resistance value of the increase, the load-side power supply voltage Vout
は、下降を続け、ポジスタ2は、飽和温度まで上昇する。 Continues to descend, posistor 2 rises to the saturation temperature.

【0017】次に、本願各発明の過電流保護装置を複数の負荷が接続された制御回路に適用した場合の回路図を図5に示す。 [0017] Next, a circuit diagram of a case where the overcurrent protection device of the present inventions more load is applied to the connected control circuit in FIG. 図5において、制御回路11は、負荷ブロックA、負荷ブロックB、リレー(RY)12、A/D変換回路13、14、CPU15、ROM16及びRAM17により構成され、負荷ブロックA、Bと電源ラインVccの間には、ポジスタPA、PBが接続されている。 5, the control circuit 11, the load block A, the load blocks B, relay (RY) 12, A / D conversion circuits 13 and 14, is constituted by a CPU 15, ROM 16 and RAM 17, the load blocks A, B and the power supply line Vcc between, posistor PA, PB are connected.

【0018】負荷ブロックAは、上記図1で示したものと同様に、LSI18とメモリ19が接続され、負荷ブロックBには、LSI20が接続されている。 The load blocks A, similar to that shown in FIG 1, is connected LSI18 and memory 19, the load block B, LSI 20 is connected. リレー(接続手段)12は、その切片12aがCPU15によってオン/オフ制御され、負荷ブロックAと負荷ブロックBに接続される電源ラインVccを接続及び切り離す。 Relay (connection means) 12, the section 12a is turned on / off by CPU 15, connecting and disconnecting the power supply line Vcc is connected to the load block A load blocks B.

【0019】A/D変換回路(負荷電圧検出手段)13、 The A / D converter (load voltage detecting means) 13,
14は、それぞれ負荷ブロックAと負荷ブロックBから出力される電源電圧Vout を検出し、所定のデジタルデータに変換してCPU15に出力する。 14 detects the power supply voltage Vout output from the respective load blocks A load block B, and outputs the CPU15 is converted into predetermined digital data. CPU(Central Pr CPU (Central Pr
ocessing Unit )(制御手段)15は、ROM16内に格納されたプログラムに従ってA/D変換回路13、14から入力される図6に示すようなVout データの特性により、 ocessing Unit) (control means) 15, the characteristics of Vout data as shown in FIG. 6 input from the A / D converter circuits 13 and 14 in accordance with a program stored in the ROM 16,
電圧VTHH〜VTHLの間をラッチアップ認識範囲、t0〜 Latchup purview between voltage VTHH~VTHL, t0~
t3の間をラッチアップ検出期間として、負荷ブロックA及び負荷ブロックBのショート状態(図6の)とラッチアップ状態(図6〜)を判別し、その判別結果に基づいて制御出力OUT1によりリレー12をオンオフ制御して過電流から電源ラインVccを保護する処理を実行するとともに、負荷ブロックA及び負荷ブロックBで発生したショート状態とラッチアップ状態を異常履歴情報としてRAM17に蓄積する処理を実行する。 Between t3 as a latch-up detection period, to determine the short state (in FIG. 6) and the latch-up state of the load block A and load blocks B (Fig. 6), the relay 12 by control outputs OUT1 based on the determination result the by-off control and executes a process of protecting the power supply line Vcc from overcurrent, executes a process of storing the RAM17 the short state and a latch-up condition occurring in the load blocks a and load block B as abnormality history information. また、CPU In addition, CPU
15は、制御出力OUT3によりインジケータ21を点滅表示等させて異常状態を知らせる。 15, inform the abnormal state by blinking or the like indicator 21 by the control output OUT3.

【0020】ROM(Read Only Memory)16は、CPU [0020] ROM (Read Only Memory) 16 is, CPU
15が実行する過電流保護処理のプログラムを格納し、R Stores overcurrent protection process of the program 15 is executed, R
AM(Random Access Memory)17は、負荷ブロックA及び負荷ブロックBで発生したショート状態とラッチアップ状態を異常履歴情報として格納するメモリエリアを形成する。 AM (Random Access Memory) 17 forms a memory area for storing the short state and a latch-up condition occurring in the load blocks A and load block B as abnormality history information. 次に、制御回路11のCPU15における過電流保護処理について図7、8に示すフローチャートに基づいて説明する。 It will now be described with reference to a flowchart shown in FIGS overcurrent protection process in CPU15 of the control circuit 11.

【0021】まず、A/D変換回路13、14からの電源電圧Vout をチェックし(ステップS1)、上記図6に示した特性に基づいて負荷ブロックA及び負荷ブロックB Firstly, check the power supply voltage Vout from the A / D converter circuits 13 and 14 (step S1), the load on the basis of the characteristics shown in FIG. 6 block A and load blocks B
が異常かどうかを判別する(ステップS2)。 To determine whether the abnormality (Step S2). 異常でないときは、正常動作を実行させてVout のチェックに戻り(ステップS3)、異常と判別したときは、リレー12 If not abnormal, by executing the normal operation returns to check the Vout (step S3), and abnormal when it is determined the relay 12
の切片12aをオフ(OFF)して電源ラインVccを負荷ブロックA及び負荷ブロックBに対して遮断する(ステップS4)。 Sections 12a off (OFF) to block the power supply line Vcc to the load block A and load blocks B (step S4).

【0022】次いで、ラッチアップ検出期間を設定するタイマをスタートし(ステップS5)、さらに、Vout [0022] Then, to start the timer for setting the latch-up detection period (step S5), and further, Vout
をチェックし、ショートかどうかを判別する(ステップS6、S7)。 Check, to determine whether a short (step S6, S7). ショートと判別したときは、検出タイマをストップし(ステップS8)、インジケータ21によりショートの表示を行なう(ステップS9)。 When it is determined that the short circuit, stops the detection timer (step S8), and performs a display of the short by the indicator 21 (step S9). そのショートが負荷ブロックAかどうかを判別し(ステップS1 Determine if the short circuit or load blocks A (step S1
0)、負荷ブロックAのときは、そのショート情報とブロック名をRAM17に書き込んで処理を終了する(ステップS12)。 0), when the load blocks A, terminates the process writes the short information and the block name in the RAM 17 (step S12). 負荷ブロックAでないときは、負荷ブロックBのショートであると判別し(ステップS11)、そのショート状態という情報とブロック名をRAM17に書き込んで処理を終了する(ステップS12)。 If not load block A was determined to be a short circuit load blocks B (step S11), and the information and the block name its short state to end the writing and process in RAM 17 (step S12).

【0023】一方、ステップS7でショートと判別しなかったときは、上記図6の特性によりラッチアップであると判定し(ステップS13)、リレー12の切片12aを再びオンし(ステップS14)、さらに、Vout をチェックし、定格電圧かどうかを判別する(ステップS15)。 On the other hand, when not determining that the short in step S7, the characteristic of FIG. 6 is determined that the latch-up (step S13), and again on the section 12a of the relay 12 (step S14), and further checks the Vout, to determine whether the rated voltage (step S15). 定格電圧のときは、そのラッチアップが負荷ブロックAで発生しているかどうかチェックし(ステップS17)、負荷ブロックAのときは、そのラッチアップ情報とブロック名をRAM17に書き込み(ステップS19)、負荷ブロックAでないときは、負荷ブロックBのラッチアップであると判別し(ステップS18)、そのラッチアップ情報とブロック名をRAM17に書き込む(ステップS19)。 When the rated voltage, checks whether the latch-up occurs in the load block A (Step S17), when the load blocks A, writes the latch-up information and the block name in the RAM 17 (step S19), the load If not block a, it is determined that the latch-up of the load blocks B (step S18), and writes the latch-up information and the block name in the RAM 17 (step S19).
次いで、リセットが必要かどうかを判別し(ステップS Then, to determine whether the reset is necessary (step S
20)、必要ないときは、そのまま負荷ブロックAあるいは負荷ブロックBを再起動し、必要なときは、リセット信号RSを制御出力OUT2から出力して再起動を行なう(ステップS21)。 20), when not required, it restarts the load block A or the load block B, when necessary, performs restart outputting a reset signal RS from the control output OUT2 (step S21).

【0024】また、ステップS16でVout が定格電圧でないときは、ステップS5でスタートした検出タイマがオーバーフローしていないかどうかをチェックし(ステップS22)、オーバーフローしていないときは、ステップS15に戻ってVoutのチェックを繰り返し実行し、オーバーフローしたときは、図8に移って、再び、リレー Further, when Vout is not rated voltage in step S16, detection timer started in step S5 it is checked whether or not overflowed (step S22), and when not overflow, the process returns to step S15 repeatedly perform the check Vout, when overflow Turning to FIG. 8, again, the relay
12の切片12aをオフし(ステップS23)、検出タイマをストップし(ステップS24)、インジケータ21により異常表示を行なう(ステップS25)。 Off the 12 sections 12a (step S23), it stops the detection timer (step S24), and performs abnormality display by the indicator 21 (step S25). 次いで、異常ブロックが負荷ブロックAかどうかの判別を行ない(ステップS26)、負荷ブロックAのときは、その異常情報とブロック名をRAM17に書き込み(ステップS28)、負荷ブロックAでないときは、負荷ブロックBの異常であると判別し(ステップS27)、その異常情報とブロック名をRAM17に書き込んで処理を終了する(ステップS2 Then, perform the discrimination abnormal block is whether the load block A (Step S26), when the load blocks A, writes the abnormality information and the block name in the RAM 17 (step S28), if not, the load block A, the load blocks It determines that an abnormality of B (step S27), and ends the process writes the abnormality information and the block name in the RAM 17 (step S2
8)。 8).

【0025】以上のように、負荷ブロックA、B毎にショート状態及びラッチアップ状態が判別されると、電源ラインVccがリレー12により遮断され、あるいは、再起動操作が自動的に行なわれ、また、負荷ブロックA、B [0025] As described above, the load block A, the short-circuited state and latch-up condition is determined for each B, the power supply line Vcc is shut off by the relay 12, or restart operation is automatically performed, also , the load blocks A, B
毎にショート状態及びラッチアップ状態の情報が蓄積される。 Information of a short state and latch-up condition is accumulated for each. したがって、制御回路1における電源ラインVcc Therefore, the power supply line Vcc of the control circuit 1
及び負荷ブロックA、Bを過電流による発熱から切り離して破壊を防止することができ、発熱の心配がいらないため、電源ラインVccに接続するポジスタの選定が容易になり、低コストのポジスタを使用することができ、ラッチアップに対しては、再起動操作が自動的に行なわれてメインの電源スイッチを操作する手間を省くことができ、システムとして容易にメインの電源が切れないもの、例えば、メモリ付きのファクシミリ装置等のメモリの蓄積内容を消去してしまうことを回避することができる。 And load blocks A, B and it is possible to prevent destruction separately from heat generated by overcurrent, since the fear of heat generation does not need the selection of the posistor to be connected to the power supply line Vcc is facilitated, using the low-cost posistor you can, for latch-up, which restarts operation automatically performed can avoid having to manipulate the main power switch, which does not readily off the main power supply is a system, for example, a memory it is possible to avoid that erases the storage contents of the memory, such as per the facsimile apparatus.

【0026】また、ユーザーはメモリに蓄積された負荷ブロックA、B毎のショート情報及びラッチアップ情報により異常箇所を確実に把握して直ちに対処することができ、システムの安全性と信頼性を大幅に向上させることができる。 Further, the user immediately securely grasp the abnormal point by the load block A, a short information and latch-up information for each B stored in the memory can be addressed, significant system safety and reliability it is possible to improve on. さらに、A/D変換回路13、14で負荷側の電源電圧を検出するようにしたため、接続される負荷の種類によらず過電流による電圧値を検出することができ、制御回路11内の負荷を制限することなく、本発明の過電流保護装置を適用することができる。 Furthermore, since in order to detect the power supply voltage of the load side by the A / D converter circuits 13 and 14 can detect the voltage value by connected thereto overcurrent irrespective of the type of load, the load of the control circuit 11 without limiting the can be applied over current protection device of the present invention.

【0027】なお、上記実施例では、電源ラインをオン/オフする手段としてリレー12を用いたが、電圧降下の少ない負荷である場合は、他のFET(Field Effect T [0027] In the above embodiment uses the relay 12 the power line as an on / off means, if a small load voltage drop, the other FET (Field Effect T
ran-sistor)等をスイッチとして用いることも可能である。 It is also possible to use a ran-sistor) such as a switch. また、負荷ブロック毎に異常状態の表示形態を変更することも可能である。 It is also possible to change the display form of the abnormal state for each load block.

【0028】 [0028]

【発明の効果】請求項1記載の発明によれば、CMOS Effects of the Invention According to the first aspect of the invention, CMOS
等で構成されたIC等が負荷として電源ラインに接続された制御機器において、負荷に流れる過電流による電圧値を検出し、該電圧値に基づいて負荷のショート状態及びラッチアップ状態を判別し、該判別結果がショートのとき、接続手段により電源ラインを負荷から切り離し、 In the control device IC or the like configured is connected to the power supply line as a load or the like, detects a voltage value due to an overcurrent flowing through the load, determine the short state and the latch-up state of the load based on the voltage value, when 該判 another result is short, disconnect the power line from the load by connecting means,
また、判別結果がラッチアップのとき、接続手段により電源ラインを負荷から一時的に切り離した後、再び接続して負荷の再起動を制御しているので、負荷側でショート状態が発生したとき、電源ラインを自動的に遮断して負荷の破壊を防止することができるとともに、ラッチアップ状態が発生したとき、自動的にラッチアップ状態を解除して再起動を行なうことができ、過電流保護装置を搭載した制御機器の安全性及び信頼性を向上させることができる。 Further, when the determination result is latch-up, after a power line temporarily disconnected from the load by connecting means, since the control to restart the load connected again, when the short-circuit condition occurs on the load side, with the power lines can be prevented from being broken automatically shut off and the load, when the latch-up condition occurs, it is possible to automatically perform the restart to release the latch-up state, the overcurrent protection device it is possible to improve the safety and reliability of the mounting and control equipment.

【0029】請求項2記載の発明によれば、請求項1記載の過電流保護装置において、前記負荷電圧検出用としてアナログ/デジタル変換回路を接続し、接続された負荷の種類によらず過電流による電圧値を検出しているので、制御機器内の負荷を制限することなく、過電流保護装置を適用することができる。 According to the second aspect of the present invention, in the overcurrent protection apparatus according to claim 1, connect the analog / digital converter circuit for the said load voltage detecting overcurrent irrespective of the type of connected load since the detected voltage value by, without limiting the load of the control device, it can be applied over current protection device. 請求項3記載の発明によれば、請求項1記載の過電流保護装置において、電源ラインが接続される負荷毎に過電流による電圧値を検出してショート状態あるいはラッチアップ状態を判別し、そのショート状態あるいはラッチアップ状態を負荷毎の履歴情報としてメモリに蓄積しているので、メモリに蓄積された履歴情報により負荷側の異常発生箇所を特定して故障内容を把握することができ、直ちに異常に対処することができ、過電流保護装置を搭載した制御機器の安全性及び信頼性をより一層向上させることができる。 According to the third aspect of the present invention, in the overcurrent protection apparatus according to claim 1, detects the voltage value due to an overcurrent determines the short state or the latch-up state for each load power lines are connected, the since it accumulated in the memory short state or the latch-up state as history information for each load, to identify the abnormality occurrence location of the load by the history information stored in the memory to be able to grasp the failure contents, immediately abnormal to be able to cope, the safety and reliability of the control device equipped with overcurrent protection device can be further improved.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】請求項1記載の発明による過電流保護装置の基本回路構成図。 [1] basic circuit diagram of an overcurrent protection apparatus according to the first aspect of the present invention.

【図2】図1のポジスタの温度と抵抗値の変化の特性を示す図。 Figure 2 is a graph showing characteristics of changes in the temperature and resistance value of the posistor in FIG.

【図3】図1のポジスタの温度と電流値の変化の特性を示す図。 Figure 3 is a graph showing characteristics of changes in temperature and the current value of the posistor in FIG.

【図4】図1の負荷側の状態と負荷側電源電圧Vout の変化の特性を示す図。 FIG. 4 is a diagram showing a state of the load side the characteristics of changes in the load-side power supply voltage Vout in Fig.

【図5】請求項1〜3記載の過電流保護装置を適用した制御回路の回路構成図。 Figure 5 is a circuit diagram of a control circuit to which the overcurrent protection device of claim 1, wherein.

【図6】図5のCPUで利用される負荷側電源電圧Vou [6] the load-side power supply voltage used by the CPU of FIG. 5 Vou
t の変化とラッチアップ認識範囲の関係を示す図。 Diagram showing the relationship between the change and the latch-up purview of t.

【図7】請求項1〜3記載の発明による過電流保護処理の一部を示すフローチャート。 7 is a flowchart showing a part of the overcurrent protection process according to the invention of claims 1 to 3, wherein.

【図8】図7の過電流保護処理の続きを示すフローチャート。 8 is a flowchart showing a continuation of the overcurrent protection process of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 基本回路 2、PA、PB ポジスタ 3、18、20 LSI 4、19 メモリ 11 制御回路 12 リレー 13、14 A/D変換回路 15 CPU 16 ROM 17 RAM 21 インジケータ 1 basic circuit 2, PA, PB posistor 3,18,20 LSI 4,19 memory 11 control circuit 12 Relay 13, 14 A / D converter circuit 15 CPU 16 ROM 17 RAM 21 indicator

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/003 E 8941−5J ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H03K 19/003 E 8941-5J

Claims (1)

  1. 【特許請求の範囲】 【請求項1】CMOS等で構成されたIC等が負荷として電源ラインに接続された制御機器において、該負荷に流れる過電流によるショート状態およびラッチアップ状態を検出して負荷から電源ラインを切り離して保護する過電流保護装置であって、 負荷が接続される電源ラインに接続され、該負荷に流れる過電流による電圧値を検出する負荷電圧検出手段と、 負荷電圧検出手段の電源ライン側に接続され、電源ラインを負荷に対して接続及び負荷から切り離すように切り換える接続手段と、 負荷電圧検出手段で検出される電圧値に基づいて負荷のショート状態及びラッチアップ状態を判別し、該判別結果がショートのとき、接続手段により電源ラインを負荷から切り離し、また、判別結果がラッチアップのとき、 11. Claims 1. A control device such as an IC composed of a CMOS or the like is connected to the power supply line as a load, a load to detect a short state and latch-up state due to an overcurrent flowing through the load from a overcurrent protection device for protecting disconnect the power line is connected to the power supply line to which a load is connected, the load voltage detecting means for detecting a voltage value due to an overcurrent flowing through the load, the load voltage detecting means is connected to the power supply line side, to determine a connection means for switching to disconnect the connection and the load power line to the load, the short state and the latch-up state of the load based on the voltage value detected by the load voltage detecting means when 該判 another result is short, disconnect the power line from the load by a connection means, when the determination result is latch-up,
    接続手段により電源ラインを負荷から一時的に切り離した後、再び接続して負荷の再起動を制御する制御手段と、 を備えたことを特徴する過電流保護装置。 After temporarily disconnect the power line from the load by connecting means, the overcurrent protection apparatus for, characterized in that and a control means for controlling the restarting of the connection to the load again. 【請求項2】請求項1記載の発明において、 前記負荷電圧検出手段としてアナログ/デジタル変換回路を接続したことを特徴とする過電流保護装置。 2. A method according to claim 1 in the invention described, the load voltage overcurrent protection device being characterized in that to connect the analog / digital converter circuit as a detection means. 【請求項3】請求項1記載の発明において、 前記負荷電圧検出手段を電源ラインが接続される負荷毎に設け、前記制御手段が該各負荷に接続された負荷電圧検出手段によりショート状態あるいはラッチアップ状態を判別すると、そのショート状態あるいはラッチアップ状態を負荷毎の履歴情報としてメモリに蓄積することを特徴とする過電流保護装置。 3. A first aspect of the present invention, wherein the load voltage is provided a detection means for each load power lines are connected, short-circuited or latched by the load voltage detecting means and the control means is connected to the respective load When it is determined up state, the overcurrent protection apparatus characterized by storing in the memory the short state or the latch-up state as history information for each load.
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