JPH05344111A - Clock control circuit - Google Patents

Clock control circuit

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Publication number
JPH05344111A
JPH05344111A JP4152549A JP15254992A JPH05344111A JP H05344111 A JPH05344111 A JP H05344111A JP 4152549 A JP4152549 A JP 4152549A JP 15254992 A JP15254992 A JP 15254992A JP H05344111 A JPH05344111 A JP H05344111A
Authority
JP
Japan
Prior art keywords
clock
circuit
output
signal
increment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4152549A
Other languages
Japanese (ja)
Inventor
Yukio Yamazaki
幸男 山▲崎▼
Original Assignee
Fujitsu Ltd
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, 富士通株式会社 filed Critical Fujitsu Ltd
Priority to JP4152549A priority Critical patent/JPH05344111A/en
Publication of JPH05344111A publication Critical patent/JPH05344111A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To increase an operation margin by holding a clock control pulse for one clock respectively at the time of increment and decrement requests. CONSTITUTION:At the time of the decrement request, the output of a clock control part 30 to frequency divide a clock signal MCK to one half is further held for one clock at an 'L' level by a decrement request signal control circuit 10. At the time of the increment request, the output is further held for one clock at an 'H' level by an increment request signal control circuit 20. Thus, the clock signal MCK is incremented/decremented synchronously so as to extend set-up time and to increase the operating margin.

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明はディジタルPLL等で使
用する位相同期用のクロック制御回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock control circuit for phase synchronization used in a digital PLL or the like.
【0002】通信装置、電子装置の進展に伴い、高速通
信、大量データの処理等に対する要求が高まってきてお
り、使用するクロック信号の周波数も高くなってきてい
る。かかる装置の機能が高度化、複雑化してくるに伴
い、クロック信号の周波数精度も高い精度が要求される
ようになってきている。
With the development of communication devices and electronic devices, demands for high-speed communication, processing of a large amount of data, etc. are increasing, and the frequency of a clock signal used is also increasing. As the functions of such devices have become more sophisticated and complex, the frequency accuracy of the clock signal has also been required to be high.
【0003】このような、クロック制御を小規模な構成
の同期式回路で行うことのできるクロック制御回路が要
求されている。
There is a demand for a clock control circuit capable of performing such clock control with a synchronous circuit having a small scale.
【0004】[0004]
【従来の技術】図5は従来例を説明する図を示す。図中
のA1、A2はAND回路、O1、O2はOR回路、F
1、F2はフリップフロップ回路(以下FF回路と称す
る)、S1はセレクタである。
2. Description of the Related Art FIG. 5 shows a diagram for explaining a conventional example. In the figure, A1 and A2 are AND circuits, O1 and O2 are OR circuits, and F.
Reference numerals 1 and F2 are flip-flop circuits (hereinafter referred to as FF circuits), and S1 is a selector.
【0005】図6は従来例のタイムチャートを示す。図
6により、図5の回路の動作を説明する。丸付き数字は
図5の丸付き数字の点の信号を示す。 クロック信号MCKを示す。
FIG. 6 shows a time chart of a conventional example. The operation of the circuit of FIG. 5 will be described with reference to FIG. Circled numbers indicate signals at the circled numbers in FIG. The clock signal MCK is shown.
【0006】 デクリメント要求信号DECを示す。 インクリメント要求信号INCを示す。 クロック信号MCKが入力する毎に反転するFF回
路F2の出力である。
A decrement request signal DEC is shown. The increment request signal INC is shown. It is the output of the FF circuit F2 which is inverted every time the clock signal MCK is input.
【0007】 FF回路F2の反転出力である。 AND回路A1とAND回路A2の出力を入力とす
るOR回路O1の出力である。
This is an inverted output of the FF circuit F2. This is the output of the OR circuit O1 which receives the outputs of the AND circuit A1 and the AND circuit A2.
【0008】 OR回路O1の出力の立ち下がりで反
転するFF回路F1の出力である。 FF回路F2の正相出力と反転出力を入力とするセ
レクタS1の出力であり、FF回路1の出力が「ハイ」
(以下「H」と称する)のときは、FF回路F2の正相
出力を、FF回路1の出力が「ロウ」(以下「L」と称
する)のときは、FF回路F2の反転出力を選択して出
力する。
The output of the FF circuit F1 is inverted at the falling edge of the output of the OR circuit O1. The output of the selector S1 which receives the positive phase output and the inverted output of the FF circuit F2 as an input, and the output of the FF circuit 1 is "high".
(Hereinafter referred to as “H”), the normal phase output of the FF circuit F2 is selected, and when the output of the FF circuit 1 is “low” (hereinafter referred to as “L”), the inverted output of the FF circuit F2 is selected. And output.
【0009】 セレクタS1の出力とクロック信号M
CKを入力とするOR回路O2の出力であり、デクリメ
ント要求信号DECにより(a)、(b)点で1クロッ
ク挿入され、インクリメント要求信号INCにより
(c)点では1クロック削除されている。
Output of selector S1 and clock signal M
This is the output of the OR circuit O2 with CK as an input, and one clock is inserted at points (a) and (b) by the decrement request signal DEC and one clock is deleted at point (c) by the increment request signal INC.
【0010】[0010]
【発明が解決しようとする課題】上述の従来例において
は、クロック制御パルスであるFF回路F1のの切り換
えをクロック信号MCKに非同期動作の切り換え信号よ
り行っているので、高速動作時に切り換えを信号作成す
るFF回路F1の絶対遅延時間がクロック信号MCKの
クロック周期の1/2を超えると出力クロックのデュー
ティが小さくなることがある。また、切り換え動作時に
「ヒゲ」が発生し誤動作となる場合も生じる。
In the above-mentioned conventional example, since the switching of the FF circuit F1 which is the clock control pulse is performed by the switching signal of the asynchronous operation to the clock signal MCK, the switching is made during the high speed operation. If the absolute delay time of the FF circuit F1 exceeds ½ of the clock cycle of the clock signal MCK, the duty of the output clock may decrease. In addition, a whiskers may occur during the switching operation, resulting in a malfunction.
【0011】本発明は、インクリメント要求信号、デク
リメント要求信号により、クロック制御パルス生成用の
FF回路を「H」および「L」で一時的に止めることに
より、クロック制御を同期式で行う、動作マージンの大
きなクロック制御回路を実現しようとする。
According to the present invention, an operation margin for synchronously performing clock control by temporarily stopping the FF circuit for clock control pulse generation at "H" and "L" by an increment request signal and a decrement request signal. Trying to realize a large clock control circuit.
【0012】[0012]
【課題を解決するための手段】図1は本発明の原理を説
明するブロック図である。図中の10はデクリメント要
求信号が入力時に、クロック制御部30を「L」レベル
でさらに1クロック保持させる制御信号を出力するデク
リメント要求信号制御回路であり、20はインクリメン
ト要求信号入力ときにクロック制御部30を「H」レベ
ルでさらに1クロック保持させる制御信号を出力するイ
ンクリメント要求信号制御回路であり、30はデクリメ
ント要求信号制御回路10の出力と、インクリメント信
号制御回路20の出力により反転動作を行うクロック制
御部であり、40はクロック制御部30の出力と、クロ
ック信号MCKの論理をとる論理回路であり、かかる手
段により課題を解決する。
FIG. 1 is a block diagram for explaining the principle of the present invention. Reference numeral 10 in the figure denotes a decrement request signal control circuit that outputs a control signal for holding the clock control unit 30 at the "L" level for one more clock when the decrement request signal is input, and 20 is clock control when the increment request signal is input. An increment request signal control circuit outputs a control signal for holding the unit 30 at the “H” level for another clock, and 30 performs an inversion operation by the output of the decrement request signal control circuit 10 and the output of the increment signal control circuit 20. A clock control unit 40 is a logic circuit that takes the logic of the output of the clock control unit 30 and the clock signal MCK, and the means solves the problem.
【0013】[0013]
【作用】クロック信号MCKを1/2分周するクロック
制御部30の出力を、デクリメント要求時には、デクリ
メント要求信号制御回路10により「L」で、さらに1
クロック保持し、インクリメント要求時には、インクリ
メント要求信号制御回路20により「H」で、さらに1
クロック保持させることにより、クロック信号MCKの
インクリメント/デクリメントを同期式で行うことによ
り、セットアップタイムを大きくとることができ、動作
マージンを大きくすることができる。
When the decrement request is made, the output of the clock control unit 30 which divides the clock signal MCK into 1/2 is set to "L" by the decrement request signal control circuit 10, and further 1
When the clock is held and an increment request is made, the increment request signal control circuit 20 outputs “H”, and
By holding the clock, by incrementing / decrementing the clock signal MCK in a synchronous manner, the setup time can be increased and the operation margin can be increased.
【0014】[0014]
【実施例】図2は本発明の実施例を説明する図である。
図中のA1は原理図で説明したデクリメント要求信号制
御回路10としてのAND回路、A2、A3はインクリ
メント要求信号制御回路20としてのAND回路、O
1、F1、F2はクロック制御部30としてのOR回
路、FF回路、O2は論理回路40としてのOR回路で
ある。
FIG. 2 is a diagram for explaining an embodiment of the present invention.
In the figure, A1 is an AND circuit as the decrement request signal control circuit 10 described in the principle diagram, A2 and A3 are AND circuits as the increment request signal control circuit 20, O
Reference numerals 1, F1 and F2 are OR circuits as the clock control unit 30, FF circuits, and O2 is an OR circuit as the logic circuit 40.
【0015】FF回路F1がクロック制御パルス生成用
のトグル動作を行うものである。このトグル動作はイン
クリメント要求時には「H」、デクリメント要求時には
「L」でさらに1クロックホールドしている。
The FF circuit F1 performs a toggle operation for generating a clock control pulse. This toggle operation is "H" at the time of increment request and "L" at the time of decrement request, and further holds one clock.
【0016】図3は本発明の実施例のタイムチャートで
あり、タイムチャートにより、図2の動作を説明する。
なお丸付数字は図2の丸付数字の位置の信号を示す。
(A)はデクリメント要求時のタイムチャートである。
FIG. 3 is a time chart of the embodiment of the present invention, and the operation of FIG. 2 will be described with reference to the time chart.
The circled numbers indicate signals at the positions of the circled numbers in FIG.
(A) is a time chart when a decrement is requested.
【0017】 クロック信号MCKである。 デクリメント要求信号である。 インクリメント要求信号であり、ここでは入力され
ない。
The clock signal MCK. This is a decrement request signal. This is an increment request signal and is not input here.
【0018】 FF回路F1の出力であり、デクリメ
ント要求信号がAND回路A1に入力されると、FF回
路F1の出力が「L」の位置でAND回路A2、A3の
出力が「L」となり、OR回路O1の出力も「L」とな
るので次のクロック信号MCKでもう一度「L」を出力
する。
When the decrement request signal which is the output of the FF circuit F1 is input to the AND circuit A1, the outputs of the AND circuits A2 and A3 become “L” at the position where the output of the FF circuit F1 is “L”, and the OR Since the output of the circuit O1 also becomes "L", "L" is output again at the next clock signal MCK.
【0019】 FF回路F2の出力である。 FF回路F2の反転出力である。 FF回路F1の出力と、クロック信号MCKを入
力とするOR回路O2からの出力クロックを示す。
(a)、(b)の位置でデクリメント動作を行い1クロ
ック挿入されている。
This is the output of the FF circuit F2. It is an inverted output of the FF circuit F2. The output of the FF circuit F1 and the output clock from the OR circuit O2 that receives the clock signal MCK are shown.
A decrement operation is performed at the positions of (a) and (b), and one clock is inserted.
【0020】(B)はインクリメント要求時のタイムチ
ャートである。 クロック信号MCKである。 デクリメント要求信号であり、ここでは入力されな
い。
(B) is a time chart when an increment is requested. The clock signal MCK. This is a decrement request signal and is not input here.
【0021】 インクリメント要求信号である。 FF回路F1の出力であり、インクリメント要求信
号がAND回路A2に入力されると、FF回路F1の出
力が「H」の位置でAND回路A2の出力が「H」とな
り、OR回路O1の出力が「H」となるので次のクロッ
ク信号MCKでもう一度「H」を出力する。
This is an increment request signal. When the increment request signal, which is the output of the FF circuit F1, is input to the AND circuit A2, the output of the AND circuit A2 becomes “H” at the position where the output of the FF circuit F1 is “H”, and the output of the OR circuit O1 becomes Since it becomes "H", "H" is output again at the next clock signal MCK.
【0022】 FF回路F2の出力である。 FF回路F2の反転出力である。 FF回路F1の出力と、クロック信号MCKを入
力とするOR回路O2からの出力クロック信号を示す。
(a)、(b)の位置でインクリメント動作を行い1ク
ロック削除されている。
This is the output of the FF circuit F2. It is an inverted output of the FF circuit F2. The output of the FF circuit F1 and the output clock signal from the OR circuit O2 to which the clock signal MCK is input are shown.
The increment operation is performed at the positions of (a) and (b), and one clock is deleted.
【0023】このように、FF回路F1は通常はクロッ
ク信号MCKによりトグル動作を繰り返しているが、イ
ンクリメント/デクリメント要求時にはさらに1クロッ
ク「H」、「L」の状態を保持することにより同期式で
クロック制御を行う。
As described above, the FF circuit F1 normally repeats the toggle operation by the clock signal MCK, but when the increment / decrement request is made, the FF circuit F1 is kept in the state of 1 clock "H" and "L" in a synchronous manner. Performs clock control.
【0024】図4は本発明のその他の実施例を説明する
図である。100が本発明のクロック制御回路、200
は周波数制御部、300は固定発振器、400はレート
マルチプライヤである。
FIG. 4 is a diagram for explaining another embodiment of the present invention. 100 is a clock control circuit of the present invention, and 200
Is a frequency control unit, 300 is a fixed oscillator, and 400 is a rate multiplier.
【0025】また、レートマルチプライヤ400中の4
10はタイマ、420はダウンカウンタ、430はOR
回路、440は1/n分周回路である。周波数制御部2
00は周波数を制御するためのインクリメント/デクリ
メントの極性信号と操作回数情報を生成する。
In addition, 4 in the rate multiplier 400
10 is a timer, 420 is a down counter, 430 is an OR
The circuits 440 are 1 / n frequency dividing circuits. Frequency control unit 2
00 generates an increment / decrement polarity signal for controlling the frequency and operation number information.
【0026】レートマルチプライヤ400では、クロッ
クの操作回数の情報を受けて、それに見合っただけのパ
ルス信号を等間隔で出力する。レートマルチプライヤ4
00の動作は次のとおりである。
The rate multiplier 400 receives information on the number of clock operations and outputs pulse signals corresponding to the information at equal intervals. Rate multiplier 4
The operation of 00 is as follows.
【0027】タイマ410は一定間隔T2でロード信号
LDを発生し、周波数制御部200から出力されるmビ
ットの信号をダウンカウンタ420にロードさせる。ダ
ウンカウンタ420はロード値からダウンカウントを行
いカウント値が「0」となった時点でBAを発生し、O
R回路430、1/n分周回路440をとおして出力す
ることにより、等間隔でインクリメント/デクリメント
要求信号を生成している。
The timer 410 generates a load signal LD at a constant interval T2, and loads the m-bit signal output from the frequency controller 200 into the down counter 420. The down counter 420 counts down from the load value, generates BA when the count value becomes "0", and
By outputting through the R circuit 430 and the 1 / n frequency dividing circuit 440, increment / decrement request signals are generated at equal intervals.
【0028】100は本発明のクロック制御回路であ
り、周波数制御部200からのインクリメント/デクリ
メント極性信号とレートマルチプライヤ400からのパ
ルス信号を受けて、固定発振器300のクロックのイン
クリメント/デクリメント動作を行うことにより必要と
する周波数を得ている。
Reference numeral 100 denotes a clock control circuit of the present invention, which receives an increment / decrement polarity signal from the frequency controller 200 and a pulse signal from the rate multiplier 400 to perform an increment / decrement operation of the clock of the fixed oscillator 300. By doing so, the required frequency is obtained.
【0029】本発明の実施例は正論理の回路構成で説明
したが、負論理の回路で構成することも可能であること
は勿論である。
Although the embodiment of the present invention has been described with a positive logic circuit configuration, it is needless to say that it can be configured with a negative logic circuit.
【0030】[0030]
【発明の効果】本発明によれば、クロック制御パルス生
成部の出力をインクリメント要求時には「H」、デクリ
メント要求ときには「L」でもう1クロックホールドさ
せる機能を有するトグル回路の出力をクロック制御パル
スとして使用することにより、回路のすべてを同期式で
構成することができ、動作マージンを大きくとることが
可能となる。
According to the present invention, the output of the toggle circuit having the function of holding the output of the clock control pulse generator by "H" at the time of increment request and "L" at the time of decrement request by another clock is used as the clock control pulse. By using it, all of the circuits can be configured synchronously, and a large operation margin can be secured.
【図面の簡単な説明】[Brief description of drawings]
【図1】 本発明の原理を説明するブロック図FIG. 1 is a block diagram illustrating the principle of the present invention.
【図2】 本発明の実施例を説明する図FIG. 2 is a diagram illustrating an embodiment of the present invention.
【図3】 本発明の実施例のタイムチャートFIG. 3 is a time chart of an example of the present invention.
【図4】 本発明のその他の実施例を説明する図FIG. 4 is a diagram for explaining another embodiment of the present invention.
【図5】 従来例を説明する図FIG. 5 is a diagram illustrating a conventional example.
【図6】 従来例のタイムチャートFIG. 6 is a time chart of a conventional example.
【符号の説明】[Explanation of symbols]
10 デクリメント要求信号制御回路 20 インクリメント要求信号制御回路 30 クロック制御部 40 論理回路 A1、A2、A3 AND回路 O1、O2、430 OR回路 F1、F2 FF回路 S1 セレクタ 100 クロック制御回路 200 周波数制御部 300 固定発振器 400 レートマルチプライヤ 410 タイマ 420 ダウンカウンタ 440 1/n分周回路 10 Decrement request signal control circuit 20 Increment request signal control circuit 30 Clock control unit 40 Logic circuit A1, A2, A3 AND circuit O1, O2, 430 OR circuit F1, F2 FF circuit S1 selector 100 Clock control circuit 200 Frequency control unit 300 Fixed Oscillator 400 Rate multiplier 410 Timer 420 Down counter 440 1 / n frequency divider

Claims (1)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 クロック信号に同期してクロック制御を
    行う回路であって、 デクリメント要求信号が入力時に、クロック制御部(3
    0)を「ロウ」レベルでさらに1クロック保持させる制
    御信号を出力するデクリメント要求信号制御回路(1
    0)と、 インクリメント要求信号が入力時に、クロック制御部
    (30)を「ハイ」レベルでさらに1クロック保持させ
    る制御信号を出力するインクリメント要求信号制御回路
    (20)と、 前記デクリメント要求信号制御回路(10)の出力と、
    前記インクリメント信号制御回路(20)の出力により
    反転動作を行うクロック制御部(30)と、 前記クロック制御部(30)の出力と、クロック信号
    (MCK)の論理をとる論理回路(40)とを備えたこ
    とを特徴とするクロック制御回路。
    1. A circuit for performing clock control in synchronism with a clock signal, comprising a clock control unit (3) when a decrement request signal is input.
    Decrement request signal control circuit (1) which outputs a control signal for holding 0) at "low" level for one more clock
    0), an increment request signal control circuit (20) that outputs a control signal for holding the clock control unit (30) at the “high” level for one more clock when the increment request signal is input, and the decrement request signal control circuit ( 10) output,
    A clock control unit (30) that performs an inversion operation by the output of the increment signal control circuit (20), an output of the clock control unit (30), and a logic circuit (40) that takes the logic of a clock signal (MCK). A clock control circuit provided with.
JP4152549A 1992-06-12 1992-06-12 Clock control circuit Withdrawn JPH05344111A (en)

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