JPH05335482A - Multilayer semiconductor integrated circuit having thin film transistor - Google Patents

Multilayer semiconductor integrated circuit having thin film transistor

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JPH05335482A
JPH05335482A JP16430392A JP16430392A JPH05335482A JP H05335482 A JPH05335482 A JP H05335482A JP 16430392 A JP16430392 A JP 16430392A JP 16430392 A JP16430392 A JP 16430392A JP H05335482 A JPH05335482 A JP H05335482A
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Yasuhiko Takemura
Shunpei Yamazaki
舜平 山崎
保彦 竹村
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PURPOSE: To form the title multilayer integrated circuit easily at low temperature by a method wherein time gate wiring of respective integrated circuit layers is composed of a metallic material mainly comprising aluminum so as to activate semiconductor layers using laser beams, etc.
CONSTITUTION: After the formation of the first layer having a thin film transistor on an insulator substrate 1, an interlayer insulating film 7, a wiring of the first integrated circuit layer, a polyimide film 9 are formed. Next, after the formation of a silicon oxide film as a gate oxide film, the whole surface is irradiated with excimer laser beams so as to activate an insular semiconductor region 10. Later, a gate wiring electrode 12 is formed of aluminum. Next, source/drain 13 is formed by laser annealing step as boron ion implanting step and then a silicon oxide 14 is deposited to be an interlayer insulator. Next, a contact hole 15 is formed to form another wiring 16 comprising an aluminum film. Through these procedures, the title multilayer integrated circuit can be manufactured without fail not only on a single crystalline wafer but also on the insulator substrate 1.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、多層半導体集積回路(立体半導体集積回路、3次元半導体集積回路ともいう)に関する。 The present invention relates to a multilayer semiconductor integrated circuit (three-dimensional semiconductor integrated circuit, also referred to as a three-dimensional semiconductor integrated circuit).

【0002】 [0002]

【従来の技術】近年、半導体集積回路の集積度を向上させるため、集積回路を多層構造とした多層集積回路が提案されている。 In recent years, in order to improve the degree of integration of semiconductor integrated circuits, multilayer integrated circuit in which the integrated circuit and multi-layer structure has been proposed. このような多層集積回路としては、シリコンウェファーのような単結晶基板上に1層の半導体素子層を形成して、多数のウェファーを接着剤等でボンディングさせる方法が簡単であるが、この場合には層間の配線を形成することが困難であり、例えば、第1層をマイクロプロセッサー、第2、第3層をメモリーとして使用するように、層間のバスラインが少ないものには適しているが、いわゆるニューロン回路のようなユニット間の配線が非常に多いものには不向きであった。 Such multi-layer integrated circuit, to form a semiconductor element layer of one layer on a single crystal substrate such as a silicon wafer, although a method of bonding a large number of wafers with an adhesive or the like is simple, in this case is difficult to form the wiring layers, for example, the first layer microprocessor, second, to use the third layer as a memory, while suitable for those less layers of bus lines, wiring between units, such as so-called neuron circuits were not suitable for very large. また、素子の発熱を除去するという意味でも、基板の間に挟まれた層の冷却は困難であった。 Further, even in the sense of removing heating elements, cooling layer interposed between the substrate it has been difficult.

【0003】 [0003]

【発明が解決しようとする課題】そこで、1つの基板上に多層の半導体集積回路を形成する方法が考えられたが、作製上の問題から実用にいたっていない。 [SUMMARY OF THE INVENTION Therefore, a method of forming a multi-layer of a semiconductor integrated circuit on a single substrate has been considered, not put to practical use from the manufacturing problems. すなわち、従来の集積回路技術の援用でこのような多層集積回路を形成しようとした場合にも、集積回路の発熱を抑制する必要がある。 That is, even when forming such a multilayer integrated circuit incorporated in the conventional integrated circuit technology, it is necessary to suppress the heat generation of the integrated circuit. しかしながら、通常使用されるシリコンゲイト配線は抵抗が高いために、信号遅延時間が大きくなるのみばかりか、多量の発熱をもたらした。 However, the silicon gate lines that are normally used for high resistance, not only only the signal delay time is increased, resulting in a large amount of heat generation. しかも、従来のプロセスでは、半導体層の活性化には600 Moreover, in the conventional process, the activation of the semiconductor layer 600
〜1100℃の高温が必要とされたため、通常の単層の集積回路では、金属配線が使用されているような部分においても、シリコンやタングステン等の耐熱合金配線を使用する必要があった。 Since the hot C. to 1100 ° C. is required, the integrated circuit of a conventional single-layer, also in part as metal wire is used, it is necessary to use a heat-resistant alloy wire such as silicon or tungsten.

【0004】 [0004]

【問題を解決する方法】本発明はこのような点を鑑みてなされたものであり、配線としてはゲイト配線も、その他の配線もアルミニウムを主成分とする低抵抗の金属配線を使用することを主旨とする。 The present invention method to solve the problem] has been made in view of such a point, also the gate wiring as a wiring, other that wiring also using metal aluminum wiring resistance composed mainly of the gist. このような低抵抗の材料を使用することによって、集積回路の発熱が抑制されるばかりではなく、アルミニウムは比較的熱伝導性がよいので、内部で発生した熱を外部に伝導することによっても冷却の効果が期待される。 By using such a low-resistance material, not only the heat generation of the integrated circuit is suppressed, aluminum is relatively the thermal conductivity is good, also cooled by conducting heat generated inside to the outside the effect of it is expected.

【0005】しかしながら、従来の方法のように、高温での半導体の活性化というプロセスを経る必要があれば、アルミニウムのような材料は不適切であった。 However, as in the conventional method, if there is a need to go through the process of semiconductor activation at a high temperature, materials such as aluminum was inadequate. そこで本発明では、新たな低温プロセスとしてパルスレーザーアニールやフラッシュランプアニールのような瞬間的なアニール法を採用する。 In this invention, employing a momentary annealing method such as pulsed laser annealing or flash lamp annealing as a new low-temperature process. これらのアニール法は、レーザーやそれと同等な強光を照射することによって、瞬間的に半導体を高温にせしめて活性化するものであり、ゲイト配線や下部の層には熱的なダメージが少ない。 These annealing method, by irradiating a laser or an equivalent strong light, which activates brought momentarily semiconductor to a high temperature, less thermal damage to the gate wiring and the lower layer. 特に本発明人等が、特願平3−237100、同3−238 In particular, the present invention person, etc., Japanese Patent Application No. 3-237100, the same 3-238
713において示したように、アルミニウムのゲイト電極の周囲を陽極酸化法によって、酸化アルミニウムの被膜によって被覆した場合には、レーザー照射の衝撃に対する抵抗力が増大する。 As shown in 713, by the periphery of aluminum gate electrode anodic oxidation method, when covered with coatings of aluminum oxide, resistance to impact of the laser irradiation is increased. また、アルミニウム膜の純度を上げて、粒成長を抑え、アルミ配線の表面の反射度を高めてもよい。 Also, by increasing the purity of the aluminum film to suppress the grain growth, it may enhance the reflectivity of the surface of the aluminum wiring. 陽極酸化膜は、この他にもソース/ドレインに対して、従来のLDDと同じ機能を果たすオフセット領域を形成するうえでも重要である。 Anodic oxide film, for this addition to the source / drain is also important in order to form an offset region that are equivalent to the conventional LDD.

【0006】また、レーザーアニール等の方法を用いると、他にもメリットがある。 Further, the use of methods such as laser annealing, there is an advantage in another. このような多層集積回路では、層間絶縁物の平坦性が重要とされる。 In such a multilayer integrated circuits, the flatness of the interlayer insulator is important. すなわち、層間絶縁物が起伏に富んでいると、その上の集積回路において断線等の不良が生じやすいためである。 That is, when an interlayer insulator is rich in relief, because the defect is likely to occur such as disconnection in an integrated circuit thereon. 通常の集積回路技術ではCVD法で堆積したリンガラスやリンボロンガラスのリフローがおこなわれるが、それでも平坦化は十分でなく、しかも1000℃以上の高温を必要とする。 Although the conventional integrated circuit technology is performed reflow phosphosilicate glass and borophosphosilicate glass is deposited by CVD, but still planarization is not sufficient, yet require a high temperature of at least 1000 ° C.. これに対し、例えばポリイミドのような有機材料は、スピンコート法によって容易に形成できるので平坦化がよい。 In contrast, for example, an organic material such as polyimide, it is flattened so easily formed by spin coating. しかしながら、耐熱性の点からポリイミドを従来のような高温を要する活性化プロセスに使用することはできなかった。 However, it was not possible to use the activation process which requires high temperatures, such as a conventional polyimide from the viewpoint of heat resistance. そこで、ポリイミドを層間絶縁物材料として使用する場合にはレーザーアニール等の低温活性化技術が必要とされる。 Therefore, when using the polyimide as an interlayer insulator material is required low temperature activation techniques such as laser annealing. 逆にレーザーアニール技術を使用すればポリイミドのような材料によって低温で十分な平坦化が実施できる。 The use of laser annealing technique Conversely a material such as polyimide can be carried out is sufficient flattening at low temperatures.

【0007】さて、このような多層集積回路は、単結晶半導体ウェファー上に形成してもよいが、絶縁基板上に形成してもよい。 [0007] Now, such a multi-layer integrated circuit may be formed on a single crystal semiconductor wafer, but may be formed on an insulating substrate. 絶縁基板上であれば、基板と配線の間の容量損失がなく、信号の伝播も良好であり、高速動作が可能である。 If on the insulating substrate, there is no capacity loss between the substrate and the wiring, signal propagation is also good, it can operate at high speed.

【0008】このような多層集積回路において、最大の問題は層間のコンタクトの形成である。 [0008] In such a multilayer integrated circuit, the biggest problem is the formation of an interlayer contact. 特に、層間絶縁物は、下層の配線の信号によって、上層の半導体素子が誤動作しないように十分に厚く形成される必要が生じるので、どうしてもコンタクトホールが深くなりがちである。 In particular, an interlayer insulating material, the signal of the lower layer wiring, it is not necessary upper layer of the semiconductor element is formed sufficiently thick so as not to malfunction occurs, is absolutely apt contact hole becomes deeper. そのためには、図1に示すように第1の集積回路層の金属配線(第2配線)を形成して、第2の集積回路の金属配線(第4配線)がこれにコンタクトするように回路を設計すると良い。 To do this, by forming a metal interconnect of the first integrated circuit layer (second wiring) As shown in FIG. 1, the circuit as a metal wiring of the second integrated circuit (fourth wiring) is contacted thereto it is preferable to design the.

【0009】図1に本発明の概念図を示すが、第1配線は第1の集積回路層のゲイト配線であり、第2配線がそれにクロスする配線、すなわちソース/ドレインに接続する配線である。 [0009] shows a conceptual diagram of the present invention in FIG. 1, the first wiring is a gate wiring of the first integrated circuit layer, wirings second wiring crosses it, that is a wiring connected to the source / drain . 第1配線の周囲には陽極酸化膜が形成されているが、さらに層間の絶縁を完全にするために図に示すように層間絶縁物を形成してもよい。 Although the periphery of the first wiring anodic oxide film is formed, it may be formed an interlayer insulator, as shown in FIG. In order to further complete the insulating interlayer. この2層(必要によっては3層以上)の配線によって第1の集積回路層が形成されている。 The first integrated circuit layer is formed by the wiring of the second layer (3 or more layers by the need). そして、第2配線を覆って、 Then, to cover the second wiring,
第2の層間絶縁物が形成され、その上に第2の集積回路層の半導体層が形成される。 A second interlayer insulator is formed, the semiconductor layer of the second integrated circuit layer is formed thereon. その上は第1の集積回路層と同様である。 Moreover is the same as the first integrated circuit layer.

【0010】このような多層集積回路を形成する場合には、各層の役割を分担させると効果的である。 [0010] When forming such multilayer integrated circuits is the to share the role of each layer effectively. 例えば、 For example,
単結晶ウェーファー上に集積回路を形成する場合には、 In the case of forming an integrated circuit on a single crystal wafers are,
第1の層(単結晶)には、演算ユニットと超高速メモリーユニットを構成し、薄膜トランジスタ(TFT)領域である第2層以上ではメモリーユニットを構成してもよい。 The first layer (single crystal), an arithmetic unit and a ultra-high speed memory units, may constitute the memory unit in the thin-film transistor (TFT) a second layer over an area. また、第1層ではNMOS素子を形成し、第2層ではPMOS素子を形成し、あわせてCMOS素子とすることも可能である。 Further, in the first layer to form an NMOS device, the second layer to form a PMOS device, it is also possible to CMOS device together. この場合には、従来のように1つの層にNMOSとPMOSを形成していた場合より高密度に素子を配置することが出来る。 In this case, it can be arranged densely elements than that formed the NMOS and PMOS in a conventional single layer as. 図1においては、第1 In Figure 1, the first
層と第3層はPMOSで、第2層はNMOSである。 In layer and the third layer PMOS, the second layer is a NMOS.

【0011】 [0011]

【実施例】〔実施例1〕 図2を用いて、本発明を用いた絶縁基板上の多層集積回路の作製実施例を説明する。 EXAMPLES Using the Example 1 2 illustrates the preparation example of a multilayer integrated circuit on an insulating substrate using the present invention.
本実施例では基板1としてコーニング社の7059番ガラス基板を使用した。 Using 7059 glass substrate of Corning as the substrate 1 in the present embodiment. 基板は直径2インチの円形とし、 Substrate is circular having a diameter of 2 inches,
その厚さは1.1mmであった。 Its thickness was 1.1mm. 基板はこの他にも様々な種類のものを使用することができるが、半導体被膜中にナトリウム等の可動イオンが侵入しないように基板に応じて対処しなければならない。 The substrate can be used in various types in addition to this, must be addressed in accordance with the substrate such that the movable ions such as sodium ions from entering into the semiconductor film. 理想的な基板はアルカリ濃度の小さい合成石英基板であるが、コスト的に利用することが難しい場合には、市販の低アルカリガラスもしくは無アルカリカラスを使用することとなる。 While ideal substrates are small synthetic quartz substrate having an alkali concentration, when it is difficult to economically utilized, and thus the use of commercially available low alkali glass or non-alkali crow. 本実施例では、基板1上にはスパッタ法によって、厚さ20〜 In this embodiment, by sputtering on the substrate 1, 20 thickness
1000nm、例えば50nmの酸化珪素膜2を形成した。 1000 nm, for example, a silicon oxide film 2 of 50nm. 被膜2の膜厚は、可動イオンの侵入の程度、あるいは活性層への影響の程度に応じて設計される。 The film thickness of the film 2 is designed in accordance with the degree of influence of the degree of the movable ion intrusion, or to the active layer.

【0012】これらの皮膜の形成には、上記のようなスパッタ法だけでなく、プラズマCVD法等の方法によって形成してもよい。 [0012] The formation of these films, as well as the sputtering method as described above, may be formed by a method such as a plasma CVD method. 特にTEOSを利用してもよい。 In particular, it may be used TEOS. この手段の選択は投資規模や量産性等を考慮して決定すればよい。 The choice of this means may be determined in consideration of the investment scale and mass production, and the like.

【0013】その後、減圧CVD法によって、モノシランを原料として、厚さ20〜200nm、例えば100 [0013] Thereafter, by low pressure CVD using monosilane as raw material, the thickness of 20 to 200 nm, for example 100
nmのアモルファスシリコン膜を形成した。 nm of the amorphous silicon film was formed. 基板温度は520〜560℃、例えば550℃とした。 Substrate temperature 520 to 560 ° C., for example was 550 ° C.. このようにして得られたアモルファスシリコン膜を、600℃で2 Thus the amorphous silicon film obtained, 2 at 600 ° C.
4時間熱アニールした。 4 was hours thermal annealing. その結果、いわゆるセミアモルファスシリコンと言われる結晶性シリコンを得た。 As a result, to obtain a crystalline silicon so-called semi-amorphous silicon.

【0014】さて、アモルファスシリコン膜を熱アニールによって、結晶性シリコン膜としたのち、これを適当なパターンにエッチングして、島状半導体領域3を形成した。 [0014] Now, an amorphous silicon film by thermal annealing, after the crystalline silicon film, is etched in an appropriate pattern to form an island-shaped semiconductor region 3. その後、酸素雰囲気中での酸化珪素をターゲットとするスパッタ法によって、ゲイト絶縁膜(酸化珪素) Thereafter, by a sputtering method using silicon oxide in an oxygen atmosphere with the target, the gate insulating film (silicon oxide)
4を厚さ50〜300nm、例えば100nmだけ形成した。 4 a thickness 50 to 300 nm, for example to form only 100 nm. この厚さは、TFTの動作条件等によって決定される。 This thickness is determined by the operating conditions and the like of the TFT.

【0015】次にスパッタ法によって、アルミニウム皮膜を厚さ500nmだけ形成し、これを混酸(5%の硝酸を添加した燐酸溶液)によってパターニングし、ゲイト電極・配線5を形成した。 [0015] then by sputtering, an aluminum film was formed by a thickness 500 nm, which was patterned by a mixed acid (5% of the phosphoric acid solution with the addition of nitric acid) to form a gate electrode and wiring 5. エッチングレートは、エッチングの温度を40℃としたときに225nm/分であった。 The etching rate was 225 nm / min when the temperature of the etched and 40 ° C.. このようにして、TFTの外形を整えた。 In this way, it trimmed the outer shape of the TFT. このときのチャネルの大きさは、いずれも長さ8μm、幅20 The size of the channels in this case are all length 8 [mu] m, width 20
μmとした。 It was μm.

【0016】さらに、陽極酸化法によってアルミニウム配線の表面に酸化アルミニウムを形成した。 Furthermore, to form aluminum oxide on the surface of the aluminum wiring by anodization. 陽極酸化の方法としては、本発明人等の発明である特願平3−23 As a method for anodizing is an invention of the present inventors human Hei 3-23
1188もしくは特願平3−238713に記述される方法を用いた。 Using the method described in the 1188 or Japanese Patent Application No. 3-238713. 詳細な実施の様態については、目的とする素子の特性やプロセス条件、投資規模等によって変更を加えればよい。 For aspects of the detailed implementation, characteristics and process conditions of the element of interest, may be added to change the investment scale and the like. 本実施例では、陽極酸化によって、厚さ250nmの酸化アルミニウム被膜を形成した。 In this embodiment, by anodization, to form an aluminum oxide film having a thickness of 250 nm.

【0017】その後、ゲイト酸化膜を通したイオン注入法によって、N型ソース/ドレイン領域6を形成した。 [0017] Thereafter, by ion implantation through a gate oxide film, to form a N-type source / drain region 6.
不純物濃度は8×10 19 cm -3となるようにした。 The impurity concentration was controlled to be 8 × 10 19 cm -3. イオン源としては、リンイオンを用い、加速電圧110ke The ion source, with phosphorus ions, the acceleration voltage 110ke
Vで注入した。 It was injected at V. 加速電圧はゲイト酸化膜の厚さや半導体領域3の厚さを考慮して設定される。 Acceleration voltage is set in consideration of the thickness and the thickness of the semiconductor region 3 of the gate oxide film. イオン注入法のかわりに、イオンドーピング法を用いてもよい。 Instead of an ion implantation method, or by an ion doping method. イオン注入法では注入されるイオンは質量によって分離されるので、不必要なイオンは注入されることがないが、イオン注入装置で処理できる基板の大きさは限定される。 Since the ion implantation ions implanted are separated by mass, but never unwanted ions are implanted, the size of the substrate that can be processed by the ion implantation apparatus is limited. 一方、イオンドーピング法では、比較的大きな基板(例えば対角30インチ以上)も処理する能力を有するが、水素イオンやその他不必要なイオンまで同時に加速されて注入されるので、基板が加熱されやすい。 On the other hand, the ion doping method, has the ability to process relatively large substrates (e.g., a diagonal 30 inches or more) also, because it is injected are accelerated at the same time hydrogen ions and other unwanted ions, the substrate is heated easily .

【0018】このようにして、オフセット領域を有するTFTが作製された。 [0018] Thus, TFT having an offset region was produced. さらに、レーザーアニール法によって、ゲイト電極部をマスクとしてソース/ドレイン領域の再結晶化をおこなった。 Further, the laser annealing, was subjected to recrystallization of the source / drain regions using the gate electrode portion as a mask. レーザーアニールの条件は、例えば特願平3−231188や同3−23871 Conditions of the laser annealing, for example, Japanese Patent Application No. 3-231188 and the same 3-23871
3に記述されている方法を使用した。 Using the method described in 3. そして層間絶縁物7として、酸化珪素をRFプラズマCVD法で形成した。 And as an interlayer insulator 7, thereby forming silicon oxide in an RF plasma CVD method. この様子を図2(A)に示す。 This is shown in FIG. 2 (A).

【0019】その後、層間絶縁物7とゲイト絶縁膜4にコンタクトホールを形成し、スパッタ法によってアルミニウム膜を厚さ250〜1000nm、例えば500nm形成し、これをパターニングして第1の集積回路層の配線(図1の第2配線にあたる)8を形成した。 [0019] Thereafter, contact holes are formed in the interlayer insulator 7 and the gate insulating film 4, thickness 250~1000nm an aluminum film by sputtering, for example 500nm formed, the first integrated circuit layer is patterned to wiring (corresponding to second wiring in FIG. 1) 8 was formed. そして、スピンコーティング法によって、ポリイミド原料(例えば東レ製セミコファイン)を塗布し、これを450〜55 Then, by a spin coating method, a polyimide material (e.g., manufactured by Toray Industries, Inc. Semicofine Fine) is applied, it 450-55
0℃で縮合させて、ポリイミド膜9を厚さ0.5〜5μ 0 by condensation at ° C., thickness 0.5~5μ the polyimide film 9
m、例えば3μm形成した。 m, for example, to 3μm is formed. その平坦度は、2インチウェファー内で0.1μm以内となるようにした。 Its flatness was made to be within 0.1μm in 2 inches web fur. ここまでの状態を図2(B)に示す。 The state up to this is shown in FIG. 2 (B).

【0020】その後、プラズマCVD法によって、基板温度300〜400℃、例えば320℃でアモルファスシリコン膜を堆積し、さらに、これを島状にパターニングした後、ゲイト酸化膜として、酸化膜4と同じ条件で酸化珪素膜11を形成した。 [0020] Thereafter, by a plasma CVD method, a substrate temperature of 300 to 400 ° C., and depositing an amorphous silicon film, for example, 320 ° C., further after patterning this into an island shape, as a gate oxide film, the same conditions as oxide film 4 in forming a silicon oxide film 11. さらに、この状態でエキシマーレーザー光を照射して、島状半導体領域10を活性化した。 Further, by irradiating the excimer laser beam in this state to activate the island-shaped semiconductor region 10. この様子を図2(C)に示す。 This is shown in FIG. 2 (C). このときのレーザーアニールの条件は、以下のものとした。 Laser annealing conditions at this time were as follows. レーザー : KrFレーザー、波長248nm、 Laser: KrF laser, a wavelength of 248nm,
パルス幅10ナノ秒 照射エネルギー:200mJ 照射パルス数 ;20ショット Pulse width 10 ns irradiation energy: 200 mJ number of irradiation pulses; 20 shots

【0021】なお、レーザー照射の際に、基板を300 [0021] It should be noted that, at the time of laser irradiation, the substrate 300
〜400℃、例えば350℃に加熱しておくと、再現性よく、高移動度のシリコン膜が得られた。 To 400 ° C., for example, previously heated to 350 ° C., with good reproducibility, a silicon film having a high mobility is obtained. 例えば、基板を350℃に加熱してレーザーを照射した場合には、シリコン膜の電子移動度は、平均値が80cm 2 /Vs For example, when irradiated with a laser to heat the substrate to 350 ° C., the electron mobility of the silicon film, the average value of 80 cm 2 / Vs
で、70〜90cm 2 /Vsの範囲に80%が存在したのに対し、基板温度を室温として、レーザーを照射した場合には平均値が60cm 2 /Vsで、50〜70cm In, while 80% in the range of 70~90cm 2 / Vs was present, a substrate temperature of room temperature, an average value of 60cm 2 / Vs when irradiated with laser, 50 to 70 cm
2 /Vsの範囲には、40%しか存在しなかった。 In the range of 2 / Vs, only 40 percent did not exist. このように、基板温度を適当な温度に保つことによって信頼性を高めることができた。 Thus, it was possible to improve the reliability by maintaining the substrate temperature at an appropriate temperature.

【0022】また、レーザーの照射にあたっては、本実施例では、ソース/ドレイン6の活性化や半導体領域1 Further, when the irradiation of the laser, in this embodiment, the activation and the semiconductor region 1 of the source / drain 6
0の活性化においては、2インチウェファーを図3に示すように32分割し、番号の順番に、ほぼ正方形のレーザー光(図の斜線部)を順番に照射した。 In the activation of 0, a 2 inches web fur and 32 divided as shown in FIG. 3, the order number, and irradiated substantially square laser beam (shaded portion in the figure) in order. レーザーアニールは、熱アニールに比べて生産性が低いように思われるかもしれないが、本実施例で用いたエキシマーレーザーの繰り返し周波数は200Hzであり、ウェファー上の1か所の処理に要する時間は、0.1秒である。 Laser annealing, might seem to be less productive than the thermal annealing, the repetition frequency of the excimer laser used in this embodiment is 200 Hz, the time required for one location processing on the wafer is , it is 0.1 seconds. したがって、ウェファーが移動する時間を考慮しても、1枚のウェファーを処理する時間は10秒弱であり、ウェファーの自動搬送をおこなえば、1時間に200枚以上のウェファーを処理することが出来る。 Therefore, even taking into account the time that wafers are moved, the time to process a single wafer is 10 seconds weak, by performing automatic transfer of wafers can be processed 200 or more sheets of wafers per hour .

【0023】ウェファーを大きくすることや、レーザーの出力を大きくすることは、ウェファーの差換えを省略し、また、レーザービームの面積を大きくすることが可能で処理時間のさらなる短縮を可能とする。 [0023] and to increase the wafer, increasing the output of the laser is to omit the presumed dead, switch of the wafer, also allows further shortening of the available processing time is possible to increase the area of ​​the laser beam.

【0024】その後、第1の集積回路層と同じように、 [0024] Thereafter, as in the first integrated circuit layer,
アルミニウム(陽極酸化膜で覆われている)でゲイト配線・電極12を形成したのち、ボロンイオンの打ち込みとレーザーアニールによってソース/ドレイン13を形成し、さらにスパッタ法によって酸化珪素膜14を堆積してこれを層間絶縁物とした。 After forming the aluminum gate wiring electrode 12 (anode covered with an oxide film), to form a source / drain 13 by implanting and laser annealing of boron ions, by depositing a silicon oxide film 14 by further sputtering This was an interlayer insulating material. この様子を図2(D)に示す。 This is shown in FIG. 2 (D).

【0025】ついで、層間絶縁物(酸化珪素)14、ゲイト絶縁膜(酸化珪素)11、層間絶縁物(ポリイミド)9を貫通して、コンタクトホール15を形成した(図2(E))。 [0025] Then, an interlayer insulator (silicon oxide) 14, the gate insulating film (silicon oxide) 11, through the interlayer insulator (polyimide) 9, to form a contact hole 15 (FIG. 2 (E)). コンタクトホールの直径は、ポリイミド層間絶縁物の厚さの2倍の6μmとした。 The diameter of the contact hole was twice the 6μm thick polyimide interlayer insulator. そして、スパッタ法によってアルミニウム被膜を厚さ250〜30 Then, the thickness of the aluminum coating by sputtering of 250-30
00nm、例えば1500nmだけ形成し、コンタクトホールを完全に埋めてから、異方性エッチングによって、1000nmだけエッチングした。 Nm, for example, it is formed by 1500 nm, from filling the contact hole completely by anisotropic etching to 1000nm by etching. その後、このアルミニウム膜をパターニングして、配線(図1では第4 Then, by patterning the aluminum film, the wiring (in Fig. 1 4
配線にあたる)16を形成した。 Corresponds to the wiring) 16 was formed. この際、アルミニウムの膜厚が小さいと、コンタクトホールにおいて、断線をおこしてしまうので注意が必要である。 At this time, the film thickness of the aluminum is small, a contact hole, it is necessary to note that would cause breakage.

【0026】このようにして、図2(F)に示すような2層集積回路を形成することができた。 [0026] In this way, it was possible to form a two-layer integrated circuit shown in FIG. 2 (F). さらに多層の集積回路を形成するには、以上の操作を繰り返せばよい。 Further forming a multilayer integrated circuit, it may be repeated more operations.

【0027】 [0027]

【発明の効果】本発明によって、多層集積回路を確実に形成できた。 [Effect of the Invention] According to the present invention, it could be reliably formed multilayer integrated circuits. 本発明では、従来の単結晶ウェファー上に集積回路を多層化するのみならず、絶縁基板上に多層集積回路を作製することもできる。 In the present invention, not only multi-layered integrated circuit on a conventional single crystal wafer, it is also possible to produce a multi-layer integrated circuit on an insulating substrate. 特に絶縁基板上では、 In particular, an insulating substrate,
配線と基板間の容量がないために、半導体の移動度が小さくても、十分に高速な動作が可能である。 Because there is no capacitance between the wiring and the substrate, even with a small semiconductor mobility, it is possible to sufficiently high-speed operation. 例えば、電子の移動度が50cm 2 /Vs程度(単結晶では500 For example, the mobility of about 50 cm 2 / Vs electron (a single crystal 500
cm 2 /Vs以上)であっても、100MHzのクロックで回路を駆動することが可能である。 Even cm 2 / Vs or higher), it is possible to drive the circuit with a clock of 100 MHz. さらに、本発明では、ゲイト配線を始めとする配線の材料としてアルミニウム等の低抵抗、高熱伝導の材料を使用しているので、発熱が少なく、冷却効率もよい。 Furthermore, in the present invention, a low resistance such as aluminum as a material of the wiring including the gate line, because it uses a material high thermal conductivity, heat generation is small, may be cooling efficiency. 純粋なアルミニウムは、エレクトロマイグレーション等、機械的な応力に弱いので、例えば微量のシリコン等を添加したアルミニウム合金を使用しても同じ効果が得られる。 Pure aluminum, electromigration or the like, so vulnerable to mechanical stresses, the same effect can be obtained by using, for example, aluminum alloy containing silicon traces, and the like. このように本発明は産業上、極めて有益な発明であると考えられる。 Thus, the present invention is industrially is considered to be extremely useful invention.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の集積回路の概念図を示す。 1 shows a conceptual view of an integrated circuit of the present invention.

【図2】 本発明の実施例を示す。 Figure 2 shows an embodiment of the present invention.

【図3】 本発明の実施例を示す。 Figure 3 shows an embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・基板 2・・・下地酸化膜 3、10・・・島状半導体領域 4、11・・・ゲイト酸化膜 5、12・・・ゲイト電極・配線 6、13・・・ソース/ドレイン 7、14・・・層間絶縁物(酸化珪素) 8、16・・・金属配線 9・・・層間絶縁物(ポリイミド) 15・・・コンタクトホール 1 ... substrate 2 ... underlying oxide film 3, 10 ... island-shaped semiconductor regions 4, 11 ... gate oxide film 5 and 12 ... gate electrode and wiring 6,13 ... source / drain 7,14 ... interlayer insulator (silicon oxide) 8,16 ... metal wiring 9 ... interlayer dielectric (polyimide) 15 ... contact hole

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 29/784

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体もしくは絶縁体基板上に形成された薄膜トランジスタを有する第1の層と、前記第1の層上に層間絶縁物を介して形成された薄膜トランジスタを有する第2の層とを有する半導体集積回路において、前記第2の層の薄膜トランジスタの半導体層はレーザー光もしくはそれと同等な強光の照射によって活性化され、 Having a first layer and a second layer having a thin film transistor formed with an interlayer insulator on the first layer having a 1. A semiconductor or thin film transistor formed on an insulator substrate in the semiconductor integrated circuit, the semiconductor layer of the thin film transistor of the second layer is activated by irradiation of a laser beam or equivalent thereto strong light,
    かつ、前記第2の層の薄膜トランジスタのゲイト電極は、酸化アルミニウムに被覆されたアルミニウムを主成分とする金属からなることを特徴とする半導体集積回路。 And, the thin film transistor of the gate electrode of the second layer, a semiconductor integrated circuit which comprises a metal whose main component is coated on the aluminum oxide aluminum.
  2. 【請求項2】 半導体もしくは絶縁体基板上に形成された薄膜トランジスタを有する第1の層と、前記第1の層上に有機材料の層間絶縁物を介して形成された薄膜トランジスタを有する第2の層とを有することを特徴とする半導体集積回路。 2. A semiconductor or second layer having a first layer having a thin film transistor formed on an insulator substrate, the first thin film transistor formed with an interlayer insulator of the organic material on the layer the semiconductor integrated circuit characterized by having and.
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