JPH05328290A - Data reproduction processing circuit - Google Patents

Data reproduction processing circuit

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JPH05328290A
JPH05328290A JP12503392A JP12503392A JPH05328290A JP H05328290 A JPH05328290 A JP H05328290A JP 12503392 A JP12503392 A JP 12503392A JP 12503392 A JP12503392 A JP 12503392A JP H05328290 A JPH05328290 A JP H05328290A
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JP
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error
data
correction
circuit
interpolation
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Application number
JP12503392A
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Japanese (ja)
Inventor
Katsumi Karasawa
勝己 柄沢
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PURPOSE: To make a prescribed interpolation or over possible even when an error rate is deteriorated.
CONSTITUTION: A data reproduction circuit 32 reproduces input data from an input terminal 30 and stores information data and its error check code CRCC to a data memory 34. Circuits 36, 38, 40 decode an error check code to correct a transmission error on the memory 34. A correction counter 42 counts the correction processing by the error processing circuit 40 and when a prescribed correction processing frequency or over, the data are read from the memory 34, a switch 46 is switched to a contact point (b) and an interpolation circuit 48 is made to be line interpolation. An check circuit 44 detects an error by means of the CRCC and when there is any error, a switch 50 is switched to the contact point (b), Thus, the interpolated value of the interpolation circuit 48 is outputted to an output terminal 52.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、データ再生処理回路に関する。 The present invention relates to relates to a data reproduction processing circuit.

【0002】 [0002]

【従来の技術】ディジタル・データの伝送システム(記録再生システムを含む。)では、誤り検出訂正符号により伝送誤りを検出訂正する。 In transmission systems of the prior art digital data (including the recording and reproducing system.), For detecting and correcting transmission errors by the error detection correction code. 即ち、送信側には、誤り検出訂正符号を付加する誤り検出訂正符号化回路を設け、 That is, the sender is provided with an error detection and correction encoding circuit for adding an error detection correction code,
受信側には、当該誤り検出訂正符号により伝送誤りを検出訂正し、訂正不能の誤りを補間するデータ再生処理回路を設ける。 The receiving side, the error detection correction code by detecting correct transmission errors, uncorrectable providing data reproduction processing circuit for interpolating an error.

【0003】図4は、従来のデータ再生処理回路の構成ブロック図を示す。 [0003] Figure 4 shows a block diagram of a conventional data reproduction circuit. 入力端子10には、誤り検出訂正符号化され、且つ伝送系により一定確率で伝送誤りを生じたデータ又は符号列が入力する。 The input terminal 10 is ECC encoded, and data or code sequence generated transmission errors at a certain probability by a transmission system is input. 具体的には、ディジタル・ビデオ・テープ・レコーダの再生ヘッド出力や、ディジタル通信回線からの受信信号などである。 Specifically, the reproducing head output and a digital video tape recorder, and the like received signal from the digital communication line.

【0004】データ再生回路12は、入力端子10からのデータを復調し、同期ブロックの同期コードにより各同期ブロックを分離し、同期ブロックのIDを認識する。 [0004] Data reproduction circuit 12 demodulates the data from the input terminal 10, separates each sync block by sync code of the sync block and recognizes an ID of the sync block. データ再生回路12により再生されたデータ(情報データと、誤り検出訂正のためのパリティ)は、認識されたIDに従いデータ・メモリ14に書き込まれる。 (Information data parity for error detection and correction) data reproduced by the data reproducing circuit 12 is written into the data memory 14 in accordance with the recognized ID.

【0005】データ再生回路12による再生データはまた、シンドローム計算回路16にも供給される。 [0005] reproduced data by the data reproducing circuit 12 is also supplied to the syndrome calculation circuit 16. シンドローム計算回路16は、周知の方法により、誤り検出訂正のためのシンドロームを計算し、各符号列のシンドロームをシンドローム・メモリ18に順次書き込む。 Syndrome calculation circuit 16, by a known method, calculates a syndrome for error detection and correction, sequentially writes the syndrome of each code sequence in the syndrome memory 18.

【0006】誤り処理回路20はシンドローム・メモリ18を参照して、データ・メモリ14の誤りデータを検出訂正し、訂正不能の場合には修正フラグをデータ・メモリ14の対応箇所に書き込む。 [0006] Error processing circuit 20 with reference to the syndrome memory 18, detects correct erroneous data in the data memory 14, in the case of uncorrectable writes the modified flag in the corresponding portion of the data memory 14. 具体的には、先ず、シンドローム・メモリ18を参照して誤りを検出し、訂正可能な場合には誤り位置及び誤りパターンを計算する。 Specifically, first, it detects an error with reference to the syndrome memory 18, if correctable calculates an error position and an error pattern.
そして、訂正可能な誤りに対しては、算出された誤り位置に記憶される誤りデータをデータ・メモリ14から読み出し、誤りパターンを加算して、再度データ・メモリ14に書き込む。 And, for the correctable errors, read errors data stored in the calculated error position from the data memory 14, adds the error pattern, is written back to the data memory 14. 訂正不能な場合には、データ・メモリ14上の誤りデータをそのままにし、誤りデータを含む符号列に対し修正フラグをデータ・メモリ14に書き込み。 If correction of non writes error data in the data memory 14 as it is west, the correction flag to code train including the error data in the data memory 14.

【0007】誤り処理回路20は、具体的には、上記誤り処理を実行するためのマイクロプログラムやマイクロコードをロードした汎用のディジタル演算回路からなり、当該マイクロプログラム等の変更により機能を変更修正できる。 [0007] Error processing circuit 20 is specifically composed generic digital processing circuits loading the microprogram or microcode for performing said error processing can be changed modify the functions by changes such as the microprogram .

【0008】誤り処理回路20による誤り処理の後、データ・メモリ14のデータと修正フラグは順次読み出される。 [0008] After the error processing by the error processing circuit 20, data and correction flag of the data memory 14 are sequentially read out. 読み出されたデータはスイッチ22に印加され、 The read data is applied to the switch 22,
当該スイッチ22は読み出された修正フラグにより切り換えられる。 The switch 22 is switched by the correction flag read. スイッチ22は修正フラグが立っているときにはb接点に接続し、修正フラグが立っていないときにはa接点に接続する。 Switch 22 is connected to the contact b when the modification flag is set, connected to a contact point when the correction flag is not set. スイッチ22のa接点スイッチは直接、出力端子24に接続し、スイッチ22のb接点は補間回路26を介して出力端子24に接続する。 a contact switch directly switches 22, connected to the output terminal 24, b contact of the switch 22 is connected to the output terminal 24 via the interpolation circuit 26. 補間回路26は、スイッチ22のb接点からの信号から所定方法により補間信号を形成し、出力端子24に出力する。 Interpolator 26 forms an interpolation signal by a predetermined method from the signal from the b contact of the switch 22, to an output terminal 24.

【0009】即ち、データ・メモリ14から読み出された誤りの無いデータは、スイッチ22のa接点を介して、直接、出力端子24に出力される。 [0009] That is, there is no data error-read from the data memory 14, via the a-contact of the switch 22 directly output to the output terminal 24. 誤りのあるデータは、スイッチ22のb接点を介して補間回路26に印加され、補間回路26は、前値(又は前ラインの値)に置換して出力端子24に出力する。 Erroneous data is applied to the interpolation circuit 26 via the b-contact of the switch 22, the interpolation circuit 26 outputs replaced to the output terminal 24 to the previous value (or the value of the previous line).

【0010】このような誤り検出訂正回路は、ディジタル・ビデオ・テープ・レコーダ(VTR)の再生系に組み込まれており、そこでの誤り検出訂正処理を簡単に説明する。 [0010] Such error detection and correction circuit is incorporated in the reproducing system of the digital video tape recorder (VTR), briefly described error detection and correction process therein.

【0011】ディジタルVTRでの、1ラインの記録フォーマットを図5に示し、1トラックの記録フォーマットを図6に示す。 [0011] in the digital VTR, it shows a recording format of one line in FIG. 5 shows a recording format of one track in FIG. 図5に示すように、1ラインは、同期データ、ID、mシンボルの情報データ及び当該情報データに対する(n−m)シンボルの誤り検出訂正符号(内符号パリティ)で構成される。 As shown in FIG. 5, one line, synchronous data, ID, composed for the information data and the information data of m symbols (n-m) symbols of the ECC code (inner code parity). 1トラックでは、図5の符号列を複数ライン分、縦に配置し、縦方向には外符号を形成する。 In one track, a plurality of lines of code string of FIG. 5, are arranged vertically, the vertical direction to form the outer code. 内符号と外符号とで誤り検出訂正の積符号ブロックを形成する。 Forming a product code block of the error detection and correction by the inner code and the outer code. 信号の伝送順序は、図6において内符号方向に一致する。 Transmission order of the signal coincides with the inner code direction in FIG.

【0012】図7は誤り検出訂正のフローチャートを示す。 [0012] Figure 7 shows a flowchart of the error detection and correction. 各再生符号列について内符号と外符号のシンドロームが計算され、シンドローム・メモリに格納される。 Syndrome of the inner code and an outer code for each reproduction code train is calculated and stored in the syndrome memory. 1
トラック分のシンドローム(内符号シンドロームがq It tracks syndrome (inner code syndrome q
個、外符号シンドロームがm個)が書き込まれた後、先ず、内符号の誤り検出訂正処理を実行する。 Pieces, after the outer code syndrome are m) is written, firstly, performs error detection and correction process of the inner code. 即ち、0行目のシンドロームをシンドローム・メモリから読み出し、誤りの有無を調べる。 In other words, reading the syndrome of the 0 line from the syndrome memory, it examines the presence or absence of an error. 1個の誤りのときには1訂正し、2個の誤りのときには2訂正し、3以上の誤りのときには訂正不能なので修正フラグをセットし、次の行の処理に移る。 1 1 correct when errors, two 2 correct when the error, sets the correction flag because uncorrectable when three or more errors, the flow moves to the next line processing. 勿論、誤りが無いときには、何もせず次の行の処理に移る。 Of course, when there is no error, nothing without moves to the processing of the next line. 以上の処理を内符号のp行分について実行する。 Run for p rows of the inner code the above process.

【0013】内符号の処理が終了したら、外符号の処理に移る。 [0013] in When the processing of the code is finished, the flow moves to the outer code processing. 外符号についても、基本的には内符号の処理と同じであり、各列について、外符号のシンドロームをシンドローム・メモリから読み出し、誤りの有無を調べる。 For even outer code is basically the same as the processing of the inner code for each row, it reads the syndrome of the outer code from the syndrome memory, check for errors. 1誤りのときには1訂正し、2誤りのときには2訂正し、3以上の誤りのときには訂正不能なので修正フラグをセットし、次の列の処理に移る。 1 1 Correct when the error, when the second error 2 Correct, sets the correction flag because uncorrectable when three or more errors, the flow moves to the next column process. 勿論、誤りが無いときには、何もせず次の行の処理に移る。 Of course, when there is no error, nothing without moves to the processing of the next line. 以上の処理を外符号のm列分について実行する。 The performed for m columns worth of outer code above processing.

【0014】以上の処理の後、データ・メモリからデータと、内符号列及び外符号列の復号結果である修正フラグを読み出す。 [0014] After the above processing, reads the data from the data memory, the correction flag is a result of decoding the inner code train and outer code train. 内符号列と外符号列の両方で修正フラグが立っているとき、データ・メモリから読み出されたデータは誤りであると判断され、補間回路により補間される。 When the modified flag in both the inner code sequence and an outer code sequence is set, data read from the data memory is determined to be in error is interpolated by the interpolation circuit. 内符号列と外符号列の少なくとも一方で修正フラグが立っていないときには、データ・メモリから読み出されたデータは正しいと判断され、補間を受けずにそのまま出力される。 When at least correction flag while the inner code sequence and an outer code sequence is not set, the data read out from the data memory is determined to be correct, is directly output without being interpolated.

【0015】 [0015]

【発明が解決しようとする課題】画像データの場合、訂正不能なときには補間により誤りデータを修正できる。 For the image data [0005], when correction of impossible can correct erroneous data by interpolation.
しかし、VTRのような電磁変換系では、ヘッドの目詰まりや磁気テープの傷によるバースト・エラーが発生し、誤り率が極度に悪化することがある。 However, in the electromagnetic conversion system such as VTR, a burst error occurs due to clogging or magnetic tape wound of the head, may be error rate is significantly deteriorated. 例えば、図8 For example, Figure 8
に示すような記録フォーマットで画像データ(情報データ)を磁気テープに記録再生する記録再生装置で、図9 In recording and reproducing apparatus for recording and reproducing image data (information data) on the magnetic tape in the recording format as shown in FIG. 9
に示すような誤りが発生したとする。 It is an error as shown in occurs. 図9において、2 9, 2
つの×印を結ぶ2本の横線及び2本の縦線が、誤りの発生箇所を示す。 2 horizontal lines and two vertical lines connecting One of × mark indicates the occurrence location of an error. このとき、内符号による誤り検出訂正には、94符号列の2訂正及び2符号列の訂正不能処理が必要になり、外符号による誤り検出訂正には、92符号列の2訂正処理が必要になる。 In this case, the error detection and correction by the inner code, 94 2 correction and 2 uncorrectable processing code string of the code string is required, the error detection correction by the outer code is required two correction of 92 code sequences Become.

【0016】図10は、各誤り検出訂正過程におけるステップ数を示す。 [0016] Figure 10 shows a number of steps in each ECC process. 各ブロックの右側の数値がステップ数を示す。 Right value of each block indicating the number of steps. 上述の内符号と外符号の誤り検出訂正処理に対し1トラックで割ける時間を20,000ステップと仮定すると、内符号の2訂正処理で11,280ステップ、訂正不能処理で40ステップ、外符号の2訂正処理で11,040ステップ、修正フラグの書き込みで96 When the devote time one track to the error detection and correction process of the inner code and an outer code described above assuming 20,000 steps, 11,280 steps 2 correction of the inner code, 40 steps with uncorrectable process, the outer code 11,040 step 2 correction processing, by writing correction flag 96
0ステップを要する。 It takes a 0 step. 即ち、1トラック当たり23,3 That is, 23, 3 per track
20ステップの時間が必要であり、訂正能力をオーバーし、修正フラグをデータ・メモリに書き込む時間的余裕が無くなる。 It requires 20 steps of time exceeds the correction capability, eliminates time margin for writing the correction flag in the data memory.

【0017】このように、従来例では、多数の誤りが発生した場合、修正フラグも書き込めなくなり、その結果、例えば画像データの場合には後段で補間しようとしても補間できなくなる。 [0017] Thus, in the conventional example, when a large number of errors occur, also no longer write correction flag, as a result, will not be able to interpolate trying interpolation later in the case of for example image data.

【0018】本発明は、このような不都合を解消したデータ再生処理回路を提示することを目的とする。 [0018] The present invention aims to present a data reproduction processing circuit that solve this problem.

【0019】 [0019]

【課題を解決するための手段】本発明に係るデータ再生処理回路は、情報データ、その誤り検出符号、及びこれらの誤り訂正符号からなる伝送データから当該情報データを再生するデータ再生処理回路であって、入力した情報データ及びその誤り検出符号を当該誤り訂正符号により誤り訂正する誤り訂正手段と、当該誤り訂正手段の所定の訂正処理回数を計数するカウント手段と、当該誤り検出符号により誤りを検出する誤り検出手段と、誤った情報データを代替する補間値を形成する補間手段とからなり、当該誤り訂正手段の所定回数の訂正処理により、 Means for Solving the Problems A data reproduction processing circuit according to the present invention, information data, there in the error detection code, and data reproduction processing circuit for reproducing the information data from the transmission data consisting of the error correction code Te, an error correction means for the information data and its error detection code has been entered to the error correction by the error correction code, a count means for counting a predetermined correction process count of the error correcting means, detecting an error by the error detection code an error detection unit that consists of a interpolation means for forming an interpolation value to replace the erroneous information data, the correction processing of a predetermined number of said error correction means,
当該補間手段の補間処理を切り換えると共に、当該誤り訂正手段からのフラグもしくは当該誤り検出手段の検出結果に応じて誤った情報データを当該補間手段の補間値で代替することを特徴とする。 It switches the interpolation processing of the interpolation means, characterized by alternate information false data in accordance with a detection result of the flag or the error detecting means from the error correcting means by the interpolation value of the interpolation means.

【0020】 [0020]

【作用】上記手段により、上記カウント手段により、伝送エラーの訂正処理を許容時間内に終えられるか否かが分かる。 By the action above means, by the counting means, whether it is completed correction of transmission errors in time allowed is seen. 許容時間内でない場合には、誤り検出符号により誤り検出し、補間手段の補間値もより時間遅れの生じないものにして、誤った情報データを補間する。 If it is not within the allowable time, and error detection by the error detection code, and those causing no more time delayed interpolation value of the interpolation means interpolates the erroneous information data. これにより、補間処理における所要時間を短縮できる。 This allows shortening the time required in the interpolation process. これらにより、連続して入力するデータを逐次的に支障なく連続的に再生処理できる。 These allows sequentially reproduced continuously processed without any trouble data input successively.

【0021】 [0021]

【実施例】以下、図面を参照して本発明の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings.

【0022】図1は、本発明の一実施例の構成ブロック図を示し、図2は、本実施例のデータ伝送フォーマットを示す。 [0022] Figure 1 shows a block diagram of an embodiment of the present invention, FIG. 2 shows a data transmission format of the present embodiment. 図2に示すように、本実施例では、誤り訂正の内符号パリティ及び外符号パリティの他に、誤り検出符号CRCCを追加する。 As shown in FIG. 2, in this embodiment, in addition to the inner code parity and an outer code parity of error correction, adding the error detection code CRCC.

【0023】図1の構成を説明する。 [0023] explaining the configuration of Figure 1. 30は、情報データに誤り検出符号CRCC付加し、これらに対して誤り訂正の内符号パリティ及び外符号パリティを付加して同期ブロック化した符号列の入力する入力端子、32は入力端子30に入力する符号列を復調し、同期ブロック毎の再生データ及びそのIDを出力するデータ再生回路、 30 adds an error detection code CRCC information data, input to the input terminal of the inner code parity and synchronization by adding an outer parity blocks and code string thereof to the error correction, 32 denotes an input to the input terminal 30 data reproduction circuit for demodulating a code sequence, and outputs the reproduced data and the ID of the synchronization each block that,
34は、データ再生回路32により再生されたデータ(情報データと、その誤り検出符号CRCC)を一時記憶するデータ・メモリ、36は、データ再生回路32による再生データからシンドロームを計算するシンドローム計算回路、38はシンドローム計算回路36により計算されたシンドロームを記憶するシンドローム・メモリである。 34, (information data and its error detection code CRCC) data reproduced by the data reproducing circuit 32 temporarily stores data memory, 36, syndrome calculation circuit for calculating a syndrome from the reproduced data by the data reproducing circuit 32, 38 is a syndrome memory for storing the syndrome calculated by the syndrome calculation circuit 36.

【0024】なお、これらの回路32,34,36,3 [0024] In addition, these circuits 32,34,36,3
8の夫々は、図4の回路12,14,16,18と同じ機能を果たす。 8 each performs the same function as the circuit 12, 14, 16 and 18 in FIG. 4.

【0025】40は、シンドローム・メモリ38を参照して、データ・メモリ34の誤りデータを検出訂正し、 [0025] 40, with reference to the syndrome memory 38, detects correct erroneous data in the data memory 34,
訂正不能の場合に修正フラグをセットする誤り処理回路、42は誤り処理回路40の訂正処理回数をカウントする訂正カウンタである。 Error processing circuit to set the correction flag in the case of uncorrectable, 42 is a correction counter for counting the correct number of times of processing of the error processing circuit 40. なお、誤り処理回路40は、 The error processing circuit 40,
誤り処理回路20と同様に、上記誤り処理を実行するためのマイクロプログラムやマイクロコードをロードした汎用のディジタル演算回路からなる。 Like the error processing circuit 20, consisting of a digital arithmetic circuit of the general-purpose loading the microprogram or microcode for executing the error processing.

【0026】44は、データ・メモリ34から読み出されたデータ(情報データとその誤り検出符号CRCC) [0026] 44, the data read from the data memory 34 (information data and its error detection code CRCC)
から情報データの誤りを検出する誤り検出回路、46 Error detecting circuit for detecting an error of the information data from, 46
は、データ・メモリ34から読み出される修正フラグ(a接点)又は誤り検出回路44から出力される誤り検出信号(b接点)を選択するスイッチである。 Is a switch for selecting an error detection signal output from the correction flag (a contact) or an error detection circuit 44 is read out from the data memory 34 (b contact). スイッチ46は訂正カウンタ42の出力により切り換えられる。 Switch 46 is switched by the output of the correction counter 42.

【0027】47はデータ・メモリ34から読み出された情報データ及びその誤り検出符号CRCCから誤り検出符号CRCCを除去するCRCC除去回路、48は、 [0027] 47 CRCC removal circuit for removing an error detection code CRCC from the information data and its error detection code CRCC read out from the data memory 34, 48,
CRCC除去回路47の出力(情報データ)から補間データを形成する補間回路、50はCRCC除去回路47 Interpolator forming the interpolated data from the output (information data) of the CRCC removal circuit 47, 50 is CRCC removal circuit 47
の出力(情報データ)をa接点から補間回路48に、又はb接点から出力端子50に供給するスイッチである。 Output (information data) to the interpolation circuit 48 from a contact point, or a switch to the output terminal 50 from the b-contact.
スイッチ50はスイッチ46の出力により切り換えられる。 Switch 50 is switched by the output of the switch 46. 補間回路48は訂正カウンタ42により制御される。 Interpolation circuit 48 is controlled by the correction counter 42. 52は、再生データ又は補間データの出力端子である。 52 is an output terminal of the reproduced data or interpolation data.

【0028】図1の動作を説明する。 [0028] explaining the operation of Figure 1. 入力端子30には、図2に示すような伝送フォーマットのデータ列が伝送媒体から入力する。 The input terminal 30, the data sequence of a transmission format as shown in FIG. 2 input from the transmission medium. データ再生回路32は、入力端子30からのデータを復調し、同期ブロックの同期コードにより各同期ブロックを分離し、同期ブロックのIDを認識する。 Data reproduction circuit 32 demodulates the data from the input terminal 30, separates each sync block by sync code of the sync block and recognizes an ID of the sync block. データ再生回路32により再生されたデータ(情報データとその誤り検出符号CRCC)は、認識されたIDに従いデータ・メモリ34に書き込まれる。 Data reproduced by the data reproducing circuit 32 (information data and its error detection code CRCC) is written into the data memory 34 in accordance with the recognized ID.

【0029】データ再生回路32による再生データ(情報データ、誤り検出符号CRCC、並びにこれらの誤り訂正用パリティ)は、シンドローム計算回路36に供給され、シンドローム計算回路36は、周知の方法により、誤り検出訂正のためのシンドロームを計算し、各符号列のシンドロームをシンドローム・メモリ38に順次書き込む。 The reproduced by the data reproducing circuit 32 data (information data, error detection code CRCC, and these parity error correction) are supplied to the syndrome calculation circuit 36, the syndrome computation circuit 36, by a known method, the error detection the syndromes for the corrected calculated sequentially writes the syndrome of each code sequence the syndrome memory 38.

【0030】誤り処理回路40はシンドローム・メモリ38を参照して、データ・メモリ34の誤りデータを検出訂正し、訂正不能の場合には修正フラグをデータ・メモリ34の対応箇所に書き込む。 The error processing circuit 40 with reference to the syndrome memory 38, detects correct erroneous data in the data memory 34, in the case of uncorrectable writes the modified flag in the corresponding portion of the data memory 34. 訂正カウンタ42は、 Correction counter 42,
所定期間内に、誤り処理回路40による訂正処理回数をカウントする。 Within a predetermined time period, to count the correct number of times of processing by the error processing circuit 40.

【0031】具体的には、誤り処理回路40は、先ず、 [0031] Specifically, the error processing circuit 40, first,
シンドローム・メモリ38を参照して誤りを検出し、訂正可能な場合には誤り位置及び誤りパターンを計算する。 Detecting an error with reference to the syndrome memory 38, if correctable calculates an error position and an error pattern. そして、訂正可能な誤りに対しては、算出された誤り位置に記憶される誤りデータをデータ・メモリ34から読み出し、誤りパターンを加算して、再度データ・メモリ34に書き込む。 And, for the correctable errors, read errors data stored in the calculated error position from the data memory 34, adds the error pattern, is written back to the data memory 34. このとき、訂正カウンタ42はカウント・アップする。 In this case, the correction counter 42 counts up. 訂正不能な場合には、データ・メモリ14上の誤りデータをそのままにし、誤りデータを含む符号列に対し修正フラグをデータ・メモリ34に書き込み。 If correction of non writes error data in the data memory 14 as it is west, the correction flag to code train including the error data in the data memory 34.

【0032】訂正カウンタ42は、所定期間内に訂正回数が所定値に達すると、制御信号を出力し、誤り処理回路40及びデータ・メモリ34に訂正処理の中止とデータの読み出しを指示すると共に、スイッチ46をb接点に切り換えさせ、補間回路48に、より簡易な(即ち、 The correction counter 42, the correction number of times within a predetermined period reaches a predetermined value, and outputs a control signal, instructs the reading stop and data correction processing in the error processing circuit 40 and the data memory 34, let switches the switch 46 to the contact b, the interpolation circuit 48, a more simplified (i.e.,
短時間で処理できる)補間方法を選択させる。 Short time can be processed) to select the interpolation method. これは、 this is,
伝送エラーが多発した場合などに、誤り訂正用パリティによる訂正を厳密に実行すると、後続の入力データを処理する時間が無くなるので、以後の訂正処理を止め、簡易な補間方法に切り換えるようにしている。 Such as when a transmission error occurs frequently, the strictly perform the correction by the error correcting parity, since the time to process subsequent input data is eliminated, stopping the subsequent correction processing, and to switch to a simple interpolation method .

【0033】誤り処理回路40による誤り処理の終了後、又は、訂正カウンタ42のカウント値が所定値に到達すると、データ・メモリ34から情報データ及びその誤り検出符号CRCCと、これらの修正フラグが順次読み出される。 [0033] After completion of the error processing by the error processing circuit 40, or the count value of the correction counter 42 reaches a predetermined value, the information data and its error detection code CRCC from the data memory 34, these correction flag is sequentially It is read. 情報データ及びその誤り検出符号CRCC Information data and its error detection code CRCC
は誤り検出回路44及びCRCC除去回路47に印加され、修正フラグはスイッチ46のa接点に印加される。 It is applied to the error detection circuit 44 and CRCC removal circuit 47, correction flag is applied to a contact of the switch 46.
誤り検出回路44はCRCCにより情報データの誤りを検出し、誤りがあればCRCフラグを立てる。 Error detecting circuit 44 detects an error in the information data by CRCC, sets a CRC flag if there is an error.

【0034】訂正カウンタ42のカウント値が所定値未満の場合、即ち、伝送エラーが少ない場合には、スイッチ46はa接点に接続し、補間回路48は高度な補間方法により補間値を形成する。 [0034] If the count value of the correction counter 42 is less than the predetermined value, i.e., when less transmission error, the switch 46 is connected to a contact, the interpolation circuit 48 forming the interpolated value by sophisticated interpolation method. データ・メモリ34から読み出された情報データ及びそのCRCCはCRCC除去回路47に印加されてCRCCを除去される。 Information data and its CRCC read out from the data memory 34 is removed CRCC is applied to the CRCC removal circuit 47. データ・ data·
メモリ34から読み出された修正フラグはスイッチ46 The correction flag read out from the memory 34 a switch 46
を介してスイッチ50を制御する。 It controls the switch 50 via the. 修正フラグが立っているとき、スイッチ50はb接点に接続して、CRCC When the correction flag is set, the switch 50 is connected to the b contact, CRCC
除去回路47の出力(情報データ)は補間回路48に印加され、補間回路48による補間値が出力端子52に出力される。 The output of the cancellation circuit 47 (information data) is applied to the interpolation circuit 48, the interpolation value by the interpolation circuit 48 is outputted to the output terminal 52. 修正フラグが立っていないときには、スイッチ50はa接点に接続し、CRCC除去回路47の出力(情報データ)が出力端子52に出力される。 When the correction flag is not set, the switch 50 is connected to a contact point, the output of the CRCC removal circuit 47 (information data) is output to the output terminal 52.

【0035】訂正カウンタ42のカウント値が所定値以上のの場合、即ち、伝送エラーが多い場合には、スイッチ46はb接点に接続し、補間回路48は簡易な補間方法により補間値を形成する。 [0035] If the count value of the correction counter 42 that a predetermined value or more, i.e., if there are many transmission errors, the switch 46 is connected to the b contact, the interpolation circuit 48 forming the interpolated value by a simple interpolation method . データ・メモリ34から読み出された情報データ及びそのCRCCは誤り検出回路44及びCRCC除去回路47に印加される。 Information data and its CRCC read out from the data memory 34 is applied to the error detection circuit 44 and CRCC removal circuit 47. CRCC CRCC
除去回路47は情報データ及びそのCRCCからCRC CRC remover circuit 47 from the information data and its CRCC
Cを除去する。 To remove the C. 誤り検出回路44はCRCCにより誤りを検出し、誤りがあるときには出力のCRCフラグを立てる。 Error detecting circuit 44 detects an error by CRCC, when there is an error sets a CRC flag output. 誤り検出回路44の出力はスイッチ46を介してスイッチ50を制御する。 The output of the error detection circuit 44 controls the switch 50 via the switch 46.

【0036】CRCCにより誤りが検出されたとき、スイッチ50はb接点に接続して、CRCC除去回路47 [0036] When an error is detected by the CRCC, the switch 50 connected to the contact b, CRCC removal circuit 47
の出力(情報データ)は補間回路48に印加され、補間回路48による補間値が出力端子52に出力される。 Output (information data) is applied to the interpolation circuit 48, the interpolation value by the interpolation circuit 48 is outputted to the output terminal 52. C
RCCにより誤りが検出されなかったとき、スイッチ5 When no error is detected by the RCC, the switch 5
0はa接点に接続し、CRCC除去回路47の出力(情報データ)が出力端子52に出力される。 0 is connected to a contact point, the output of the CRCC removal circuit 47 (information data) is output to the output terminal 52.

【0037】従来例の場合と同様に、ディジタル・ビデオ・テープ・レコーダ(VTR)の再生系に組み込んだ場合を説明する。 [0037] As in the conventional example, the case where incorporated in the reproducing system of the digital video tape recorder (VTR). その場合、図2において、mは92シンボル、nは96シンボル、pは92ライン、qは96 In this case, in FIG. 2, m is 92 symbols, n represents 96 symbols, p is 92 lines, q 96
ラインである。 Is a line.

【0038】一例として、図3に示すような伝送誤りが発生したとする。 [0038] As an example, the transmission error as shown in FIG. 3 has occurred. 各再生符号列について内符号と外符号のシンドロームが計算され、シンドローム・メモリに順次格納される。 Syndrome of the inner code and an outer code for each reproduction code train are calculated and sequentially stored in the syndrome memory. 先ず、内符号の復号が開始され、図3の例では、96ラインの内符号列の内、94ラインで2訂正処理が実行され、残りの2ラインで訂正不能処理(即ち、修正フラグのセット)が実行される。 First, decoding of the inner code is started, in the example of FIG. 3, of the inner code sequence of 96 lines, 2 correction processing is performed on the 94 line, uncorrectable worked with the remaining two lines (i.e., a set of correction flag ) is executed. 2訂正処理の実行の都度、訂正カウンタ42がカウントアップする。 Each run of 2 correction, correction counter 42 is counted up.

【0039】内符号の復号処理が終了したら、外符号の復号処理が開始される。 [0039] in If decoding of the code is completed, decoding of the outer code is started. 内符号の復号処理により92個の外符号列全てで2つの誤りが検出される。 Two errors are detected in 92 pieces of the outer code sequence all the decoding of the inner code. 1トラックの復号時間が20,000ステップに制限されているが、64符号列の2訂正処理で20,000ステップに到達してしまうと、次のトラックの復号が開始されてしまう。 Although the decoding time of one track is limited to 20,000 steps and thus reached 20,000 Step 2 correction of 64 code string, decoding of the next track from being started. そこで、訂正カウンタ42は、訂正回数が所定値以上になると、誤り処理回路40、データ・メモリ3 Therefore, correction counter 42, the correction number becomes greater than a predetermined value, the error processing circuit 40, data memory 3
4、スイッ46及び補間回路48に未終了信号を供給する。 4, and supplies the non-end signal to the switch 46 and the interpolation circuit 48.

【0040】この未終了信号により、誤り訂正用パリティによる誤り訂正処理を終了し、スイッチ50は、CR [0040] The non-end signal, terminates the error correction by the error correcting parity, switch 50, CR
CCによる誤り検出結果により切換え制御される。 Is the switching control by the error detection result of the CC. また、補間回路48は、未終了信号の発生時には、ライン補間による補間値を出力し、未終了信号が発生していないときには前値補間による補間値を出力する。 Further, the interpolation circuit 48, when the generation of non-end signal, and outputs the interpolated value by the line interpolation, when the non-end signal is not generated and outputs the interpolated value by the pre-value interpolation. 即ち、伝送エラーが多い場合には、CRCCによる誤り検出とライン補間が採用され、補間処理が短時間で終了し、次の入力データを処理する時間的余裕ができる。 That is, when there are many transmission errors, error detection and line interpolation is employed by CRCC, the interpolation process is completed in a short time, it is enough time to process the next input data.

【0041】本実施例では、2誤り検出・2誤り訂正の誤り訂正符号を例に説明したが、本発明がこれに限定されないことは明らかである。 [0041] In this embodiment, the error correction code 2 error detection and second error correction has been described as an example, that the invention is not limited to this is obvious.

【0042】 [0042]

【発明の効果】以上の説明から容易に理解できるように、本発明によれば、別個に付加した誤り検出符号により伝送エラーを検出できるようにし、所定以上の伝送エラーに対しては簡易な補間方法を選択するので、伝送エラーが多くても所定時間内に高品質の情報データを出力できる。 As can be readily appreciated from the foregoing description, according to the present invention, to be able to detect a transmission error by the error detecting code separately added, simple interpolation for a given or more transmission errors since selecting method can output high-quality information data in a predetermined even number transmission errors time. 従って、例えばディジタルVTRなどの動画像の再生処理に非常に有効である。 Thus, for example, it is very effective in reproduction of moving images such as a digital VTR.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の一実施例の構成ブロック図である。 1 is a block diagram of an embodiment of the present invention.

【図2】 本実施例の伝送フォーマットである。 Figure 2 is a transmission format of the present embodiment.

【図3】 誤りの発生例である。 FIG. 3 is an example of the occurrence of errors.

【図4】 従来例の構成ブロック図である。 4 is a block diagram of a conventional example.

【図5】 同期ブロックのフォーマットである。 FIG. 5 is a format of the synchronous block.

【図6】 ディジタルVTRの1トラックの論理フォーマットである。 6 is a logical format of one track of digital VTR.

【図7】 図4の誤り処理回路20の動作フローチャートである。 7 is an operational flowchart of error processing circuit 20 in FIG. 4.

【図8】 ディジタルVTRの1トラックの論理フォーマットである。 8 is a logical format of one track of digital VTR.

【図9】 誤りの発生例である。 FIG. 9 is a example of the occurrence of errors.

【図10】 誤り処理のステップ数の一例である。 Figure 10 is an example of the number of steps of the error processing.

【符号の説明】 DESCRIPTION OF SYMBOLS

10:入力端子 12:データ再生回路 14:データ・メモリ 16:シンドローム計算回路 18:シンドローム・メモリ 20:誤り処理回路 22:スイッチ 24:出力端子 26:補間回路 30:入力端子 10: Input terminal 12: the data recovery circuit 14: data memory 16: the syndrome calculation circuit 18: the syndrome memory 20: error processing circuit 22: Switch 24: Output terminal 26: interpolating circuit 30: input terminals
32:データ再生回路 34:データ・メモリ 36: 32: the data reproducing circuit 34: data memory 36:
シンドローム計算回路 38:シンドローム・メモリ Syndrome calculation circuit 38: the syndrome memory
40:誤り処理回路 42:訂正カウンタ 44:誤り検出回路 46:スイッチ 47:CRCC除去回路 48:補間回路 50:スイッチ 52:出力端子 40: error processing circuit 42: Correction Counter 44: error detection circuit 46: Switch 47: CRCC removal circuit 48: Interpolation circuit 50: Switch 52: Output terminal

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 情報データ、その誤り検出符号、及びこれらの誤り訂正符号からなる伝送データから当該情報データを再生するデータ再生処理回路であって、入力した情報データ及びその誤り検出符号を当該誤り訂正符号により誤り訂正する誤り訂正手段と、当該誤り訂正手段の所定の訂正処理回数を計数するカウント手段と、当該誤り検出符号により誤りを検出する誤り検出手段と、誤った情報データを代替する補間値を形成する補間手段とからなり、当該誤り訂正手段の所定回数の訂正処理により、当該補間手段の補間処理を切り換えると共に、当該誤り訂正手段からのフラグもしくは当該誤り検出手段の検出結果に応じて誤った情報データを当該補間手段の補間値で代替することを特徴とするデータ再生処理回路。 1. A information data, the error detection code, and data to a reproduction processing circuit, the information data and its error detection code to the error inputted reproducing the information data from the transmission data consisting of the error correction code and error correcting means for error correction by the correction code, and counting means for counting a predetermined correction process number of the error correction means, and error detecting means for detecting an error by the error detection code, interpolation to replace the erroneous information data consists of a interpolation means for forming the value by correction of a predetermined number of said error correction means, switches the interpolation processing of the interpolation means, depending on the detection result of the flag or the error detecting means from the error correcting unit data reproduction processing circuit erroneous information data, characterized in that alternatively the interpolation value of the interpolation means.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001043120A1 (en) * 1999-12-08 2001-06-14 Robert Bosch Gmbh Method for the error concealment of digital audio data by means of spectral equalisation

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