JPH05275699A - Thin film transistor and manufacture thereof - Google Patents

Thin film transistor and manufacture thereof

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JPH05275699A
JPH05275699A JP6682592A JP6682592A JPH05275699A JP H05275699 A JPH05275699 A JP H05275699A JP 6682592 A JP6682592 A JP 6682592A JP 6682592 A JP6682592 A JP 6682592A JP H05275699 A JPH05275699 A JP H05275699A
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polycrystalline silicon
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thin film
film
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JP6682592A
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Japanese (ja)
Inventor
Yuichi Masaki
Hiroyoshi Nakamura
Takushi Nakazono
Hajime Sato
卓志 中園
弘喜 中村
肇 佐藤
裕一 正木
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PURPOSE: To eliminate a defect level in a mid-gap in channel, source and drain region, mainly formed of polycrystalline silicon, by allowing hydrogen to act effectively in those regions.
CONSTITUTION: A polycrystalline silicon film is formed on an insulating substrate 11, and Si ion is implanted for the formation of a polycrystalline silicon film 21. Then, a gate insulting film 31 is formed, a polycrystalline silicon film is provided thereon, and P ion is implanted to form a gate electrode 41. Arsenic ions are implanted into the polycrystalline silicon film 21 making use of the gate electrode 41 as a mask for the formation of a source region 25, a drain region 27, and a channel region 23. A protective film 51 is formed, contact holes 55 and 57 are provided to the source and the drain region, 25 and 27, respectively, and hydrogen ions are infected. Wiring 65 and 67 are formed and then annealed to enable H contained in the film to diffuse well. The channel region 23 is of 5×1019/cm3 H concentration. H ions are implanted into the source and the drain region, 25 and 27, to act on uncombined hands in the film to enable a mid-gap defect level to disappear.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は薄膜トランジスタに係り、特に多結晶シリコン膜が用いられて成る薄膜トランジスタおよびその製造方法に関する。 The present invention relates relates to a thin film transistor, to a thin film transistor and a manufacturing method thereof comprising in particular a polycrystalline silicon film is used.

【0002】 [0002]

【従来の技術】薄膜トランジスタは、読取り装置、感熱印字装置、液晶表示装置等の駆動回路素子として、あるいは液晶表示装置の画素選択スイッチとして種々利用されている。 BACKGROUND ART thin film transistor, reader, thermal printing apparatus, as a drive circuit element such as a liquid crystal display device, or have been variously utilized as a pixel selection switch of the liquid crystal display device. 特に、活性層に多結晶シリコンが用いられて成る薄膜トランジスタは高速応答が可能であることから、近年では注目を集めている。 In particular, a thin film transistor comprising a polycrystalline silicon is used for the active layer because it is capable of high-speed response, in recent years has attracted attention. そこでnチャンネル薄膜トランジスタを例にとり説明する。 So it will be described taking an n-channel TFT as an example.

【0003】この活性層は、シラン(SiH 4 )ガスの減圧熱化学気相法(LP−CVD)から成る多結晶シリコンで構成されている。 [0003] The active layer is silane is composed of polycrystalline silicon consisting of (SiH 4) pressure thermal chemical vapor deposition gas (LP-CVD). そして、この活性層に不純物として例えばリン(P)がドープされてソース領域,ドレイン領域が構成されている。 Then, for example, phosphorus as an impurity (P) is doped source region to the active layer, a drain region is formed. そして、これらソース領域,ドレイン領域にはアルミ(Al)電極が接続されている。 The source region, the drain region is connected with aluminum (Al) electrodes.

【0004】また、ソース領域とドレイン領域との間にはチャネル領域が形成され、このチャネル領域上には多結晶シリコン膜がアニールされて成る絶縁膜を介してゲート電極が設置されて薄膜トランジスタは構成されている。 [0004] Also, between the source region and the drain region a channel region is formed, a thin film transistor is placed a gate electrode through the insulating film polycrystalline silicon film is formed by annealing in the channel region is configured It is.

【0005】 [0005]

【発明が解決しようとする課題】ところで、上述したn The object of the invention is to be Solved by the way, n described above
チャネル薄膜トランジスタでは、ゲート電極に正の電圧を印加すると、チャネル領域に反転層が形成され、ドレイン電流(ID )が流れることとなる。 The channel TFT, when a positive voltage is applied to the gate electrode, an inversion layer is formed in the channel region, so that the flowing drain current (ID) is. しかし、従来の薄膜トランジスタでは、ゲート電極に負の電圧を印加してもドレイン電流(ID )が流れていた。 However, in the conventional thin film transistor, even if a negative voltage is applied to the gate electrode a drain current (ID) it was flowing. このような薄膜トランジスタの蓄積側でのドレイン電流(ID )の発生は、次のような問題を引き起こしてしまう。 Generation of the drain current at the accumulation side of such a thin film transistor (ID) is thereby causing the following problems.

【0006】通常のエンハンスメント型のトランジスタではゲート電圧が0(V)以下ではトランジスタはOF [0006] The transistor in the gate voltage is 0 (V) or less in the normal enhancement type transistor OF
Fとしてあつかわれるが、この時にドレイン電流(ID Although it treated as F, the drain current when the (ID
)が流れると、トランジスタのON/OFF比を劣化させてしまう。 ) When flows, deteriorates the ON / OFF ratio of the transistor.

【0007】特に液晶パネル等に用いられる場合、ゲート電圧が0(V)以下ではドレイン電流(ID )が流れないことが画素電圧の変動を抑え、表示品位を損なわないことから、必須の要件となっている。 [0007] especially when used in a liquid crystal panel or the like, since the gate voltage is suppressed fluctuation of the drain current (ID) is the pixel voltage can not flow at 0 (V) below, does not impair the display quality, and essential requirement going on.

【0008】そこで本発明は、上述した課題に鑑み成されたもので、ゲート電圧の蓄積側でドレイン電流が流れない薄膜トランジスタおよびその製造方法を提供することを目的としたものである。 [0008] The present invention has been made in view of the above problems, it is intended to provide a thin film transistor and a manufacturing method thereof is the drain current does not flow in the storage side of the gate voltage.

【0009】 [0009]

【課題を解決するための手段】本発明の薄膜トランジスタは、多結晶シリコンを主体として成るチャネル領域、 Of the present invention, there is provided a resolve unit for thin film transistor, a channel region comprising a polycrystalline silicon as a main component,
ソース領域、ドレイン領域を備え、各領域に水素もしくはハロゲンの少なくとも1つが連続的に5×10 19 /cm Source region comprises a drain region, at least one hydrogen or halogen in each area but continuous 5 × 10 19 / cm
3 3 以上の濃度で存在していることを特徴としたものである。 Is obtained is characterized in that is present in a concentration of more than.

【0010】また、本発明の薄膜トランジスタの製造方法は、多結晶シリコン膜上にゲート絶縁膜を形成する工程と、多結晶シリコン膜の一部に不純物イオンを注入してソース領域、ドレイン領域、チャネル領域を形成する工程と、ソース領域およびドレイン領域に水素もしくはハロゲンの少なくとも1つを添加する工程とを備えたことを特徴としたものである。 Further, the method of manufacturing the thin film transistor of the present invention, polycrystalline and forming a silicon film gate insulation on the membrane, the source region by implanting impurity ions in a part of the polycrystalline silicon film, a drain region, the channel forming a region, in which is characterized in that a step of adding at least one of hydrogen or halogen source and drain regions.

【0011】 [0011]

【作用】本発明者等が種々検討した結果、薄膜トランジスタの蓄積側でのドレイン電流(ID )の発生の原因は、多結晶シリコン膜中の未結合手に起因したトンネル電流によるものと考えられる。 [Action] The present inventors and others have made various investigations, the cause of occurrence of the drain current at the accumulation side of the thin film transistor (ID) is believed to be due to a tunnel current due to the dangling bonds in the polycrystalline silicon film.

【0012】そこで、本発明は多結晶シリコン膜中の未結合手を水素もしくはハロゲンの添加により旨く制御して、蓄積側でのドレイン電流(ID )の発生を抑えるものである。 [0012] Therefore, the present invention is well controlled to the addition of the dangling bonds of hydrogen or halogen in the polycrystalline silicon film, and suppresses generation of the drain current (ID) of the accumulation side.

【0013】本発明の薄膜トランジスタによれば、多結晶シリコン膜を主体としたソース領域,ドレイン領域およびチャネル領域に水素もしくはハロゲンが5×10 19 According to the thin film transistor of the present invention, the polycrystalline silicon film source region consisting mainly of the drain region and the channel region a hydrogen or halogen is 5 × 10 19
/cm 3 / Cm 3 以上の濃度で存在しているため、膜中の欠陥が解消されドレイン電流が十分に低減される。 Since present at concentrations above, defects in the film the drain current is resolved is sufficiently reduced.

【0014】この、水素もしくはハロゲンの濃度としては、特に好ましくは1×10 17 /cm 3 [0014] This, the concentration of hydrogen or halogen, particularly preferably 1 × 10 17 / cm 3 以上、1×10 21 Above, 1 × 10 21
/cm 3 / Cm 3 以下とすると良い。 It may be set to be less. 1×10 21 /cm 3 1 × 10 21 / cm 3 /cm 3 / Cm 3 よりも過度に水素もしくはハロゲンが存在していると欠陥の解消に寄与せず、逆にn型の不純物となる恐れがある。 When being excessively exist hydrogen or halogen than does not contribute to the elimination of defects may become n-type impurity reversed.

【0015】 [0015]

【実施例】以下、本発明の一実施例のnチャンネル薄膜トランジスタを例にとり、図面を参照して説明する。 EXAMPLES Hereinafter, taking an example n-channel thin film transistor of one embodiment of the present invention will be described with reference to the drawings.

【0016】図1は本実施例の薄膜トランジスタ(1) の概略断面図を示すものである。 [0016] Figure 1 shows a schematic cross-sectional view of a thin film transistor (1) of the present embodiment. この薄膜トランジスタ This thin film transistor
(1) は、石英基板から成る絶縁基板(11)上に多結晶シリコン膜(21)が設置されている。 (1) is a polycrystalline silicon film on an insulating substrate made of a quartz substrate (11) (21) is installed.

【0017】多結晶シリコン膜(21)は、リン(P)イオンが注入されて成るソース領域(25),ドレイン領域(27) The polycrystalline silicon film (21), a source region (25) formed by implanted phosphorus (P) ions, a drain region (27)
を備え、このソース領域(25)とドレイン領域(27)との間にチャネル領域(23)を備えている。 The provided, and a channel region (23) between the source region (25) and drain region (27).

【0018】そして、チャネル領域(23)上にはゲート絶縁膜(31)を介して、リン(P)イオンが注入されて成る多結晶シリコン膜がゲート電極(41)として設置されている。 [0018] Then, on the channel region (23) via a gate insulating film (31), a polycrystalline silicon film consisting of phosphorus (P) ions are implanted is disposed as a gate electrode (41). 更に、この上に保護膜(51)が設置されており、保護膜(51)にはソース領域(25)およびドレイン領域(27)をそれぞれ外部と接続するためのコンタクトホール(55),(5 In addition, the upper is installed protective film (51) is in a contact hole for connecting the source region to the protective film (51) (25) and drain region (27) and external, respectively (55), (5
7)が設けられている。 7) is provided.

【0019】そして、ソース領域(25),ドレイン領域(2 [0019] The source region (25), drain region (2
7)は、コンタクトホール(55),(57)を介して、アルミニウム(Al)から成る配線(65),(67)によって外部と接続されている。 7), a contact hole (55), via (57), the wiring made of aluminum (Al) (65), is connected to the outside by (67). 次に、図2を参照して本実施例の薄膜トランジスタ(1) の製造方法について説明する。 Next, with reference to FIG. 2 a method for manufacturing a thin film transistor (1) of this embodiment will be described.

【0020】まず、図2(a)に示すように、石英基板から成る絶縁基板(11)上に減圧化学気相蒸着法(LP− [0020] First, as shown in FIG. 2 (a), an insulating substrate made of a quartz substrate (11) low pressure chemical vapor deposition on (LP-
CVD)によって多結晶シリコン膜を成膜し、シリコン(Si)イオンを注入し、600℃で40時間熱処理して大粒径の多結晶シリコン膜(21)を形成した。 Forming a polycrystalline silicon film by CVD), injected silicon (Si) ions, to form a polycrystalline silicon film having a large grain size by heat treatment at 600 ° C. 40 hours (21).

【0021】ここで、薄膜トランジスタ(1) を形成する領域と、それ以外の領域とを区分する素子分離を行うと共に、必要に応じてシャロードーピングにより、しきい値電圧制御を行うと良い。 [0021] Here, a region for forming a thin film transistor (1), performs the isolation of partitioning the other regions, the shallow doping if necessary, may perform threshold voltage control.

【0022】次に、図2(b)に示すように、塩酸酸化によりゲート絶縁膜(31)を形成すると共に、このゲート絶縁膜(31)上に多結晶シリコン膜を形成し、リン(P) Next, as shown in FIG. 2 (b), thereby forming a gate insulating film (31) with hydrochloric acid oxidation, to form a polycrystalline silicon film on the gate insulating film (31), phosphorus (P )
イオンを注入して低抵抗化してゲート電極(41)を構成した。 By implanting ions to constitute a gate electrode with low resistance (41).

【0023】そして、図2(c)に示すように、ゲート電極(41)をマスクとしてヒ素(As)イオンをイオンインプランターによって注入して、多結晶シリコン膜(21) [0023] Then, as shown in FIG. 2 (c), arsenic (As) ion gate electrode (41) as a mask implanted by ion implanters, polycrystalline silicon film (21)
にソース領域(25),ドレイン領域(27)およびチャネル領域(23)を形成した。 Forming the source region (25), drain region (27) and the channel region (23) on. この時のイオンの注入条件は、加速電圧60KeV ,ドーズ量は5×10 15 /cm 2 Implantation conditions at this time of the ions, the acceleration voltage 60 KeV, the dose is 5 × 10 15 / cm 2 とした。 And the.

【0024】この後、図2(d)に示すように保護膜(5 [0024] Thereafter, the protective film as shown in FIG. 2 (d) (5
1)を形成し、ソース領域(25),ドレイン領域(27)へのコンタクトホール(55),(57)を形成した。 1) is formed, a source region (25), a contact hole (55 to drain region (27)), to form (57). そして、水素(H)イオンをイオン打込みで注入した。 Then, hydrogen (H) ions were implanted in the ion implantation.

【0025】この時の注入条件は、加速電圧10KeV , [0025] The implantation conditions at this time, the acceleration voltage 10KeV,
ドーズ量は膜中濃度が5×10 19 /cm 3 Dose film concentration of 5 × 10 19 / cm 3 以上となるように設定した。 It was set to be equal to or greater than. 例えば、チャネル長(L)/チャネル幅(W)=10/10(μm ),ソース・ドレイン面積が10×10μm 2 For example, the channel length (L) / the channel width (W) = 10/10 ( μm), the source-drain area of 10 × 10 [mu] m 2 では、ドーズ量はほぼ10 17 /cm 2 In, the dose is approximately 10 17 / cm 2
となった。 It became. このドーズ量はESRで測定される10 18 10 The dose is measured in ESR 18 /
cm 3 cm 3 程度の非晶質シリコンの未結合手全てを結合させるものである。 It is intended to combine all dangling bonds of amorphous silicon extent.

【0026】この後、図2(e)に示すように配線(6 [0026] Thereafter, the wiring as shown in FIG. 2 (e) (6
5),(67) を形成し、350℃でアニールして膜中の水素(H)を全体に旨く拡散させた。 5), (67) to form, was spread well over the entire hydrogen (H) in the annealing to film at 350 ° C.. このアニール温度としては、200℃以上、400℃以下程度が特に好ましい。 As the annealing temperature, 200 ° C. or higher, particularly preferably a degree 400 ° C. or less.

【0027】本実施例の薄膜トランジスタ(1) のチャネル領域(23)の水素濃度はSIMS(Secondary Ion Mi The hydrogen concentration in the channel region (23) of the thin film transistor (1) of the present example SIMS (Secondary Ion Mi
croScopy)により測定したところ、5×10 19 /cm 3 croScopy) was measured by, 5 × 10 19 / cm 3 であり、ソース領域(25),ドレイン領域(27)の水素濃度を測定することにより連続して拡散されていることが確認された。 , And the source region (25), it was confirmed to be diffused continuously by measuring the hydrogen concentration of the drain region (27).

【0028】図3は、縦軸にドレイン電流(ID )をとり、横軸にゲート電圧(VG )をとり示したもので、図中曲線(a)は本実施例の薄膜トランジスタ(1) を、図中曲線(b)は水素(H)イオンが注入されていない従来の薄膜トランジスタのソース・ドレイン間電圧が0. [0028] Figure 3 takes a drain current (ID) on the vertical axis, an illustration take the gate voltage (VG) on the horizontal axis, figure curve (a) is a thin film transistor (1) of this embodiment, figure curve (b) is a source-drain voltage of the conventional thin film transistor which hydrogen (H) ion is not implanted 0.
05Vの時のVG −ID 特性を示している。 It shows the VG -ID characteristic of the time of 05V. この図から、本実施例の薄膜トランジスタ(1)は従来に比べて蓄積側でのドレイン電流(ID )が著しく減少していることがわかる。 From this figure, the thin film transistor of the embodiment (1) it can be seen that the drain current at the accumulation side as compared with the conventional (ID) is significantly reduced.

【0029】以上のように、本実施例の薄膜トランジスタ(1) によれば、ソース領域(25),ドレイン領域(27)に水素(H)イオンが注入され、膜中の未結合手に水素(H)イオンが作用して欠陥を消滅させ、ミッドギャップ中の欠陥準位を消滅させている。 [0029] As described above, according to the thin film transistor (1) of the present embodiment, the source region (25), hydrogen (H) ions are implanted into the drain region (27), hydrogen dangling bonds in the film ( H) to eliminate the defect ion acts, is made to eliminate the defect levels in the mid-gap.

【0030】このため、蓄積側における欠陥を介してのドレイン電流(ID )の発生を防止している。 [0030] Therefore, to prevent the generation of drain current (ID) through a defect in the accumulation side. そして、 And,
ソース領域(25),ドレイン領域(27)内の(n + A source region (25), drain region (27) in the (n + )− ) -
(p)接合内の欠陥に有効に作用する。 (P) effectively acts on the defects in the junction.

【0031】尚、上述した実施例では、膜中の水素濃度を旨く制御して欠陥準位を減少させたが、フッ素(F) [0031] Incidentally, in the embodiment described above, reduced the defect level by controlling well the hydrogen concentration in the film, fluorine (F)
イオンを注入することにより制御しても良い。 It may be controlled by implanting ions. フッ素(F)イオンは、シリコン(Si)イオンとの結合において水素(H)よりも強固な結合が得られるため、より安定な膜が得られる。 Fluorine (F) ions, because a strong bond is obtained than hydrogen (H) in the bond of silicon (Si) ions, more stable film. また、フッ素(F)イオンの他にも、他のハロゲン元素も用いることが可能である。 Further, in addition to the fluorine (F) ions, it is also possible to use other halogens.

【0032】本実施例の製造方法によれば、従来に比べて大幅に製造工程を増やすことなく、容易に膜中に水素(H)イオンもしくはハロゲン元素を導入し、膜中のミッドギャップ中の欠陥準位を消滅させることができる。 According to the manufacturing method of this embodiment, without increasing significantly the manufacturing process as compared with the conventional, easily introduces hydrogen (H) ions or halogen element in the film, in the mid gap of the film it is possible to eliminate the defect level.
そして、特にその濃度を連続して変えることができるため薄膜トランジスタとしての特性も損なうことがなく、 Even without impairing the characteristics of the thin film transistor it is possible to particularly varied continuously the concentration,
非常に有効な方法である。 It is a very effective way.

【0033】 [0033]

【発明の効果】上述したように、本発明によれば、水素もしくはハロゲンを膜中に旨く作用させることにより、 [Effect of the Invention] As described above, according to the present invention, by acting successfully hydrogen or halogen in the film,
膜中のミッドギャップ中の欠陥準位を消滅させ、薄膜トランジスタの蓄積側でのドレイン電流(ID )を防止することができる。 Abolished the defect level in the mid gap of the film, it is possible to prevent the drain current (ID) of the accumulation side of the thin film transistor. そして、本発明の製造方法によれば、 Then, according to the manufacturing method of the present invention,
容易に本発明の構造の薄膜トランジスタを得ることができる。 Thin film transistor can be obtained in the structure of the present invention easily.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1は本発明の一実施例の薄膜トランジスタの概略断面図である。 FIG. 1 is a schematic cross-sectional view of a thin film transistor of one embodiment of the present invention.

【図2】図2は、図1における薄膜トランジスタの製造プロセスを示す図である。 Figure 2 is a diagram showing a manufacturing process of a thin film transistor in FIG.

【図3】図3は、縦軸にドレイン電流(ID )、横軸にゲート電圧(VG )をとり、薄膜トランジスタのV−I Figure 3 is the vertical axis the drain current (ID), taking the gate voltage (VG) on the horizontal axis, the thin film transistor of the V-I
特性を示す図である。 Is a graph showing characteristics.

【符号の説明】 DESCRIPTION OF SYMBOLS

(1) …薄膜トランジスタ (21)…多結晶シリコン膜 (23)…チャネル領域 (25)…ソース領域 (27)…ドレイン領域 (1) ... thin film transistor (21) ... polycrystalline silicon film (23) ... channel region (25) ... source region (27) ... drain region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 弘喜 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Hiroki Nakamura, Yokohama, Kanagawa Prefecture Isogo-ku, Shinsugita-cho, address 8 Co., Ltd. Toshiba Yokohama workplace

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 多結晶シリコンを主体として成るチャネル領域、ソース領域、ドレイン領域を備えた薄膜トランジスタにおいて、前記各領域に水素もしくはハロゲンの少なくとも1つが連続的に5×10 19 /cm 3 1. A polycrystalline silicon channel region comprising a mainly, the source region, the thin film transistor comprising a drain region, wherein at least one hydrogen or halogen in each area but continuously 5 × 10 19 / cm 3 以上の濃度で存在していることを特徴とした薄膜トランジスタ。 Thin film transistors, characterized in that is present in a concentration of more than.
  2. 【請求項2】 多結晶シリコン膜上にゲート絶縁膜を形成する工程と、前記多結晶シリコン膜の一部に不純物イオンを注入してソース領域、ドレイン領域、チャネル領域を形成する工程と、前記ソース領域およびドレイン領域に水素もしくはハロゲンの少なくとも1つを添加する工程とを備えたことを特徴とした薄膜トランジスタの製造方法。 Wherein the step of forming a gate insulating film on the polycrystalline silicon film, a source region, a drain region by implanting impurity ions in a part of the polycrystalline silicon film, and forming a channel region, wherein method for manufacturing a thin film transistor characterized by comprising the step of adding at least one of hydrogen or halogen source and drain regions.
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