JPH05267666A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH05267666A
JPH05267666A JP34033691A JP34033691A JPH05267666A JP H05267666 A JPH05267666 A JP H05267666A JP 34033691 A JP34033691 A JP 34033691A JP 34033691 A JP34033691 A JP 34033691A JP H05267666 A JPH05267666 A JP H05267666A
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gate electrode
layer
gate
channel
region
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JP34033691A
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Japanese (ja)
Inventor
正明 ▲ひろ▼木
Kouyuu Chiyou
Masaaki Hiroki
Akira Mase
Hideki Nemoto
Yasuhiko Takemura
Hideki Uoji
Shunpei Yamazaki
舜平 山崎
宏勇 張
英樹 根本
保彦 竹村
晃 間瀬
秀貴 魚地
Original Assignee
Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

PURPOSE: To reduce leakage current in a reverse bias condition, and improve aperture ratio, by making the channel length longer than the channel direction length of a gate electrode in an insulated-gate field-effect transistor.
CONSTITUTION: A blocking layer 24 is formed on an insulating board 25, on which a source region 20, a drain region 21, and a channel region 19 are arranged as semiconductor layers. Material capable of anodic oxidation for a gate electrode 15 and a gate electrode part turning to an oxide layer 16 is selected, and the oxide layer 16 is formed by anodizing the surface part. Thereby the distance between the source region 20 and the drain region 21 being the ion implantation regions, i.e., the channel region 28 is made longer than the effective channel direction length of the gate electrode 15 by nearly two times the thickness of the oxide layer 16. As the result, the electric field due to the gate electrode is not applied at all to a part 26 and a part 27 in the channel region 19 which face each other via a gate insulating film 17 or is decreased as compared with the part vertically under the gate electrode.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、アクティブマトリクス型電気光学装置、特にアクティブマトリクス型液晶電気光学装置等に利用でき、明解なスイッチング特性を有する電界効果型トランジスタの構造およびその作製方法を示すものである。 The present invention relates to an active matrix type electro-optical device, particularly those available to an active matrix type liquid crystal electro-optical device, showing the structure and a manufacturing method of a field effect transistor having a clear switching characteristic it is.

【0002】 [0002]

【従来の技術】従来のアクティブマトリクス型液晶電気光学装置に用いる薄膜絶縁ゲート型電界効果トランジスタは、図2に示すような構造を有している。 Film insulated gate field effect transistor used in Conventional active matrix type liquid crystal electro-optical device has a structure as shown in FIG. 絶縁基板9 Insulating substrate 9
上にブロッキング層8を有し、ソース4、ドレイン5、 A blocking layer 8 above, the source 4, drain 5,
およびチャネル領域3を有する半導体層上にゲート絶縁膜2とゲート電極1を有する。 And a gate insulating film 2 and the gate electrode 1 on the semiconductor layer having a channel region 3. その上に層間絶縁膜12 Interlayer insulating film 12 on the
およびソース電極6、ドレイン電極7を有する。 And a source electrode 6, drain electrode 7.

【0003】この従来の絶縁ゲート型電界効果トランジスタの作製手順は、ガラス基板9上にブロッキング層をSiO 2をターゲットとしてスパッタ法で成膜したのちに、プラズマCVD法を用いて半導体層を作製し、それをパターンニングすることでソース、ドレイン、チャネル領域となる半導体層を形成の後に、スパッタ法を用いて酸化珪素からなるゲート絶縁膜2を成膜し、その後減圧CVD法を用いてP(リン)を高濃度ドープしたゲート電極用導電層を成膜の後にパターニングを施してゲート電極1を作製する。 [0003] Procedure Preparation of the conventional insulated gate type field effect transistor, a blocking layer on the glass substrate 9 after forming by sputtering SiO 2 as a target, to prepare a semiconductor layer by a plasma CVD method it source by patterning, drain, after forming a semiconductor layer serving as a channel region, a gate insulating film 2 made of silicon oxide by a sputtering method is formed by using a subsequent pressure CVD P ( the gate electrode conductive layer highly doped with phosphorus) is subjected to patterning after the film formation to prepare the gate electrode 1. その後、ゲート電極をマスクとした不純物イオンの注入を行い、ソース5およびドレイン4を作製し、その後熱処理を行って活性化を行う、というものであった。 Thereafter, impurity ions are implanted using the gate electrode as a mask, to form a source 5 and drain 4, the activation performed subsequent heat treatment, was that.

【0004】この様に作製した絶縁ゲート型電界効果トランジスタは、ゲート電極1のチャネル長方向の長さとチャネル長10はほぼ等しい。 [0004] insulated gate field effect transistor formed in this manner, the channel length direction of the gate electrode 1 length and the channel length 10 is approximately equal.

【0005】 [0005]

【発明が解決しようとする課題】この様な構造を有する絶縁ゲート型電界効果トランジスタの電流電圧特性はn [Problems that the Invention is to Solve the current-voltage characteristics of the insulated gate field effect transistor having such a structure is n
チャネルの場合図3に示す様に、逆バイアス領域13において、ソースドレイン間の印加電圧が増加するにつれて、リーク電流が増加するという欠点を有していた。 As shown in the case of a channel Figure 3, in the reverse bias region 13, as the applied voltage between the source and the drain is increased, it has a disadvantage in that leakage current increases.

【0006】この様なリーク電流が増した場合、この素子をアクティブマトリクス型液晶電気光学装置に用いた時には、図5(A)に示した様に、書き込み電流30を通じて液晶29に蓄電された電荷は、非書き込み期間中に素子のリーク部分を通してリーク電流31が放電されてしまい、良好なコントラストを得ることができなかった。 [0006] If such leakage current is increased, but when using the device in an active matrix type liquid crystal electro-optical device, as shown in FIG. 5 (A), charges accumulated in the liquid crystal 29 through the write current 30 is the leakage current 31 through the leakage of the element during the non-writing period will be discharged, it was not possible to obtain a good contrast.

【0007】そのために、このような場合従来例として図5(B)に示した様に、電荷保持のためのコンデンサー32を設置することが必要になっていた。 [0007] Therefore, as shown as a conventional example in such a case in FIG. 5 (B), it had become necessary to install a condenser 32 for charge retention. しかしながら、これらコンデンサーを形成するためには、金属配線による容量用の電極を必要とするために、開口率を低下させる要因となっていた。 However, in order to form these capacitors, in order to require an electrode for capacitor by the metal wire, which is a factor reducing the aperture ratio. またこれをITOなどの透明電極にて形成し開口率を向上させる例も報告されているが、余分なプロセスを必要とするために、歓迎されるものではなかった。 Also this has been formed reported example to increase the aperture ratio of a transparent electrode such as ITO, because it requires an extra process, was not be welcomed. 本発明は以上の様な問題を解決するものである。 The present invention to solve the above such problems.

【0008】 [0008]

【問題を解決するための手段】この問題の一つの解決方法として、本発明者らは絶縁ゲート型電界効果トランジスタにおいて、チャネル長(ソース領域とドレイン領域の間の距離)をゲート電極のチャネル長方向の長さよりも長くすることにより、チャネル領域のうちのソース領域またはドレイン領域に接する部分にゲート電極による電界のかからないまたは非常に弱いオフセット領域を形成することで、図4に示すような電流電圧特性をとることを知見した。 Means for Solving the problems] As a solution to this problem, the present inventors have in insulated gate field effect transistor, the channel length of the gate electrodes (the distance between the source and drain regions) channel length by longer than the length direction, by forming a a portion in contact with the source region or the drain region not applied electric field by the gate electrode or very weak offset region of the channel region, the current-voltage as shown in FIG. 4 and knowledge to take the property.

【0009】本発明の基本的な構成を図1に示す。 [0009] The basic configuration of the present invention shown in FIG. 絶縁基板25上にブロッキング層24があり、その上に半導体層としてソース領域20、ドレイン領域21、およびチャネル領域19を設ける。 There are blocking layer 24 on the insulating substrate 25, source region 20 as a semiconductor layer thereon, the drain region 21, and providing the channel region 19. チャネル領域19上にはゲート絶縁膜17とその上に陽極酸化可能な材料を陽極酸化して絶縁層である酸化物層16を形成したゲート電極15が形成されている。 On the channel region 19 is a gate insulating film 17 and the gate electrode 15 of the anodic oxidizable material to form an oxide layer 16 is an insulating layer by anodizing thereon is formed. ソース領域、ドレイン領域にそれぞれ接してソース電極22、ドレイン電極23を設ける。 The source electrode 22 in contact with the source region, the drain region, respectively, providing the drain electrode 23.

【0010】図1に示す様に、ゲート電極15と酸化物層16となるゲート電極部に陽極酸化が可能な材料を選び、その表面部分を陽極酸化して酸化物層16を形成することで、イオン打ち込みの領域であるソース領域20 [0010] As shown in FIG. 1, to select the material capable anodizing the gate electrode portion serving as the gate electrode 15 and the oxide layer 16, by a surface portion thereof is anodized to form an oxide layer 16 source region 20 is a region of the ion implantation
とドレイン領域21の間の距離すなわちチャネル長28 Distance or channel length 28 between the drain region 21
は、実質的なゲート電極15のチャネル長方向の長さよりも酸化物層16の厚みの概略2倍程度長くなる。 It is longer about twice outline of the thickness of the oxide layer 16 than the length in the channel length direction of the substantial gate electrode 15.

【0011】その結果、ゲート電極両側面に形成されたる酸化物層16にゲート絶縁膜17を介して向かい合うチャネル領域19中の部分26および27には、ゲート電極による電界が全くかからないあるいはゲート電極の垂直下の部分と比較して非常に弱くなる。 [0011] As a result, the portions 26 and 27 in the channel region 19 which face each other via the gate insulating film 17 on the oxide layer 16 upcoming formed on the gate electrode side surfaces, the electric field by the gate electrode is not applied at all or the gate electrode It becomes very weak compared to the portion under the vertical.

【0012】本装置の作製方法は、ソース、ドレイン、 [0012] The method of manufacturing of the device, source, drain,
チャネル領域となる半導体層およびゲート絶縁膜層17 The semiconductor layer and the gate insulating film layer serving as a channel region 17
を形成後に陽極酸化可能な材料によってゲート電極部を形成した後に、前記半導体層にp型化またはn型化せしめる不純物イオンを注入してソース領域20およびドレイン領域21を形成し、その後ゲート電極部表面部分を陽極酸化してゲート電極15と酸化物層16を形成し、 The after forming the gate electrode portion by anodic oxidizable material after forming, by implanting impurity ions allowed to p-type or n-type to form a source region 20 and drain region 21 in the semiconductor layer, then the gate electrode portion the surface portion to form an oxide layer 16 and the gate electrode 15 is anodized,
その後に熱処理工程を施す、というものである。 Then subjected to a heat treatment step, is that.

【0013】または、前記半導体層およびゲート絶縁膜層17を形成後に陽極酸化可能な材料によってゲート電極部を形成した後に、ゲート電極部表面部分を陽極酸化してゲート電極15と酸化物層16を形成して、その後前記半導体層にp型化またはn型化せしめる不純物イオンを注入してソース領域20およびドレイン領域21を形成してから熱処理工程を施す工程でも良い。 [0013] Alternatively, after forming the gate electrode portion by anodic oxidizable material after formation of the semiconductor layer and the gate insulating film layer 17, the oxide layer 16 and the gate electrode 15 and the gate electrode portion surface portion anodizing formed and may thereafter the semiconductor layer to the p-type or by implanting impurity ions allowed to n-type heat treatment process after forming the source region 20 and drain region 21 process.

【0014】以上のような工程をとることで、チャネル長がゲート電極のチャネル長方向の長さより長い絶縁ゲート型電界効果トランジスタを、マスクずれ等による性能のばらつきなどを発生することなく容易かつ確実に作製することが可能となる。 [0014] By taking the above steps, easily and reliably without channel length in the channel length direction of the gate electrode a long insulated gate field effect transistor than the length, it generates variations in the performance due to mask misalignment or the like it is possible to manufacture the.

【0015】以下に実施例を示す。 [0015] The following examples are set forth.

【実施例】 【Example】

【0016】〔実施例1〕本実施例では、対角1インチを有する液晶電気光学装置を用いた、ビデオカメラ用ビューファインダーを作製し、本発明を実施したので説明を加える。 [0016] Example 1 In this example, a liquid crystal electro-optical device having a diagonal 1 inch to produce a viewfinder for a video camera, is added so the description of the present invention was performed.

【0017】本実施例では画素数が387×128の構成にして、本発明の構成を有した低温プロセスによる高移動度TFT(薄膜トランジスタ)を用いた素子を形成し、ビューファインダーを構成した。 [0017] In the present embodiment in the configuration of the number of pixels is 387 × 128, the element using a high mobility TFT by low-temperature process having a structure of the present invention (thin film transistor) is formed, to constitute a viewfinder. 本実施例で使用する液晶表示装置の基板上のアクティブ素子の配置の様子を図7に示し、図6に本実施例の回路図を示す。 The state of arrangement of the active devices on the substrate of a liquid crystal display apparatus used in the present embodiment shown in FIG. 7 shows a circuit diagram of the embodiment in FIG. 図7のA−A'断面およびB−B'断面を示す作製プロセスを図8に描く。 Depicted in Figure 8 the fabrication process showing the A-A 'cross section and the cross section B-B' in FIG. A−A'断面はNTFTを示し、B−B' A-A 'cross-section shows the NTFT, B-B'
断面はPTFTを示す。 Cross-section shows the PTFT.

【0018】図8(A)において、安価な、700℃以下、例えば約600℃の熱処理に耐え得るガラス基板5 [0018] In FIG. 8 (A), the inexpensive, 700 ° C. or less, the glass substrate 5 which can withstand the heat treatment, for example, about 600 ° C.
1上にマグネトロンRF(高周波) スパッタ法を用いてブロッキング層52としての酸化珪素膜を1000〜3 1000-3 silicon oxide film as a blocking layer 52 by magnetron RF (radio frequency) sputtering method on 1
000Åの厚さに作製する。 It is prepared to have a thickness of 000Å. プロセス条件は酸素100 The process conditions oxygen 100
%雰囲気、成膜温度150℃、出力400〜800W、 % Ambient deposition temperature 0.99 ° C., output 400~800W,
圧力0.5Paとした。 And the pressure was 0.5Pa. タ−ゲットに石英または単結晶シリコンを用いた成膜速度は30〜100Å/分であった。 Data - deposition rate with a quartz or single-crystal silicon target was 30~100A / min.

【0019】この上にシリコン膜をLPCVD(減圧気相)法、スパッタ法またはプラズマCVD法により形成した。 [0019] forming a silicon film on the LPCVD (low pressure chemical vapor) method, a sputtering method or a plasma CVD method. 減圧気相法で形成する場合、結晶化温度よりも1 When forming a reduced pressure vapor phase method, than the crystallization temperature 1
00〜200℃低い450〜550℃、例えば530℃ From 00 to 200 ° C. lower 450 to 550 ° C., for example 530 ° C.
でジシラン(Si 2 H 6 ) またはトリシラン(Si 3 H 8 ) をCVD CVD and in disilane (Si 2 H 6) or trisilane (Si 3 H 8)
装置に供給して成膜した。 It was formed and supplied to the device. 反応炉内圧力は30〜300 Reactor pressure is 30 to 300
Paとした。 Was Pa. 成膜速度は50〜250Å/ 分であった。 The deposition rate was 50~250Å / min.
PTFTとNTFTとのスレッシュホ−ルド電圧(Vt Suresshuho of the PTFT and NTFT - field voltage (Vt
h)に概略同一に制御するため、ホウ素をジボランを用いて1×10 15 〜1×10 18 cm -3の濃度として成膜中に添加してもよい。 To control the outline identical to h), boron may be added during deposition as the concentration of 1 × 10 15 ~1 × 10 18 cm -3 with diborane.

【0020】スパッタ法で行う場合、スパッタ前の背圧を1×10 -5 Pa以下とし、単結晶シリコンをタ−ゲットとして、アルゴンに水素を20〜80%混入した雰囲気で行った。 [0020] When performing the sputtering method, the back pressure of the pre-sputtered with 1 × 10 -5 Pa or less a single crystal silicon data - as target was carried out in an atmosphere mixed with hydrogen in argon 20-80%. 例えばアルゴン20%、水素80%とした。 For example, argon 20% was 80% hydrogen.
成膜温度は150℃、周波数は13.56MHz、スパッタ出力は400〜800W、圧力は0.5Paであった。 The film forming temperature is 0.99 ° C., frequency 13.56 MHz, sputtering output 400~800W, pressure was 0.5 Pa.

【0021】プラズマCVD法により珪素膜を作製する場合、温度は例えば300℃とし、モノシラン(SiH 4 )またはジシラン(Si 2 H 6 ) を用いた。 [0021] When fabricating a silicon film by plasma CVD, the temperature is, for example, 300 ° C., using monosilane (SiH 4) or disilane (Si 2 H 6). これらをPCVD装置内に導入し、13.56MHzの高周波電力を加えて成膜した。 These were introduced into the PCVD apparatus, was formed by adding 13.56MHz high frequency power.

【0022】これらの方法によって形成された被膜は、 [0022] formed by these methods coatings,
酸素が5×10 21 cm -3以下であることが好ましい。 It is preferred oxygen is 5 × 10 21 cm -3 or less. この酸素濃度が高いと、結晶化させにくく、熱アニ−ル温度を高くまたは熱アニ−ル時間を長くしなければならない。 When the oxygen concentration is high, difficult to crystallize, heat annealing - Le temperatures higher or thermal annealing - it must be lengthened Le time.
また少なすぎると、バックライトによりオフ状態のリ− When the addition is too small, the backlight of the off-state Li -
ク電流が増加してしまう。 Leakage current is increased. そのため4×10 19 〜4×10 21 Therefore 4 × 10 19 ~4 × 10 21
cm -3の範囲とした。 It was in the range of cm -3. 水素は4×10 20 cm -3であり、珪素4 Hydrogen is a 4 × 10 20 cm -3, silicon 4
×10 22 cm -3として比較すると1原子%であった。 Compared as × 10 22 cm -3 was 1 atomic%.

【0023】上記方法によって、アモルファス状態の珪素膜を500〜5000Å、例えば1500Åの厚さに作製の後、450〜700℃の温度にて12〜70時間非酸化物雰囲気にて中温の加熱処理、例えば水素雰囲気下にて600℃の温度で保持した。 [0023] By the above method, 500 to 5000 Å silicon film in an amorphous state, after making a thickness of, for example, 1500 Å, the heat treatment of the intermediate temperature at 12-70 hours non-oxide atmosphere at a temperature of 450-700 ° C., for example it was maintained at a temperature of 600 ° C. under a hydrogen atmosphere. 珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が存在せず、全体が均一に加熱アニ−ルされる。 Since the silicon oxide film in an amorphous structure is formed on the substrate surface under the silicon film, there is no particular nuclei this heat treatment, the whole is uniformly heated annealing - is Le. 即ち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。 That is, during the film formation has an amorphous structure, also hydrogen is merely are mixed.

【0024】アニ−ルにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部は結晶状態を呈する。 The annealing - by Le, the silicon film moves in a high state of orderliness amorphous structure, part exhibits a crystalline state. 特にシリコンの成膜後の状態で比較的秩序性の高い領域は特に結晶化をして結晶状態となろうとする。 Particularly higher ordered regions in the state after deposition of the silicon is to become a particular crystalline state by crystallization. しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同志は互いにひっぱりあう。 However, since the mutual coupling is made of silicon that exists between these regions, silicon comrades mutual pulling each other. レ−ザラマン分光により測定すると単結晶の珪素のピ−ク522 Les - as measured by Zaraman spectroscopy silicon single crystal peak - click 522
cm -1より低周波側にシフトしたピ−クが観察される。 peak was shifted from the low frequency side cm -1 - click is observed. それの見掛け上の粒径は半値巾から計算すると、50〜5 When it apparent particle size calculated from the half value width, 50-5
00Åとマイクロクリスタルのようになっているが、実際はこの結晶性の高い領域は多数あってクラスタ構造を有し、各クラスタ間は互いに珪素同志で結合(アンカリング) がされたセミアモルファス構造の被膜を形成させることができた。 00Å and has become as microcrystal, actually has a cluster structure there many regions with high The crystallinity between each cluster to each other coupled with silicon comrades (anchoring) coating has been semi-amorphous structure it was possible to form a.

【0025】結果として、被膜は実質的にグレインバウンダリ(以下GBという)がないといってもよい状態を呈する。 [0025] As a result, the coating is substantially (hereinafter referred to as GB) grain boundary exhibits a good condition to say that there is not. キャリアは各クラスタ間をアンカリングされた個所を通じ互いに容易に移動し得るため、いわゆるGBの明確に存在する多結晶珪素よりも高いキャリア移動度となる。 Because the carrier is capable of moving together easily through the points that have been anchored between each cluster, a higher carrier mobility than the polycrystalline silicon present clearly called GB. 即ちホ−ル移動度(μh)=10〜200cm 2 That Ho - Le mobility (μh) = 10~200cm 2 /
VSec、電子移動度(μe )=15〜300cm 2 /V VSec, electron mobility (μe) = 15~300cm 2 / V
Secが得られる。 Sec can be obtained.

【0026】他方、上記の如き中温でのアニ−ルではなく、900〜1200℃の高温アニ−ルにより被膜を多結晶化してもよい、しかしその場合は核からの固相成長により被膜中の不純物の偏析がおきて、GBには酸素、 [0026] On the other hand, annealing of the above-mentioned intermediate temperature - rather than Le, 900 to 1200 ° C. in a high temperature annealing - in the film by solid phase growth from the coating may be polycrystalline by Le, but if its nuclear happening segregation of impurities, the GB oxygen,
炭素、窒素等の不純物が多くなり、結晶中の移動度は大きいが、GBでのバリア(障壁)を作ってそこでのキャリアの移動を阻害してしまう。 Carbon, impurities are increased, such as nitrogen, the mobility in the crystal is large, thus inhibiting the movement of carriers therein to make the barrier (barrier) in GB. 結果として10cm 2 /Vsec As a result, 10cm 2 / Vsec
以上の移動度がなかなか得られないのが実情である。 More mobility is fact is not easily obtained. そのために酸素、炭素、窒素等の不純物濃度をセミアモルファスのものよりも数分の1から数十分の1にする必要がある。 Oxygen to the carbon, it is necessary to from a fraction of to several tenths than the impurity concentration of the nitrogen or the like of the semi-amorphous. その様にした場合、50〜100cm 2 /Vse If it was that way, 50~100cm 2 / Vse
cが得られた。 c was obtained.

【0027】このようにして形成した珪素膜にフォトエッチングを施し、NTFT用の半導体層53(チャネル巾20μm)、PTFT用の半導体層54を作製した。 [0027] Such subjected to photo-etching the silicon film to form a semiconductor layer 53 (channel width 20 [mu] m) for NTFT, to prepare a semiconductor layer 54 for PTFT.

【0028】この上にゲート絶縁膜となる酸化珪素膜を500〜2000Å例えば1000Åの厚さに形成した。 [0028] forming a silicon oxide film serving as a gate insulating film on the thickness of 500~2000Å example 1000 Å. これはブロッキング層としての酸化珪素膜の作製と同一条件とした。 It was prepared under the same conditions of the silicon oxide film as a blocking layer. これを成膜中に弗素を少量添加し、ナトリウムイオンの固定化をさせてもよい。 This small amount of fluorine during film formation, may be immobilized in sodium ions.

【0029】この後、この上側にアルミニウム膜を形成した。 [0029] Thereafter, to form an aluminum film on the upper side. これをフォトマスクにてパタ−ニングして図8 Pattern this by a photo mask - training to Figure 8
(B) を得た。 The (B) was obtained. NTFT用のゲート絶縁膜55、ゲート電極部56を形成し、両者のチャネル長方向の長さは10 The gate insulating film 55 for NTFT, to form a gate electrode 56, the length of both the channel length direction is 10
μmすなわちチャネル長を10μmとした。 μm i.e. the channel length was 10 [mu] m. 同様に、P Similarly, P
TFT用のゲート絶縁膜57、ゲート電極部58を形成し、両者のチャネル長方向の長さは7μmすなわちチャネル長を7μmとした。 The gate insulating film 57 of the TFT, and a gate electrode 58, the length of both the channel length direction was 7μm to 7μm or channel length. また双方のゲート電極部56、 The both of the gate electrode 56,
58の厚さは共に0.8μmとした。 The thickness of 58 were both 0.8μm. 図8(C)において、PTFT用のソ−ス59、ドレイン60に対し、ホウ素(B)を1〜5×10 15 cm -2のド−ズ量でイオン注入法により添加した。 In FIG. 8 (C), the source for the PTFT - scan 59, to drain 60, boron (B) a 1~5 × 10 15 cm -2 of de - was added by ion implantation in amount's. 次に図8(D)の如く、フォトレジスト61をフォトマスクを用いて形成した。 Then as FIG. 8 (D), and the photoresist 61 is formed using a photomask. NTFT NTFT
用のソ−ス62、ドレイン63としてリン(P)を1〜 Seo use - scan 62, 1 to phosphorus (P) as the drain 63
5×10 15 cm -2のドーズ量でイオン注入法により添加した。 It was added by an ion implantation method at a dose of 5 × 10 15 cm -2.

【0030】その後、ゲート電極部に陽極酸化を施した。 [0030] Then, it was subjected to anodic oxidation to the gate electrode portion. L−酒石酸をエチレングリコールに5%の濃度で希釈し、アンモニアを用いてpHを7.0±0.2に調整した。 The L- tartaric acid were diluted at a concentration of 5% ethylene glycol, pH was adjusted to 7.0 ± 0.2 with ammonia. その溶液中に基板を浸し、定電流源の+側を接続し、−側には白金の電極を接続して20mAの定電流状態で電圧を印加し、150Vに到達するまで酸化を継続した。 The solution immersed substrate during, connect the + side of the constant current source, - the side applies a voltage at a constant current condition of 20mA by connecting the electrodes of platinum, was continued oxidation until it reaches the 150 V. さらに、150Vで定電圧状態で加え0.1mA Further, 0.1 mA was added at a constant voltage condition at 150V
以下になるまで酸化を継続した。 It was continued the oxidation until the following. このようにして、ゲート電極部56、58の表面に酸化アルミニウム層64を形成し、NTFT用のゲート電極65、PTFT用のゲート電極66を得た。 In this manner, the aluminum oxide layer 64 on the surface of the gate electrode portions 56 and 58 are formed, to obtain a gate electrode 66 of the gate electrode 65, for PTFT for NTFT. 酸化アルミニウム層64は0.3 The aluminum oxide layer 64 0.3
μmの厚さに形成した。 It was formed to a thickness of μm.

【0031】次に、600℃にて10〜50時間再び加熱アニ−ルを行った。 Next, heat annealing 10-50 hours again at 600 ° C. - was le. NTFTのソ−ス62、ドレイン63、PTFTのソ−ス59、ドレイン60を不純物を活性化してN + 、P +として作製した。 NTFT Seo - scan 62, a drain 63, PTFT Seo - scan 59, N + and a drain 60 to activate the impurities, were prepared as P +. またゲイト絶縁膜55、57下にはチャネル形成領域67、68がセミアモルファス半導体として形成されている。 Also on the lower gate insulating film 55 and 57 the channel forming region 67 and 68 is formed as a semi-amorphous semiconductor.

【0032】本作製方法においては、不純物のイオン注入とゲート電極周囲の陽極酸化の順序を入れ換えても良い。 [0032] In this manufacturing method, it may be switched the order of anodic oxidation of ion implantation with the gate electrode surrounding impurities. この様に、ゲート電極の周囲に酸化金属からなる絶縁層を形成したことで、ゲート電極の実質長さは、チャネル長さよりも絶縁膜の厚さの2倍分、この場合は0. Thus, by forming the insulating layer of metal oxide around the gate electrode, substantially the length of the gate electrode, the channel twice the thickness of the insulating film than the length, in this case 0.
6μmだけ短くなることになり、電界のかからないオフセット領域を設けることで、逆バイアス時のリーク電流を減少させることが出来た。 Will be shortened by 6 [mu] m, by providing the offset region not applied electric field, it was possible to reduce the leakage current when reverse biased.

【0033】本実施例では熱アニ−ルは図8(A)、 [0033] Thermal annealing in this embodiment - le is FIG. 8 (A), the
(E)で2回行った。 2 times was carried out in (E). しかし図8(A)のアニ−ルは求める特性により省略し、双方を図8(E)のアニ−ルにより兼ね製造時間の短縮を図ってもよい。 But Ani in FIG 8 (A) - Le omitted by required characteristics, annealing in FIG 8 (E) both - may be shortened manufacturing time serves as the Le. 図8(E)において、層間絶縁物69を前記したスパッタ法により酸化珪素膜の形成として行った。 In FIG. 8 (E), was performed as formation of a silicon oxide film by a sputtering method with the interlayer insulator 69. この酸化珪素膜の形成はLPCVD法、光CVD法、常圧CVD法を用いてもよい。 Formation LPCVD method of the silicon oxide film, a light CVD method, may be used atmospheric pressure CVD method. 層間絶縁物は0.2〜0.6μmたとえば0.3μ Interlayer insulating film is 0.2~0.6μm for example 0.3μ
mの厚さに形成し、その後、フォトマスクを用いて電極用の窓70を形成した。 Formed to a thickness of m, then, to form a window 70 for the electrode using a photo mask. さらに、図8(F)に示す如くこれら全体にアルミニウムをスパッタ法により形成し、 Furthermore, it was formed by sputtering aluminum on the whole these as shown in FIG. 8 (F),
リード71、73、およびコンタクト72をフォトマスクを用いて作製した後、表面を平坦化用有機樹脂74例えば透光性ポリイミド樹脂を塗布形成し、再度の電極穴あけをフォトマスクにて行った。 It leads 71 ​​and 73, and after forming the contact 72 by using a photomask, a planarizing organic resin 74 for example translucent polyimide resin surface coating formed were electrodes drilling again in the photomask.

【0034】2つのTFTを相補型構成とし、かつその出力端を液晶装置の一方の画素の電極を透明電極としてそれに連結するため、スパッタ法によりITO(インジュ−ムスズ酸化膜)を形成した。 [0034] Two TFT and complementary configuration, and for connecting thereto the output electrodes of one pixel of a liquid crystal device as a transparent electrode, ITO by sputtering - to form a (Inju Wuxi oxide film). それをフォトマスクによりエッチングし、電極75を構成させた。 It was etched by the photo mask was composed of the electrode 75. このITO The ITO
は室温〜150℃で成膜し、200〜400℃の酸素または大気中のアニ−ルにより成就した。 Is formed at room temperature to 150 DEG ° C., annealing of oxygen or atmospheric 200 to 400 ° C. - was fulfilled by Le. かくの如くにしてNTFT76とPTFT77と透明導電膜の電極75 Electrode 75 of a transparent conductive film as NTFT76 and PTFT77 in the as of nuclear
とを同一ガラス基板51上に作製した。 The door was fabricated on the same glass substrate 51. 得られたTFT The resulting TFT
の電気的な特性はPTFTで移動度は20(cm 2 /Vs)、 The electrical properties mobility PTFT of 20 (cm 2 / Vs),
Vthは−5.9(V)で、NTFTで移動度は40(cm Vth is -5.9 (V), mobility NTFT is 40 (cm
2 /Vs)、Vthは5.0(V)であった。 2 / Vs), Vth was 5.0 (V).

【0035】上記の様な方法に従って液晶装置用の一方の基板を作製した。 [0035] was prepared one substrate for a liquid crystal device according to a method as described above. この液晶表示装置の電極等の配置は図7に示している。 Arrangement of the electrodes or the like of the liquid crystal display device is shown in FIG. NTFT76およびPTFT77を第1の信号線40と第2の信号線41との交差部に設けた。 The NTFT76 and PTFT77 provided at the intersection between the first signal line 40 and the second signal line 41. このようなC/TFTを用いたマトリクス構成を有せしめた。 Such was allowed have a matrix structure with C / TFT. NTFT76は、ドレイン63の入力端のリード71を介し第2の信号線41に連結され、ゲート5 NTFT76 is connected to the second signal line 41 through the leads 71 ​​of the input end of the drain 63, the gate 5
6は多層配線形成がなされた信号線40に連結されている。 6 is connected to the signal line 40 to the multilayer wiring formed is made. ソ−ス62の出力端はコンタクト72を介して画素の電極75に連結している。 Seo - output terminal of the scan 62 is connected to the electrode 75 of the pixel via a contact 72.

【0036】他方、PTFT77はドレイン60の入力端がリード73を介して第2の信号線41に連結され、 [0036] On the other hand, PTFT77 the input end of the drain 60 is connected to the second signal line 41 via a lead 73,
ゲート58は信号線40に、ソ−ス59の出力端はコンタクト72を介してNTFTと同様に画素電極75に連結している。 Gate 58 to the signal line 40, source - the output terminal of the scan 59 is connected to the pixel electrode 75 as with NTFT via a contact 72. かかる構造を左右、上下に繰り返すことにより、本実施例は構成されている。 Such structure left by repeating up and down, this embodiment is constructed.

【0037】次に第二の基板として、青板ガラス上にスパッタ法を用いて、酸化珪素膜を2000Å積層した基板上に、やはり スパッタ法によりITO(インジュ− Next as a second substrate, using a sputtering method on a blue plate glass, a silicon oxide film is 2000Å laminated substrate, also ITO by sputtering (Inju -
ム・スズ酸化膜)を形成した。 Arm-tin oxide film) was formed. このITOは室温〜15 The ITO is room temperature to 15
0℃で成膜し、200〜400℃の酸素または大気中のアニ−ルにより成就した。 Deposited at 0 ° C., annealing of oxygen or atmospheric 200 to 400 ° C. - was fulfilled by Le. また、この基板上にカラーフィルターを形成して、第二の基板とした。 Further, by forming a color filter on the substrate, and a second substrate.

【0038】その後、前記第一の基板と第二の基板によって、紫外線硬化型アクリル樹脂とネマチック液晶組成物の6対4の混合物を挟持し、周囲をエポキシ性接着剤にて固定した。 [0038] Then, by the first substrate and the second substrate, a mixture of 6: 4 of the ultraviolet ray curable acrylic resin and the nematic liquid crystal composition sandwiched and fixed around with an epoxy adhesive. 基板上のリードはそのピッチが46μm Lead on the substrate the pitch is 46μm
と微細なため、COG法を用いて接続をおこなった。 Since a fine, it was carried out connection by a COG method. 本実施例ではICチップ上に設けた金バンプをエポキシ系の銀パラジウム樹脂で接続し、ICチップと基板間を固着と封止を目的としたエポキシ変成アクリル樹脂にて埋めて固定する方法を用いた。 In the present embodiment connects the gold bumps provided on an IC chip with an epoxy silver-palladium resin, use a method of fixing by filling with an epoxy-modified acrylic resin for the purpose of fixing and sealing between the IC chip and the substrate It had. その後、外側に偏光板を貼り、透過型の液晶表示装置を得た。 Thereafter, it adhered the polarizing plate on the outside, to obtain a transmission type liquid crystal display device.

【0039】〔実施例2〕本実施例ではオフセット領域の幅によるセミアモルファスシリコンTFTの特性の違いについて記述する。 [0039] describes the differences between the characteristics of the semi-amorphous silicon TFT by the width of the offset region in Example 2 In the present Example. 本実施例では、セミアモルファスシリコンTFTはアルミニウムゲートとし、アルミニウムゲートの周囲を陽極酸化法によって酸化することによって、オフセット領域を形成させた。 In this embodiment, semi-amorphous silicon TFT is the aluminum gate, and the periphery of aluminum gate by oxidizing by anodic oxidation, to form an offset region. 以下に詳細な作製方法を記述する。 Describing the detailed manufacturing method will be described below.

【0040】ガラス基板上に窒化珪素膜と酸化珪素膜の多層膜を形成し、プラズマCVD法によって、アモルファス上のシリコン膜を150nm形成した。 [0040] On a glass substrate to form a multilayer film of a silicon nitride film a silicon oxide film, by plasma CVD method, a silicon film on the amorphous to 150nm formed. パターニングでは、その幅を80μmとした。 In the patterning, and the width and 80μm. したがって、このT Therefore, the T
FTのチャネル幅は80μmである。 Channel width of FT is 80μm. これを窒素雰囲気中で600℃、60時間加熱することによってセミアモルファス状態のシリコンとした。 This 600 ° C. in a nitrogen atmosphere to a silicon semi-amorphous state by heating for 60 hours.

【0041】次いで、酸素雰囲気中での酸化珪素ターゲットのスパッタリングによって、ゲート酸化膜となる酸化珪素被膜を形成した。 [0041] Next, by sputtering silicon oxide target in an oxygen atmosphere to form a silicon oxide film serving as a gate oxide film. その厚さは115nmとした。 And its thickness was 115nm.
さらに、電子ビーム蒸着によって、アルミニウム被膜を形成し、公知のフォトリソグラフィー法によってアルミニウム被膜および下地の酸化珪素被膜をエッチングして、ゲート電極を形成した。 Furthermore, by electron beam evaporation, to form an aluminum film, a silicon oxide film of the aluminum coating and the base was etched to form a gate electrode by a known photolithography method. エチングには反応性イオンエッチング(RIE)法を使用した。 Using reactive ion etching (RIE) method is used to Echingu. このようにして形成したゲート電極のチャネル長は8μmとした。 The channel length of the thus formed gate electrodes was 8 [mu] m.

【0042】そして、ゲート電極およびその配線を陽極酸化をおこなった。 [0042] Then, the gate electrode and the wiring was subjected to anodic oxidation. 陽極酸化の方法は以下のようにおこなった。 The method of the anodic oxidation was carried out as follows. まず、容器内に3%の酒石酸のエチレングリコール溶液を入れ、これに5wt%のアンモニア水を加えて、pHを7.0±0.2となるように調整した。 First, put 3% tartaric acid ethylene glycol solution in the container, this was added 5 wt% of the aqueous ammonia, the pH was adjusted so that 7.0 ± 0.2. そして、25±2℃の温度で白金電極を陰極として、ガラス基板ごと溶液中に浸し、アルミニウム配線を直流電源の正極に接続して、陽極酸化をおこなった。 Then, as the cathode platinum electrode at a temperature of 25 ± 2 ° C., immersed in each glass substrate solution, and connect the aluminum wire to the positive electrode of the DC power supply, it was subjected to anodic oxidation.

【0043】陽極酸化では、最初に0.2〜1.0mA [0043] In the anodic oxidation, first to 0.2~1.0mA
/cm 2の定電流を流し、100〜250Vの適当な電圧に到達した後は、電圧を一定に保ったまま、陽極酸化を進め、電流が0.005mA/cm 2まで減少した時点で通電をやめて、取り出した。 / Cm flowed second constant current, while after reaching the appropriate voltage 100~250V, keeping the voltage constant advances the anodic oxidation, the current when the current was reduced to 0.005 mA / cm 2 stop it, was taken out. 本発明者の実験では、 In the experiments conducted by the present inventors,
初期の定電流の値は酸化膜形成の時間にのみ影響があり、最終的に形成される酸化膜の厚さにはほとんど影響しないことが明らかになった。 The value of the initial constant current only affect the time of oxide film formation, the thickness of the oxide film to be finally formed revealed little effect. 酸化膜の厚さに大きな影響力を持つパラメータは到達最大電圧であり、例えば、 Parameter having a large influence on the thickness of the oxide film is reached maximum voltage, for example,
これが100V、150V、200V、250Vであるときの得られる酸化膜の厚さは、それぞれ70nm、1 This thickness of the resulting oxide film when a 100V, 150V, 200V, 250V, respectively 70 nm, 1
40nm、230nm、320nmであった。 40nm, 230nm, was 320nm. また、このときには酸化されるアルミニウムの厚さの1.5倍の酸化アルミニウムが得られることが本発明者の実験から明らかになった。 Moreover, the 1.5-fold of the aluminum oxide thickness of the aluminum to be oxidized is obtained at this time revealed by the experiments conducted by the present inventors. さらに、得られる酸化膜の厚さは全ての部分にわたって極めて均質であった。 Further, the thickness of the oxide film obtained was very homogeneous over all parts.

【0044】その後、レーザードーピング法によってソース、ドレイン領域を形成した。 [0044] Then, to form the source and drain regions by a laser doping method. レーザードーピング法は以下の方法によっておこなった。 Laser doping method was carried out by the following method. 使用したレーザーは、エキシマーレーザーの1種であるKrFレーザーで、その発振波長は248nmである。 Laser used was a KrF laser is a type of excimer laser, an oscillation wavelength is 248 nm. 試料を気密性のある容器内に配置し、95paの減圧雰囲気とせしめ、 The sample was placed in a container with an airtight, allowed a reduced pressure atmosphere of 95 Pa,
内部にドーピングガスとしてジボラン(B 26 )、あるいはフォスヒン(PH 3 )を導入して、1ショットのエネルギーが350mJのレーザーパルスを50ショット照射した。 Diborane (B 2 H 6) as a doping gas into, or by introducing Fosuhin (PH 3), 1 shot energy was 50 shots irradiated with a laser pulse of 350 mJ.

【0045】ドーピングガスには、P型チャネルを形成する場合には水素で希釈したジボランを用い、その流量はジボラン100sccm、水素20sccmとした。 [0045] doping gas, diborane diluted with hydrogen in the case of forming a P-type channel, and the flow rate thereof diborane 100 sccm, hydrogen 20 sccm.
また、N型チャネルを形成する場合にはフォスヒンを用い、その流量は100sccmとした。 Further, using the Fosuhin in the case of forming the N-type channel, the flow rate was 100 sccm.

【0046】その後、チャネル領域の活性化を促進する目的で、水素中で250℃、30分のアニールをおこなった。 Thereafter, in order to promote the activation of the channel region, 250 ° C. in hydrogen annealing is performed for 30 minutes. そして、公知の方法によって層間絶縁膜とソース、ドレイン電極・配線を形成し、TFTを完成させた。 Then, an interlayer insulating film and the source, the drain electrode and wiring is formed by a known method, thereby completing a TFT.

【0047】このようにして作製したTFTの特性例を図9および図10に示す。 [0047] shows a characteristic example of a TFT manufactured in this manner in FIGS. 図9はPチャネルTFT、図10はNチャネルTFTである。 Figure 9 is a P-channel TFT, FIG. 10 is an N-channel TFT. オフセットの大きさは直接測定することは困難であるので、ゲート電極の周囲の酸化膜の厚さ(オフセットの大きさを十分に反映すると考えられる)によって、本発明の効果を記述する。 Since the magnitude of the offset is difficult to directly measure the thickness of the oxide film around the gate electrode by (considered to adequately reflect the magnitude of the offset), describe the effects of the present invention.

【0048】図9、図10から明らかなように、酸化膜の厚さが大きいほど、すなわちオフセット領域の幅が大きいほど、逆方向リーク電流やオフ電流が減少することがわかった。 [0048] Figure 9, as is clear from FIG. 10, the larger the thickness of the oxide film, that is, as the width of the offset region is large, the reverse leakage current and off-current is found to decrease. 特にその効果はNチャネルTFTで著しいことがあきらかになった。 Its effect was revealed that significant N-channel TFT particular. すなわち、図から分かるように、NチャネルTFTでは、ゲイト電圧が0のときの電流(オフ電流)が、オフセット領域の形成とともに減少して、実用的なレベルにまで低下した。 That is, as can be seen, the N-channel TFT, current when the gate voltage is 0 (off current), and decreases with the formation of the offset region, was reduced to a practical level. PチャネルTF P-channel TF
Tでは、オフ電流が低下するということはなかったが、 In T, but off current was not that reduced,
逆方向リーク電流は著しく減少した。 Reverse leakage current is significantly reduced. このようにオフセット領域を設けることによるオフ電流の減少は、図11 Thus reduction of the off current by providing the offset region 11
に示される。 It is shown in. 図中でI OFFはオフ電流、I onはオン電流である。 I OFF in the drawing off current, I on is the on-current.

【0049】また、オフセット領域を設けることによるTFTのしきい値電圧(V th )の変化は見られなかった。 [0049] The change in the threshold voltage of the TFT due to the provision of the offset region (V th) was observed. この様子を図12に示す。 This is shown in Figure 12. しかしながら、別の実験によると、オフセット領域が異常に大きい場合にはチャネルの形成が不連続的であるので、特性の悪化が観測された。 However, according to another experiment, when the offset region is unusually large since the formation of the channel is discontinuous, deterioration of characteristics was observed. 例えば、図13に示すようにオフセット領域の幅が300nmを越えると、NチャネルでもPチャネルでも急速に電界移動度が減少した。 For example, the width of the offset region, as shown in FIG. 13 exceeds 300 nm, rapid field mobility in the P-channel in the N channel is reduced. これらの結果を考慮すると、オフセット領域の幅としては、200〜400n In view of these results, as the width of the offset region, 200 to 400 N
mが適していることが明らかになった。 It has become clear that m is suitable.

【0050】 [0050]

【発明の効果】このようにして、本発明ではゲート電極の表面に陽極酸化からなる絶縁膜層を設けることで、チャネル長をゲート電極のチャネル長方向の長さよりも長くなり、チャネル領域の両側部にゲート電極による電界のかからないあるいは非常に弱い電界のかかるオフセット領域を設けることができ、逆バイアス時のリーク電流を削減することが出来た。 [Effect of the Invention] Thus, in the present invention by providing an insulating film layer made of anodized on the surface of the gate electrode, is longer than the channel length direction of the length of the gate electrode to the channel length, both sides of the channel region It can be provided less no or very weak such offset regions electric field electric field by the gate electrode to the part, it was possible to reduce the leakage current when reverse biased. その結果、従来不可欠であった電荷保持容量が不要となって、従来20%程度であった開口率を35%以上にすることができ、より良好な表示品質を得ることができた。 As a result, the charge storage capacitor which has heretofore been indispensable becomes unnecessary, the aperture ratio which was conventionally about 20% can be over 35%, it was possible to obtain a better display quality.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による半導体装置の構造を示す。 [1] The present invention illustrating a semiconductor device in accordance with.

【図2】従来例による半導体装置の構造を示す。 2 shows a structure of a conventional semiconductor device according to.

【図3】従来例による半導体装置の電流電圧特性を示す。 3 shows a current-voltage characteristic of the conventional semiconductor device according to.

【図4】本発明による半導体装置の電流電圧特性を示す。 [4] The present invention showing a current-voltage characteristic of the semiconductor device according to.

【図5】従来例によるアクティブマトリクス型液晶電気光学装置の回路構成を示す。 5 shows a circuit configuration of an active matrix type liquid crystal electro-optical device according to the prior art.

【図6】実施例1におけるアクティブマトリクス型液晶電気光学装置の回路図を示す。 6 shows a circuit diagram of an active matrix type liquid crystal electro-optical device according to the first embodiment.

【図7】実施例1におけるアクティブマトリクス型液晶電気光学装置の構造を示す。 Figure 7 shows the structure of an active matrix type liquid crystal electro-optical device according to the first embodiment.

【図8】実施例1におけるアクティブマトリクス型液晶電気光学装置の作製工程を示す。 8 shows a manufacturing process of an active matrix type liquid crystal electro-optical device according to the first embodiment.

【図9】実施例2におけるPチャネルTFTの電流電圧特性を示す。 Figure 9 shows the current-voltage characteristics of the P-channel TFT in Embodiment 2.

【図10】実施例2におけるNチャネルTFTの電流電圧特性を示す。 Figure 10 shows the current-voltage characteristics of the N-channel TFT in Embodiment 2.

【図11】実施例2におけるドレイン電流の陽極酸化膜厚依存性を示す。 Figure 11 shows the anodic oxide film thickness dependence of the drain current in the second embodiment.

【図12】実施例2におけるしきい値電圧の陽極酸化膜厚依存性を示す。 Figure 12 shows the anodic oxide film thickness dependency of the threshold voltage in the second embodiment.

【図13】実施例2における電界移動度の陽極酸化膜厚依存性を示す。 Figure 13 shows the anodic oxide film thickness dependence of the electric field mobility of the second embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

9、25 絶縁基板 8、24、52 ブロッキング層 3、19、67、68 チャネル領域 10、28 チャネル長 4,20、59、62 ソース領域 5、21、60、63 ドレイン領域 2、17、55、57 ゲート絶縁膜 1、15、65、66 ゲート電極 16、64 酸化物層 6、22 ソース電極 7、23 ドレイン電極 12、69 層間絶縁膜 51 ガラス基板 72 コンタクト 75 画素電極 32 電荷保持用コンデンサー 53 NTFT用半導体層 54 PTFT用半導体層 76 NTFT 77 PTFT 9 and 25 an insulating substrate 8,24,52 blocking layer 3,19,67,68 channel region 10 and 28 channel length 4,20,59,62 source region 5,21,60,63 drain regions 2,17,55, 57 gate insulating film 1,15,65,66 gate electrode 16, 64 oxide layer 6, 22 source electrode 7, 23 drain electrode 12,69 interlayer insulating film 51 glass substrate 72 contact 75 pixel electrode 32 charge holding capacitor 53 NTFT use semiconductor layer 54 PTFT semiconductor layer 76 NTFT 77 PTFT

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 張 宏勇 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 根本 英樹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Yasuhiko Takemura Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Zhang HiroshiIsamu Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor fish place Hideki Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Hideki Nemoto Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁基板上に少なくとも半導体層、絶縁膜層および導体層を有する絶縁ゲート型電界効果トランジスタにおいて、チャネル長がゲート電極のチャネル長方向の長さよりも長い事を特徴とする半導体装置。 1. A least a semiconductor layer on an insulating substrate, the insulating gate type field effect transistor having an insulating layer and a conductor layer, a semiconductor device channel length and wherein the longer than the channel length direction of the length of the gate electrode .
  2. 【請求項2】請求項1において、チャネル長はゲート電極のチャネル長方向の長さよりもゲート電極表面に形成されたる酸化物層の厚みの概略2倍程度長いことを特徴とする半導体装置。 2. A according to claim 1, channel length and wherein a long about twice outline of thickness of the formed upcoming oxide layer on the surface of the gate electrode than the channel length direction of the length of the gate electrode.
  3. 【請求項3】絶縁基板上に少なくとも半導体層、絶縁膜層および導体層を有する絶縁ゲート型電界効果トランジスタの作製方法において、半導体層およびゲート絶縁膜層を形成後に陽極酸化可能な材料によってゲート電極部を形成した後に、前記半導体層にp型化またはn型化せしめる不純物イオンを注入してソースまたはドレイン領域を形成した後に、前記ゲート電極部表面を陽極酸化し、その後に熱処理工程を有することを特徴とする半導体装置の作製方法。 Wherein at least a semiconductor layer on an insulating substrate, in the manufacturing method of insulated gate field effect transistor having an insulating layer and a conductor layer, the semiconductor layer and the gate electrode by anodic oxidizable material after forming the gate insulating film layer parts after forming, after forming the source or drain region by implanting impurity ions allowed to p-type or n-type to the semiconductor layer, the gate electrode unit surface anodized and subsequently to having a heat treatment step the method for manufacturing a semiconductor device according to claim.
  4. 【請求項4】絶縁基板上に少なくとも半導体層、絶縁膜層および導体層を有する絶縁ゲート型電界効果トランジスタの作製方法において、半導体層およびゲート絶縁膜層を形成後に陽極酸化可能な材料によってゲート電極部を形成した後に、前記ゲート電極部表面を陽極酸化し、 Wherein at least a semiconductor layer on an insulating substrate, in the manufacturing method of insulated gate field effect transistor having an insulating layer and a conductor layer, the semiconductor layer and the gate electrode by anodic oxidizable material after forming the gate insulating film layer parts after forming, the gate electrode unit surface is anodized,
    その後に前記半導体層にp型化またはn型化せしめる不純物イオンを注入してソースまたはドレイン領域を形成した後に、熱処理工程を有することを特徴とする半導体装置の作製方法。 The method for manufacturing a subsequently the after forming the source or drain region by implanting impurity ions allowed to p-type or n-type semiconductor layer, a semiconductor device characterized in that it comprises a heat treatment step.
JP34033691A 1991-08-23 1991-11-29 Semiconductor device and its manufacture Pending JPH05267666A (en)

Priority Applications (2)

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