JPH05259476A - Nonvolatile semiconductor storage device and manufacture thereof - Google Patents

Nonvolatile semiconductor storage device and manufacture thereof

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JPH05259476A
JPH05259476A JP35562892A JP35562892A JPH05259476A JP H05259476 A JPH05259476 A JP H05259476A JP 35562892 A JP35562892 A JP 35562892A JP 35562892 A JP35562892 A JP 35562892A JP H05259476 A JPH05259476 A JP H05259476A
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JP
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gate
memory device
insulating film
semiconductor memory
device according
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Application number
JP35562892A
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Japanese (ja)
Inventor
Shoichi Iwasa
昇一 岩佐
Original Assignee
Nippon Steel Corp
新日本製鐵株式会社
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor

Abstract

PURPOSE: To provide the structure of a nonvolatile semiconductor storage device high in integration.
CONSTITUTION: In a semiconductor storage device where a plurality of nonvolatile semiconductor storage elements are arranged on a semiconductor substrate 11, the end of a source electrode 32 and one end face of an element isolating insulating film 42 are arranged being conformed on the semiconductor substrate 11, and further this is equipped with the second polycrystalline silicon layers 38 and the first polycrystalline silicon layer 48 to become gate electrodes being stacked on this element isolating insulating film 42, conforming to the on end face, which conforms to the end of the source electrode 32, of this element isolating insulating film 42.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、いわゆるフラッシュE BACKGROUND OF THE INVENTION This invention is a so-called flash E
EPROMと称されている一括消去型不揮発性半導体記憶装置等の不揮発性半導体記憶装置及びその製造方法に関するものである。 Nonvolatile semiconductor memory device and a method of manufacturing such collective erasure type non-volatile semiconductor memory device is referred to as EPROM relates.

【0002】 [0002]

【従来の技術】図23及び図24は、フラッシュEEP BACKGROUND OF THE INVENTION FIGS. 23 and 24, flash EEP
ROMの素子構造の一従来例を示している。 It shows an example of a conventional element structure of ROM. この従来例では、Si基板11の表面に、素子分離用のSiO 2膜12を、最初2メモリセル毎に1つの割合で相互に孤立した島状に形成する。 In this conventional example, the surface of the Si substrate 11, to form the SiO 2 film 12 for element isolation, the first 2 isolated from one another at a rate of one for each memory cell islands. そして、素子活性領域の表面に、 Then, the surface of the device active region,
ゲート絶縁膜としてのSiO 2膜13を形成する。 Forming a SiO 2 film 13 as a gate insulating film.

【0003】その後、CVD法で多結晶Si膜14を全面に堆積させ、この多結晶Si膜14に不純物をドープする。 [0003] Thereafter, a polycrystalline Si film 14 is deposited on the entire surface by CVD, impurity doping into the polycrystalline Si film 14. そして、後に形成する制御ゲートの延在方向とは直角な方向で分割するように多結晶Si膜14をパターニングして、多結晶Si膜14をメモリセルの行に対応させる。 Then, the extending direction of the control gate to be formed later by patterning the polycrystalline Si film 14 to divide by perpendicular, a polycrystalline Si film 14 to correspond to the rows of memory cells.

【0004】次に、多結晶Si膜14上の全面に、容量結合用のSiO 2膜15を形成する。 [0004] Next, on the entire surface of the polycrystalline Si film 14, an SiO 2 film 15 for capacitive coupling. そして、SiO 2 Then, SiO 2
膜15上の全面にCVD法で多結晶Si膜16を堆積させ、この多結晶Si膜16に不純物をドープする。 Depositing a polycrystalline Si film 16 by a CVD method on the entire surface of the film 15 is doped with impurities in the polycrystalline Si film 16.

【0005】その後、多結晶Si膜16とSiO 2膜1 [0005] Thereafter, a polycrystalline Si film 16 and the SiO 2 film 1
5と多結晶Si膜14とSiO 2膜13とを、SiO 2 5 and the polycrystalline Si film 14 and the SiO 2 film 13, SiO 2
膜12と直角に交わって延在する制御ゲートのパターンに加工する。 Processed into a pattern of the control gate extending intersect at right angles with the film 12. この結果、多結晶Si膜16で制御ゲートつまりゲート配線が形成され、多結晶Si膜14で各メモリセルに対応する浮遊ゲートが形成される。 As a result, the control gate clogging gate wiring polycrystalline Si film 16 is formed, the floating gate corresponding to each memory cell in a polycrystalline Si film 14 is formed.

【0006】次に、Si基板11の表面のうちでソース領域のみを露出させるように、フォトレジスト21をパターニングする。 [0006] Next, to expose only the source region of the surface of the Si substrate 11 to pattern the photoresist 21. そして、多結晶Si膜16等とフォトレジスト21とをマスクにして、Si基板11中にPh Then, a photoresist 21 polycrystalline Si film 16 or the like as a mask, Ph in the Si substrate 11
os +を70keV程度のエネルギで1×10 13 cm -2 os + at energy of about 70keV 1 × 10 13 cm -2
程度のドーズ量にイオン注入して、N -層22を形成する。 Ions are implanted into a dose of degree, N - form a layer 22.

【0007】その後、フォトレジスト21を除去する。 [0007] Thereafter, the photoresist is removed 21.
そして、今度は多結晶Si膜16等とSiO 2膜12とをマスクにして、Si基板11中にAs +を70keV Then, this time by a like polycrystalline Si film 16 and the SiO 2 film 12 as a mask, 70 keV of As + into the Si substrate 11
程度のエネルギで1×10 15 cm -2程度のドーズ量にイオン注入して、N -層22よりも浅いN +層23を形成する。 Ions are implanted into a dose of approximately 1 × 10 15 cm -2 in the degree of energy, N - form a shallow N + layer 23 than layer 22. +層23とN -層22とで構成されているのがソース24であり、N +層23のみから成っているのがドレイン25である。 N + layer 23 and the N - a source 24 that is composed of a layer 22, that consists only N + layer 23 is a drain 25.

【0008】以上のようにして製造したフラッシュEE [0008] flash EE, which was prepared as described above
PROMは、構造的にEPROMと類似しているが、E PROM is structurally similar to EPROM, but, E
PROMのようにソースとドレインとが互いに同一構造ではない。 The source and the drain as PROM is not the same structure each other. これは、記憶情報を消去する時は、ソース2 This is, when you erase the stored information, the source 2
4に高電圧を印加して、浮遊ゲートである多結晶Si膜14に蓄積されている電子をファウラー−ノルドハイム電流としてソース24へ放出するので、ソース24を高耐圧構造にする必要があるからである。 4 a high voltage is applied to the electrons stored in the polycrystalline Si film 14 which is the floating gate Fowler - will release to the source 24 as Nordheim current, because it is necessary to set the source 24 to the high voltage withstanding structure is there.

【0009】 [0009]

【発明が解決しようとする課題】ところが、図25に示すように、多結晶Si膜16が図23中で左右方向へ位置ずれして、SiO 2膜12の端部が多結晶Si膜16 [SUMMARY OF THE INVENTION However, as shown in FIG. 25, a polycrystalline Si film 16 is misaligned in the lateral direction in FIG. 23, the end portion of the SiO 2 film 12 is a polycrystalline Si film 16
下の途中に位置していると、この多結晶Si膜16下で隣接メモリセルのドレイン25同士が短絡する。 When positioned in the middle of the lower, the drain 25 between the polycrystalline Si film 16 adjacent memory cell under a short circuit.

【0010】例えば、図25において、制御ゲートG 1 [0010] For example, in FIG. 25, the control gate G 1
下の浮遊ゲートに情報を書き込む場合、例えばソースS When writing information into the floating gate of the lower, for example, the source S
1に0ボルト、ドレインD 1に6ボルト、制御ゲートG 1 to 0 volts, 6 volts to the drain D 1, the control gate G
1に12ボルトを印加する。 1 is applied to 12 volts. このとき、本来、ソースS In this case, the original, source S
1 −ドレインD 1間を流れる電流のうち、ホットエレクトロンが制御ゲートG 1下の浮遊ゲートに捕獲されることにより情報の書き込みが行われる。 1 - of the current flowing between the drain D 1, information is written by the hot electrons are trapped in the floating gate under the control gate G 1. ところが、このとき隣接メモリセルのドレインD 2 、D 3が低電位であることから、ドレインD 2 、D 3があたかもソースのような役割をして、ドレインD 2 、D 3とドレインD 1との間でもこの多結晶Si膜16下で矢印A、Bの方向に電流が流れ、隣接メモリセルのドレイン同志が短絡し、制御ゲートG 2 、G 3下の浮遊ゲートにもホットエレクトロンが捕獲されてしまうおそれがある。 However, since this time the drain D 2, D 3 of the adjacent memory cells is a low potential, and the drain D 2, D 3 and the though role as the source, the drain D 2, D 3 and the drain D 1 current also flows polycrystalline Si film 16 arrows a under the direction of B in between, short-circuited drain comrades adjacent memory cell, hot electrons are trapped in the control gate G 2, G 3 floating gates below there is a fear would.

【0011】そこで、上記のような位置ずれを回避するために、上述の一従来例では、図23に示すように、S [0011] Therefore, in order to avoid positional deviation as described above, in one prior art example described above, as shown in FIG. 23, S
iO 2膜12の端部12′を多結晶Si膜16からソース24側へ突出させている。 The iO end 12 of the 2 film 12 'is made to protrude from the polycrystalline Si film 16 to the source 24 side.

【0012】しかし、ソース24側へ突出させたSiO [0012] However, SiO, which is projected to source 24 side
2膜12同士も所定の距離だけ離間させる必要があるので、SiO 2膜12の突出分だけソース24の幅を広くする必要がある。 Since 2 film 12 to each other also must be spaced by a predetermined distance, it is necessary to increase the width of the projecting amount corresponding source 24 in the SiO 2 film 12. このため、この一従来例では集積度を高めることが難しい。 Therefore, it is difficult to increase the degree of integration in this conventional example.

【0013】そこで、本発明の目的は、集積度のより高い不揮発性半導体記憶装置を製造することができる方法及びその不揮発性記憶装置の構造を提供することである。 [0013] It is an object of the present invention is to provide a structure of a method and a nonvolatile memory device can be manufactured higher nonvolatile semiconductor memory device of integration.

【0014】 [0014]

【課題を解決するための手段】本発明は、上記目的を達成するために、活性領域に2重拡散層が形成されている半導体基板と、この半導体基板の上に形成され一端面が前記2重拡散層の端部と整合して配置された素子分離絶縁膜と、この素子分離絶縁膜の前記整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有する。 Means for Solving the Problems The present invention, in order to achieve the above object, a semiconductor substrate double diffusion layer in the active region is formed, one end surface is formed on the semiconductor substrate is the 2 a heavy diffusion layer end and aligned with arranged element isolation insulating film, and a gate portion in alignment with one end face are stacked on the element isolation insulating film on which the matching of the element isolation insulating film a. また、前記ゲート部は、情報を蓄積するための浮遊ゲートを更に有する。 Further, the gate portion further includes a floating gate for storing information. また、前記浮遊ゲートは、前記素子分離絶縁膜上を一部覆って前記活性領域上に形成されている。 Also, the floating gate is formed on the active region to cover a portion of the device isolation insulating film above. また、前記浮遊ゲートと前記活性領域とを隔てる絶縁膜を更に有する。 Moreover, further comprising an insulating film separating the said floating gate and the active region. また、前記ゲート部は、前記浮遊ゲートへの情報蓄積を制御するための制御ゲートを更に有する。 Further, the gate portion further includes a control gate for controlling the information storage into the floating gate. また、前記制御ゲートは、隣あう不揮発性半導体記憶装置の制御ゲートと互いに接続している。 The control gates are connected to each other with the control gate of the next meet the non-volatile semiconductor memory device.

【0015】更に、本発明は、第1の導電性を有する半導体基板に複数の不揮発性の半導体記憶装置素子をマトリクス状に構成してなる不揮発性半導体記憶装置であって、前記半導体基板の活性領域に形成され、前記第1の導電性とは逆の導電特性をもつ第2の導電性を有する2 Furthermore, the present invention is a nonvolatile semiconductor memory device formed by arrangement in a matrix of semiconductor memory device element of a plurality of non-volatile semiconductor substrate having a first conductivity, the activity of the semiconductor substrate is formed in a region, wherein the first conductive 2 having a second conductive having an opposite conductivity characteristic
重拡散層と、この2重拡散層の端部と一端面が前記半導体基板上で整合して配置され、上記各半導体記憶装置素子を電気的に分離するための素子分離絶縁膜と、この素子分離絶縁膜の前記2重拡散層の端部と整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有する。 A heavy diffusion layer, end and one end face of the double diffusion layer is arranged in alignment on said semiconductor substrate, and the element isolation insulating film for electrically isolating the respective semiconductor memory device element, this element having said aligned with one end surface fit with the end of the double diffusion layer gate portion which is stacked on the element isolation insulating film on the isolation insulating film. また、前記ゲート部は、情報を蓄積するための浮遊ゲートを更に有する。 Further, the gate portion further includes a floating gate for storing information. また、前記浮遊ゲートは、前記素子分離絶縁膜上を一部覆って前記活性領域上に形成されている。 Also, the floating gate is formed on the active region to cover a portion of the device isolation insulating film above. また、前記浮遊ゲートと前記活性領域とを隔てる絶縁膜を更に有する。 Moreover, further comprising an insulating film separating the said floating gate and the active region. また、前記ゲート部は、前記浮遊ゲートへの情報蓄積を制御するための制御ゲートを更に有する。 Further, the gate portion further includes a control gate for controlling the information storage into the floating gate. また、前記制御ゲートは、 The control gate,
隣あう不揮発性半導体記憶装置の制御ゲートと互いに接続している。 They are connected to each other with the control gate of the next meet the non-volatile semiconductor memory device.

【0016】更に、本発明は、第1の導電性を有する半導体基板の活性領域にソース電極、ドレイン電極が形成され、前記活性領域上に第1のゲート絶縁膜を介して浮遊ゲート、第2ゲート絶縁膜、制御ゲートが順次積層配置された不揮発性のMOS電界効果トランジスタを有する不揮発性半導体記憶素子をマトリクス状に構成してなる不揮発性半導体記憶装置であって、前記第1の導電性とは逆の導電特性を持つ第2の導電性を有する前記ソース電極と、前記ソース電極の端部と一端面が前記半導体基板上で整合して配置され、前記各不揮発性半導体記憶素子を電気的に分離するための素子分離絶縁膜と、この素子分離絶縁膜の前記ソース電極の端部と整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有 Furthermore, the present invention has a source electrode on the active region of a semiconductor substrate having a first conductivity, a drain electrode is formed, the floating gate, the second through the first gate insulating film on the active region a gate insulating film, a non-volatile semiconductor memory device comprising a nonvolatile semiconductor memory device configured in a matrix having a MOS field-effect transistor of the nonvolatile control gate are sequentially stacked, and the first conductive electrically said source electrode having a second conductive having an opposite conductivity characteristic, end and one end face of the source electrode are arranged in alignment on said semiconductor substrate, each of said non-volatile semiconductor memory device Yes and the element isolation insulating film for separating, and said aligned with one end surface fit with the end of the source electrode gate portion which is stacked on the element isolation insulating film on the element isolation insulating film る。 That. また、前記ゲート部は前記浮遊ゲートと、前記浮遊ゲート上に前記第2ゲート絶縁膜を介して形成されている前記制御ゲートとを含んでいる。 Further, the gate portion includes a said floating gate, and said control gate formed over the second gate insulating film on the floating gate.
また、前記浮遊ゲートは前記半導体基板の活性領域上に前記第1のゲート絶縁膜を介して、前記素子分離絶縁膜上に一部乗り上げて形成されている。 Also, the floating gate through said first gate insulating film on the semiconductor substrate active region, it is formed rides partially in the device isolation insulating film. また、前記浮遊ゲートは隣あうMOS電界効果トランジスタの浮遊ゲートとは前記素子分離絶縁膜上で分離されている。 Also, the floating gate to the floating gate of the adjacent meet MOS field-effect transistors are isolated on the device isolation insulation film. また、前記ソース電極は、前記半導体基板の活性領域表面近傍にある第2導電性不純物を濃く含んだ濃い拡散領域と、この濃い拡散領域の外側に存在し、濃い拡散領域よりも第2導電性不純物を薄く含んだ薄い拡散領域とを有する。 Further, the source electrode, and dark diffusion region including darken second conductive impurity in the vicinity the surface of the active region of the semiconductor substrate, there outside the dense diffused region, a second conductivity even darker diffusion region and a thin diffusion region including thin impurities.

【0017】更に、本発明は、半導体基板の表面に素子分離用の絶縁膜を縞状に形成し、前記絶縁膜と交わって延在するように前記半導体基板上にゲート配線を形成し、一対の前記ゲート配線に挟まれている領域のうちでソース領域とすべき部分を露出させるように、前記半導体基板及び前記ゲート配線上にレジストを形成し、前記ゲート配線と前記レジストとをマスクにして前記絶縁膜を除去し、前記半導体基板とは反対導電型で相対的に低濃度の第1の不純物層を、前記ゲート配線と前記レジストとをマスクにして前記半導体基板に形成している。 Furthermore, the present invention is an insulating film for element isolation is formed in stripes on the surface of the semiconductor substrate, forming a gate wiring on said semiconductor substrate so as to extend intersects with the insulating film, a pair the so as to expose the portion to be the source region of the areas that are between the gate wires, the resist is formed on the semiconductor substrate and on the gate line, and the said resist and said gate wiring as a mask for the insulating film is removed, said first impurity layer of relatively low concentration at the opposite conductivity type to the semiconductor substrate, and then the said resist and said gate wiring as a mask is formed on the semiconductor substrate.

【0018】 [0018]

【作用】本発明による不揮発性半導体記憶装置は、上記構成により以下のように作用する。 [Acting] nonvolatile semiconductor memory device according to the present invention operates as follows by the above configuration. 活性領域に2重拡散層が形成されている半導体基板上に一端面を前記2重拡散層の端部と整合して素子分離絶縁膜を形成し、さらにこの素子分離絶縁膜の整合する一端面と整合してゲート部をこの素子分離絶縁膜上に積層配置して構成している。 One end surface of the one end face on a semiconductor substrate of double diffusion layer in the active region is formed in alignment with the end of the double diffusion layer forming an isolation insulating film is further alignment of the element isolation insulating film They are arranged in stacked relation to the gate portion to the device isolation insulating film in alignment with. このため、ソース領域をゲート配線に対して整合的に形成しているので、ゲート配線の間隔つまりソース領域の幅を狭くすることができ、集積度の高い不揮発性半導体記憶装置を提供することができる。 Accordingly, since the aligned manner the source region with respect to the gate wiring, it is possible to narrow the width of the gap, that the source region of the gate line, to provide a highly integrated non-volatile semiconductor memory device it can. しかも本発明によれば、追加的なマスキング工程は不要となり、従って、製造工程を大幅に増加させることもなく、集積度の高い不揮発性半導体記憶装置を提供することができる。 Moreover, according to the present invention, an additional masking step is not required, therefore, without significantly increasing the manufacturing process, it is possible to provide a highly non-volatile semiconductor memory device degree of integration.

【0019】さらに、本発明による不揮発性半導体記憶装置は、素子分離領域をゲート領域に対して自己整合的に形成しているので、素子分離領域について遊びの領域を取る必要がなくなり、ゲート配線の間隔はソース領域の幅として設計すればよいので、ゲート配線の間隔を従来よりも狭く構成することができるので、従来装置よりも集積度の高い不揮発性半導体記憶装置を提供することができる。 Furthermore, the non-volatile semiconductor memory device according to the present invention, since the formed self-aligned manner an isolation region to the gate region, there is no need to take the area of ​​play for the isolation region, the gate wiring the spacing may be designed as a width of the source region, it is possible to configure narrower than the conventional spacing of the gate wiring, it is possible to provide a nonvolatile semiconductor memory device of high integration density than the conventional device.

【0020】また、本発明による不揮発性半導体記憶装置の製造方法では、ソース領域とすべき部分を露出させるように半導体基板及びゲート配線上にレジストを形成し、このレジストとゲート配線とをマスクにして素子分離用の絶縁膜を除去することによって、ソース領域を形成しているので、ソース領域をゲート配線に対して自己整合的に形成することができる。 [0020] In the manufacturing method of the nonvolatile semiconductor memory device according to the present invention, a resist is formed on a semiconductor substrate and the gate wiring so as to expose a portion to be a source region, and the resist and the gate wiring as a mask by removing the insulating film for element isolation Te, since the formation of the source region can be formed in self-alignment the source region with respect to the gate wiring.

【0021】しかも、ソース領域を形成するために用いているレジストは、ソースを構成する低濃度不純物層を形成するためにも用いているので、追加的なマスキング工程は不要である。 [0021] Furthermore, a resist is used to form the source region, so is also used to form the low concentration impurity layer constituting the source, additional masking step is unnecessary.

【0022】 [0022]

【実施例】以下、本発明の一実施例を、図1乃至図22 EXAMPLES Hereinafter, an embodiment of the present invention, FIGS. 1 to 22
を用いて説明する。 It will be described with reference to.

【0023】まず、図2を用いてその構成を説明する。 [0023] First, its configuration will be described with reference to FIG.
図2は本発明の一実施例である不揮発性半導体記憶装置の要部拡大平面図である。 Figure 2 is an enlarged plan view of a nonvolatile semiconductor memory device according to an embodiment of the present invention. 図2中の一点鎖線で囲まれた領域は、不揮発性半導体記憶装置の単位メモリセル30 Region surrounded by one-dot chain line in FIG. 2, the unit memory cell of a nonvolatile semiconductor memory device 30
を示している。 The shows. この不揮発性半導体記憶装置の単位メモリセル30は、それぞれソース拡散層32と、ビットラインとなるアルミ配線34と接点35でコンタクトされているドレイン拡散層36とを有し、ワード線となる第2多結晶シリコン層38とその下に第2ゲート絶縁膜を介して浮遊ゲートとなる第1多結晶シリコン層48をスタックゲート電極として有している。 Unit memory cell 30 of the non-volatile semiconductor memory device includes a source diffusion layer 32, respectively, and a drain diffusion layer 36 which is contact with aluminum interconnection 34 and the contact 35 serving as a bit line, a second of the word line a first polycrystalline silicon layer 48 serving as a floating gate polycrystalline silicon layer 38 thereunder via a second gate insulating film has a stacked gate electrode.

【0024】更に、本発明による構造では、隣あうセルとは素子分離絶縁膜42で隔てられているが、この素子分離絶縁膜42がそれと直交する前記第2多結晶シリコン層38及びソース拡散層32と自己整合的に形成されていることを特徴としている。 Furthermore, in the structure according to the invention, although the next fit cells are separated by the element isolation insulating film 42, the second polycrystalline silicon layer 38 and the source diffusion layer element isolation insulating film 42 is perpendicular thereto It is characterized by 32 and is self-aligned manner.

【0025】次に、本発明の一実施例にかかる半導体記憶装置の製造方法について図1及び図3乃至図22を用いて説明する。 Next, a method for fabricating a semiconductor memory device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 3 through 22. これらの図において、図3乃至図12 In these drawings, FIGS. 3 to 12
は、図2に示す不揮発性半導体記憶装置の製造工程毎の要部拡大平面図、図13乃至図22及び図1は、図3乃至図12に各々示した各ラインに沿う要部拡大側断面図である。 Is enlarged plan view of each manufacturing process of the nonvolatile semiconductor memory device shown in FIG. 2, FIG. 13 through FIG. 22 and FIG. 1, respectively enlarged side cross section along the respective lines shown in FIGS. 3 to 12 it is a diagram. すなわち、図13乃至図22及び図1に記載の図(a)、(b)、(c)、(d)はそれぞれ図3乃至図12に記載のI−I線、II−II線、III−II That is, FIG according to FIGS. 13 through 22 and FIG. 1 (a), (b), (c), (d) 3 to view each line II according to FIG. 12, II-II line, III -II
I線、IV−IV線における側断面図に対応する。 I-line, corresponding to a side sectional view taken along line IV-IV.

【0026】まず、図3及び図13に示すように、従来より周知の技術であるフォトリソグラフィー及びLOC [0026] First, as shown in FIG. 3 and FIG. 13, photolithography and LOC is a well known technique conventionally
OS法を用いて、P型シリコン(Si)半導体基板11 Using OS method, P-type silicon (Si) semiconductor substrate 11
上の素子分離絶縁膜42を形成する位置に図示しないレジストを塗布し、このレジストを塗布しない領域に窒化シリコン(Si 34 )膜43を形成する。 The resist not shown in a position of forming an element isolation insulating film 42 above was coated to form a resist region in the silicon nitride without applying (Si 3 N 4) film 43. その後、窒化シリコン膜43をマスクとして半導体基板11の表面を選択的に酸化することにより、素子分離絶縁膜42を形成する。 Then, by selectively oxidizing the surface of the semiconductor substrate 11 of silicon nitride film 43 as a mask to form an element isolation insulating film 42. その結果、図13に示すように、図3のII As a result, as shown in FIG. 13, II of FIG. 3
I−III線、IV−IV線方向に延在する縞状に素子分離絶縁膜42が形成される。 I-III line, stripes in the element isolation insulating film 42 extending in the IV-IV line direction is formed.

【0027】次に、図3及び図14に示すように、Si Next, as shown in FIGS. 3 and 14, Si
34膜43をエッチングにより除去し、表出した半導体基板11の活性領域44上に800℃スチーム雰囲気にて第1ゲート酸化膜46を約10nm程度の膜厚に形成する。 3 N 4 film 43 is removed by etching to form a first gate oxide film 46 to a thickness of about 10nm at exposed was 800 ° C. Steam Atmosphere on the active region 44 of the semiconductor substrate 11.

【0028】その後、図4及び図15に示すように、N [0028] Thereafter, as shown in FIG. 4 and FIG. 15, N
型にドープされた第1多結晶シリコン層48を半導体基板11の全面に科学的気相成長法(以下CVD法と称す)によって、約150nm程度の膜厚に堆積し、前記活性領域44上を被覆し、素子分離絶縁膜42上で分離され、かつ、図4のIII−III線、IV−IV線方向に延びるパターンを形成する。 Entirely scientific vapor deposition of a first polycrystalline silicon layer 48 of the semiconductor substrate 11 doped to the mold by (hereinafter, referred to as CVD method), is deposited to a thickness of about 150 nm, on the active region 44 coated, they are separated on the element isolation insulating film 42, and, III-III line in FIG. 4, to form a pattern extending the line IV-IV direction. その後、前記第1多結晶シリコン層48上に酸化膜換算でおよそ20〜25n Thereafter, approximately in terms of oxide film on the first polysilicon layer 48 20~25N
m程度のONO絶縁膜からなる第2ゲート絶縁膜50を形成する。 Forming a second gate insulating film 50 consisting of m about ONO insulating film.

【0029】次に、図5及び図16に示すように、上記第2ゲート絶縁膜50上の所定位置に、さらにN型にドープされた第2多結晶シリコン層38をCVD法によって約300nm程度の膜厚に堆積する。 Next, as shown in FIGS. 5 and 16, at a predetermined position on said second gate insulating film 50, second polysilicon layer 38 of about 300nm about by CVD method is further doped N-type the film deposited to a thickness. なお、この第2 It should be noted that this second
多結晶シリコン層38については、必要に応じてさらに上層にWSi 2を堆積することでポリサイド構造配線とすることもできる。 The polycrystalline silicon layer 38, may be a polycide structure wiring by depositing a WSi 2 in an upper layer if necessary.

【0030】その後、図6及び図17に示すように、フォトリソグラフィー及び異方性ドライエッチング法(以下RIE法と称す)を用いて、I−I線、II−II線方向に延びたパターンを形成し、第2多結晶シリコン層38によりワード線を形成する。 [0030] Thereafter, as shown in FIGS. 6 and 17, using photolithography and anisotropic dry etching method (hereinafter referred to as RIE process), II line, the pattern extending in the II-II line direction formed by second polycrystalline silicon layer 38 to form the word lines. このワード線は、第2 This word line, the second
多結晶シリコン層38の下にある前記第2ゲート絶縁膜50、第1多結晶シリコン層48を順次上層をマスクとしてエッチングすることにより形成する。 The second gate insulating film 50 under the polysilicon layer 38 is formed by etching sequentially the upper first polycrystalline silicon layer 48 as a mask. この時点でのI−I線、II−II線に沿ってみた縦断面図は、図1 II line, vertical sectional view taken along line II-II at this point, FIG. 1
7(a)、(b)に示すとおりで、各々ワード線上及びソース線上の断面図を表している。 7 (a), the representative is a cross-sectional view at as shown in (b), respectively word lines and the source lines.

【0031】これより、本発明の製造工程の更なる要部を示す工程となる。 [0031] than this, the process of a further main part of the manufacturing process of the present invention. まず、図7及び図18、特に図18 First, FIGS. 7 and 18, in particular 18
(c)、(d)に示すように、ソース領域となる個所のみ開口するように、フォトリソグラフィーを用いて図に示す個所にフォトレジスト52を形成する。 (C), (d), the to open only point to be a source region, a photoresist 52 at a location shown in FIG using photolithography.

【0032】次に、図8及び図19に示すように、RI [0032] Next, as shown in FIGS. 8 and 19, RI
E法を用いて、II−II線を横切る素子分離絶縁膜4 Method E was used to isolation insulating film 4 across the line II-II
2及び第1ゲート酸化膜46をエッチング除去する。 2 and the first gate oxide film 46 is removed by etching. この状態をII−II線に沿ってみた縦断面図を図19 FIG longitudinal sectional view of the state taken along the line II-II 19
(b)に示す。 It is shown in (b).

【0033】次に、図9及び図20に示すように、前記フォトレジスト52及び第2多結晶シリコン層38によって構成されるワード線をそのままマスクとして利用し、イオン注入法を用いてリン(P)不純物を基板中に導入してN -層56を、さらにヒ素(As)不純物を導入してN +層54を形成し二重拡散のソース領域32を形成する。 Next, as shown in FIGS. 9 and 20, the use as a photoresist 52 and it masks composed word line by the second polycrystalline silicon layer 38, phosphorus (P by ion implantation ) by introducing impurities into the substrate N - layer 56, further by introducing arsenic (As) impurity to form a source region 32 of the formed double-diffused N + layer 54. この状態をII−II線に沿ってみた縦断面図を図20(b)に、III−III線、IV−IV線に沿ってみた縦断面図をそれぞれ図20(c)、(d) The longitudinal sectional view of the state viewed along the line II-II in FIG. 20 (b), III-III line, respectively a longitudinal section view taken along line IV-IV Figure 20 (c), (d)
に示す。 To show.

【0034】その後は、図10及び図21に示すように、フォトレジスト52を除去し、ドレイン領域となる個所を開口するように、フォトリソグラフィーを用いて図に示す個所にフォトレジスト58を形成し、イオン注入法を用いて、ヒ素(As)不純物を半導体基板11中に導入して図11及び図22(d)に示すように、ドレイン拡散層36を形成する。 [0034] Thereafter, as shown in FIGS. 10 and 21, the photoresist is removed 52, so as to open the point where the drain region, a photoresist 58 is formed at a location shown in FIG using photolithography , by ion implantation, by introducing arsenic (as) impurity in the semiconductor substrate 11 as shown in FIG. 11 and FIG. 22 (d), to form a drain diffusion layer 36.

【0035】そして、図12及び図1に示すように、従来方法と同じくCVD法により層間絶縁膜62を形成し、フォトリソグラフィーを用いて前記ドレイン拡散層36上等を開口して、開口部64にスパッタ法によりアルミニウム(Al)34を蒸着することにより接点35 [0035] Then, as shown in FIG. 12 and FIG. 1, an interlayer insulating film 62 by a conventional method as well CVD method, and opens the drain diffusion layer 36 Choice using photolithography, openings 64 contact 35 by depositing aluminum (Al) 34 by sputtering
を形成し、フォトリソグラフィーを用いてパターニングすることによりアルミ配線34(ビット線)を形成して、図1(a)、(b)、(c)、(d)、図2、図1 It is formed and to form the aluminum wiring 34 (bit line) is patterned by photolithography, 1 (a), (b), (c), (d), 2, 1
3に示す不揮発性半導体記憶装置の構造を得る。 Obtaining a structure of the nonvolatile semiconductor memory device shown in 3.

【0036】以上説明した方法によれば、従来からのF According to the method described above, F from conventional
LASH EEPROMの製造方法に新たなマスクを増やすことなく非対称なソース・ドレイン拡散層を得ることができ、かつ、よりセルサイズの小さな構造を持つ不揮発性半導体記憶装置を実現することができる。 A method for producing a LASH EEPROM can be obtained an asymmetrical source and drain diffusion layers without increasing a new mask, and it is possible to realize a non-volatile semiconductor memory device having a small structure more cell sizes.

【0037】 [0037]

【発明の効果】以上のように、本発明による不揮発性半導体体記憶装置は、ソース領域をゲート配線に対して自己整合的に形成しているので、ゲート配線の間隔つまりソース領域の幅を狭くすることができ、しかも追加的なマスキング工程は不要である。 As is evident from the foregoing description, the non-volatile semiconductor body memory device according to the present invention, since the formed self-aligned manner to the source region with respect to the gate line, narrowing the width of the gap, that the source region of the gate line it can be, yet additional masking step is unnecessary. 従って、製造工程を大幅には増加させることなく、集積度の高い不揮発性半導体記憶装置を提供することができる。 Therefore, without increasing the substantial manufacturing process, it is possible to provide a highly integrated non-volatile semiconductor memory device.

【0038】また、本発明による不揮発性半導体記憶装置は、素子分離領域をゲート領域に対して自己整合的に形成しているので、素子分離領域について遊びの領域を取る必要がなくなり、ゲート配線の間隔はソース領域の幅として設計すればよいので、ゲート配線の間隔を従来よりも狭く構成することができるので従来装置よりも集積度の高い不揮発性半導体記憶装置を提供することができる。 Further, the nonvolatile semiconductor memory device according to the present invention, since the formed self-aligned manner an isolation region to the gate region, there is no need to take the area of ​​play for the isolation region, the gate wiring the spacing may be designed as a width of the source region, the distance of the gate wiring can be provided a nonvolatile semiconductor memory device of high integration density than the conventional device because it can be configured smaller than before.

【0039】さらに、本発明による不揮発性半導体記憶装置の製造方法によれば、ソース領域とすべき部分を露出させるように半導体基板及びゲート配線上にレジストを形成し、このレジストとゲート配線とをマスクにして素子分離用の絶縁膜を除去することによって、ソース領域を形成している。 [0039] Further, according to the manufacturing method of the nonvolatile semiconductor memory device according to the present invention, a resist is formed on a semiconductor substrate and the gate wiring so as to expose a portion to be a source region, a resist and the gate wiring by removing the insulating film for element isolation as a mask, to form a source region. そのため、ソース領域をゲート配線に対して自己整合的に形成することができる。 Therefore, it is possible to form a self-aligned manner to the source region with respect to the gate wiring.

【0040】しかも、ソース領域を形成するために用いられているレジストは、ソースを構成する低濃度不純物層を形成するためにも用いられているので、追加的なマスキング工程は不要である。 [0040] Moreover, the resist being used to form the source region, so is also used to form the low concentration impurity layer constituting the source, additional masking step is unnecessary.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例を示し、図12に示す製造工程におけるI−I線、II−II線、III線−III [1] shows one embodiment of the present invention, II line in the manufacturing process shown in FIG. 12, II-II line, III line -III
線、IV−IV線に沿う要部拡大側断面図である。 Line, is an enlarged side sectional view taken along line IV-IV.

【図2】本発明の一実施例を示す要部拡大平面図である。 2 is an enlarged plan view showing an embodiment of the present invention.

【図3】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 3 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図4】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 4 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図5】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 Figure 5 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図6】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 6 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図7】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 7 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図8】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 8 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図9】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 9 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図10】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 Figure 10 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図11】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 11 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図12】図2に示す本発明の一実施例を製造工程毎に説明するための要部拡大平面図である。 12 is an enlarged plan view for explaining an embodiment in each manufacturing process of the present invention shown in FIG.

【図13】図3に示す製造工程におけるI−I線、II [13] II line in the manufacturing process shown in FIG. 3, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図14】図3に示す製造工程におけるI−I線、II [14] II line in the manufacturing process shown in FIG. 3, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図15】図4に示す製造工程におけるI−I線、II [15] II line in the manufacturing process shown in FIG. 4, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図16】図5に示す製造工程におけるI−I線、II [16] II line in the manufacturing process shown in FIG. 5, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図17】図6に示す製造工程におけるI−I線、II [17] II line in the manufacturing process shown in FIG. 6, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図18】図7に示す製造工程におけるI−I線、II [18] II line in the manufacturing process shown in FIG. 7, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図19】図8に示す製造工程におけるI−I線、II [19] II line in the manufacturing process shown in FIG. 8, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図20】図9に示す製造工程におけるI−I線、II [20] II line in the manufacturing process shown in FIG. 9, II
−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 -II line, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図21】図10に示す製造工程におけるI−I線、I [21] I-I line in the manufacturing process shown in FIG. 10, I
I−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 III lines, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図22】図11に示す製造工程におけるI−I線、I [22] I-I line in the manufacturing process shown in FIG. 11, I
I−II線、III線−III線、IV−IV線に沿う要部拡大側断面図である。 III lines, III line -III line, is an enlarged side sectional view taken along line IV-IV.

【図23】本発明の一従来例を示す部分拡大平面図である。 23 is a partially enlarged plan view showing a conventional example of the present invention.

【図24】図23のV−V線に沿う要部拡大側断面図である。 Figure 24 is an enlarged side sectional view taken along the line V-V in FIG. 23.

【図25】従来例の問題点を説明するための部分平面図である。 Figure 25 is a partial plan view for explaining a conventional example of a problem.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 半導体基板 32 ソース領域 38 第2多結晶シリコン層 42 素子分離絶縁膜 48 第1多結晶シリコン層 11 semiconductor substrate 32 source region 38 second polycrystalline silicon layer 42 the element isolation insulating film 48 first polycrystalline silicon layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/04 H01L 27/115 8728−4M H01L 27/10 434 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion G11C 16/04 H01L 27/115 8728-4M H01L 27/10 434

Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 活性領域に2重拡散層が形成されている半導体基板と、 この半導体基板の上に形成され一端面が前記2重拡散層の端部と整合して配置された素子分離絶縁膜と、 この素子分離絶縁膜の前記整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有することを特徴とする不揮発性半導体記憶装置。 [1 claim: a semiconductor substrate that double diffusion layer in the active region is formed, the element isolation insulating one end surface is formed is disposed in alignment with the end of the double diffusion layer over the semiconductor substrate film and the nonvolatile semiconductor memory device characterized by having a gate portion in alignment with the end face are stacked on the element isolation insulating film on which the matching of the element isolation insulating film.
  2. 【請求項2】 前記ゲート部は、情報を蓄積するための浮遊ゲートを更に有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 Wherein said gate portion, the non-volatile semiconductor memory device according to claim 1, further comprising a floating gate for storing information.
  3. 【請求項3】 前記浮遊ゲートは、前記素子分離絶縁膜上を一部覆って前記活性領域上に形成されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。 Wherein the floating gate, the nonvolatile semiconductor memory device according to claim 2, wherein the covering part of the element isolation insulating film above is formed on the active region.
  4. 【請求項4】 前記浮遊ゲートと前記活性領域とを隔てる絶縁膜を更に有することを特徴とする請求項2記載の不揮発性半導体記憶装置。 4. A nonvolatile semiconductor memory device according to claim 2, further comprising an insulating film separating the said floating gate and the active region.
  5. 【請求項5】 前記ゲート部は、前記浮遊ゲートへの情報蓄積を制御するための制御ゲートを更に有することを特徴とする請求項2記載の不揮発性半導体記憶装置。 Wherein said gate portion, claim 2 nonvolatile semiconductor memory device according to, further comprising a control gate for controlling the information storage into the floating gate.
  6. 【請求項6】 前記制御ゲートは、隣あう不揮発性半導体記憶装置の制御ゲートと互いに接続していることを特徴とする請求項5記載の不揮発性半導体記憶装置。 Wherein the control gate, the nonvolatile semiconductor memory device according to claim 5, characterized in that connected to each other with the control gate of the next meet the non-volatile semiconductor memory device.
  7. 【請求項7】 第1の導電性を有する半導体基板に複数の不揮発性の半導体記憶装置素子をマトリクス状に構成してなる不揮発性半導体記憶装置であって、 前記半導体基板の活性領域に形成され、前記第1の導電性とは逆の導電特性をもつ第2の導電性を有する2重拡散層と、 この2重拡散層の端部と一端面が前記半導体基板上で整合して配置され、上記各半導体記憶装置素子を電気的に分離するための素子分離絶縁膜と、 この素子分離絶縁膜の前記2重拡散層の端部と整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有すること特徴とする不揮発性半導体記憶装置。 7. The nonvolatile semiconductor memory device formed by arrangement in a matrix of semiconductor memory device element of a plurality of non-volatile semiconductor substrate having a first conductivity formed in the active region of the semiconductor substrate , wherein the first conductive and double diffusion layer having a second conductive having an opposite conductivity characteristic, end and one end face of the double diffusion layer is arranged in alignment on said semiconductor substrate , each of the semiconductor and the element isolation insulating film of the memory element to electrically isolate, in alignment with one end surface fit with the end of the double diffusion layer of the element isolation insulating film element isolation insulating film the nonvolatile semiconductor memory device according to claim further comprising a gate portion which is stacked on.
  8. 【請求項8】 前記ゲート部は、情報を蓄積するための浮遊ゲートを更に有することを特徴とする請求項7記載の不揮発性半導体記憶装置。 Wherein said gate portion, the non-volatile semiconductor memory device according to claim 7, further comprising a floating gate for storing information.
  9. 【請求項9】 前記浮遊ゲートは、前記素子分離絶縁膜上を一部覆って前記活性領域上に形成されていることを特徴とする請求項8記載の不揮発性半導体記憶装置。 Wherein said floating gate non-volatile semiconductor memory device according to claim 8, wherein the covering part of the element isolation insulating film above is formed on the active region.
  10. 【請求項10】 前記浮遊ゲートと前記活性領域とを隔てる絶縁膜を更に有することを特徴とする請求項8記載の不揮発性半導体記憶装置。 10. A nonvolatile semiconductor memory device according to claim 8, further comprising an insulating film separating the said floating gate and the active region.
  11. 【請求項11】 前記ゲート部は、前記浮遊ゲートへの情報蓄積を制御するための制御ゲートを更に有することを特徴とする請求項8記載の不揮発性半導体記憶装置。 Wherein said gate unit further non-volatile semiconductor memory device according to claim 8, wherein the control gate for controlling the information storage into the floating gate.
  12. 【請求項12】 前記制御ゲートは、隣あう不揮発性半導体記憶装置の制御ゲートと互いに接続していることを特徴とする請求項11記載の不揮発性半導体記憶装置。 12. The method of claim 11, wherein the control gate, the nonvolatile semiconductor memory device according to claim 11, wherein the connecting together the control gates of the next meet the non-volatile semiconductor memory device.
  13. 【請求項13】 第1の導電性を有する半導体基板の活性領域にソース電極、ドレイン電極が形成され、前記活性領域上に第1のゲート絶縁膜を介して浮遊ゲート、第2ゲート絶縁膜、制御ゲートが順次積層配置された不揮発性のMOS電界効果トランジスタを有する不揮発性半導体記憶素子をマトリクス状に構成してなる不揮発性半導体記憶装置であって、 前記第1の導電性とは逆の導電特性を持つ第2の導電性を有する前記ソース電極と、 前記ソース電極の端部と一端面が前記半導体基板上で整合して配置され、前記各不揮発性半導体記憶素子を電気的に分離するための素子分離絶縁膜と、 この素子分離絶縁膜の前記ソース電極の端部と整合する一端面と整合してこの素子分離絶縁膜上に積層配置されているゲート部とを有することを特 13. The source electrode to the active region of a semiconductor substrate having a first conductivity, a drain electrode is formed, the floating gate via a first gate insulating film on the active region, the second gate insulating film, the nonvolatile semiconductor memory device having a control gate, which are sequentially stacked nonvolatile MOS field-effect transistor a nonvolatile semiconductor memory device formed by arrangement in a matrix, opposite conductivity from said first conductive It said source electrode having a second conductive having a characteristic, the end and one end surface of the source electrode are arranged in alignment on said semiconductor substrate, for electrically isolating each of said non-volatile semiconductor memory device JP and the element isolation insulating film, to have a said aligned with one end surface fit with the end of the source electrode gate portion which is stacked on the element isolation insulating film on the element isolation insulating film 徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to symptoms.
  14. 【請求項14】 前記ゲート部は前記浮遊ゲートと、前記浮遊ゲート上に前記第2ゲート絶縁膜を介して形成されている前記制御ゲートとを含むことを特徴とする請求項13記載の不揮発性半導体記憶装置。 14. The gate section and the floating gate, nonvolatile claim 13, characterized in that it comprises a second gate and the control gate is formed via an insulating film on the floating gate the semiconductor memory device.
  15. 【請求項15】 前記浮遊ゲートは前記半導体基板の活性領域上に前記第1のゲート絶縁膜を介して、前記素子分離絶縁膜上に一部乗り上げて形成されていることを特徴とする請求項14記載の不揮発性半導体記憶装置。 15. The floating gate through the first gate insulating film on the active region of the semiconductor substrate, claims, characterized in that it is formed rides partially in the device isolation insulating film 14 nonvolatile semiconductor memory device according.
  16. 【請求項16】 前記浮遊ゲートは隣あうMOS電界効果トランジスタの浮遊ゲートとは前記素子分離絶縁膜上で分離されていることを特徴とする請求項15記載の不揮発性半導体記憶装置。 16. The floating gate nonvolatile semiconductor memory device according to claim 15, wherein the floating gate of the adjacent meet MOS field-effect transistor, characterized in that it is separated on the device isolation insulation film.
  17. 【請求項17】 前記ソース電極は、前記半導体基板の活性領域表面近傍にある第2導電性不純物を濃く含んだ濃い拡散領域と、この濃い拡散領域の外側に存在し、濃い拡散領域よりも第2導電性不純物を薄く含んだ薄い拡散領域とを有することを特徴とする請求項13記載の不揮発性半導体記憶装置。 17. The source electrode includes: the semiconductor substrate of the active region near the surface dark inclusive deep diffusion region of the second conductive impurity in, there outside the dense diffused region, the even darker diffusion region the nonvolatile semiconductor memory device according to claim 13, characterized in that it comprises a thin inclusive thin diffusion region 2 conductive impurity.
  18. 【請求項18】 半導体基板の表面に素子分離用の絶縁膜を縞状に形成し、 前記絶縁膜と交わって延在するように前記半導体基板上にゲート配線を形成し、 一対の前記ゲート配線に挟まれている領域のうちでソース領域とすべき部分を露出させるように、前記半導体基板及び前記ゲート配線上にレジストを形成し、 前記ゲート配線と前記レジストとをマスクにして前記絶縁膜を除去し、 前記半導体基板とは反対導電型で相対的に低濃度の第1 18. an insulating film for element isolation in stripes on the surface of the semiconductor substrate, said intersect the insulating film to form a gate wiring on the semiconductor substrate so as to extend, a pair of the gate line to expose the portion to be the source region of the areas sandwiched, the resist is formed on the semiconductor substrate and on the gate line, the insulating film by the said resist and said gate wiring as a mask removing said first relatively low concentration opposite conductivity type to the semiconductor substrate
    の不純物層を、前記ゲート配線と前記レジストとをマスクにして前記半導体基板に形成することを特徴とする不揮発性半導体記憶装置の製造方法。 The method of manufacturing the impurity layer, the nonvolatile semiconductor memory device by the said resist and said gate wiring as a mask, and forming on the semiconductor substrate.
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