JPH0524548B2 - - Google Patents

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JPH0524548B2
JPH0524548B2 JP62234902A JP23490287A JPH0524548B2 JP H0524548 B2 JPH0524548 B2 JP H0524548B2 JP 62234902 A JP62234902 A JP 62234902A JP 23490287 A JP23490287 A JP 23490287A JP H0524548 B2 JPH0524548 B2 JP H0524548B2
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matrix
layer
register
registers
product
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Makoto Yoshimi
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National Institute of Advanced Industrial Science and Technology AIST
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Agency of Industrial Science and Technology
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Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、行列計算を行う3次元半導体集積回
路装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a three-dimensional semiconductor integrated circuit device that performs matrix calculations.

(従来の技術) 科学技術における複雑な計算や方程式の処理、
例えば微分方程式の解法、各種構造解析等には行
列計算が頻繁に現われる。行列計算の中でも行列
積の計算は非常に時間がかかる。これは、行列積
を計算する従来の演算素子では計算処理が直列的
に行われるため、行列の大きさの増大と共に処理
速度が著しく増大するためである。
(Conventional technology) Processing of complex calculations and equations in science and technology,
For example, matrix calculations frequently appear in solutions of differential equations, various structural analyses, etc. Among matrix calculations, matrix multiplication takes a very long time. This is because in conventional arithmetic elements that calculate matrix products, calculation processing is performed serially, and processing speed increases significantly as the size of the matrix increases.

第8図は、従来の典型的な行列積の計算アルゴ
リズムを示している。N行N列の行列A=[aij]
とB=[bij]の積はデータのロード時間を除け
ば、結果が得られるまでにN3に比例する計算ス
テツプ時間を要する。従つて、Nの増大と共に計
算時間は大幅に増大する。またこの様な行列積の
計算を行う演算素子を集積回路として実現した場
合、その計算処理の流れから推測できるように非
常に複雑な配線を必要とする。このため、配線に
よる遅延が大きくなり、処理時間が長いものとな
る。Nの大きい行列の積を高速に求めるには、大
形の計算機を用いなければならない。
FIG. 8 shows a typical conventional matrix product calculation algorithm. Matrix A with N rows and N columns = [aij]
The product of and B=[bij] requires a calculation step time proportional to N 3 to obtain the result, excluding the data loading time. Therefore, the calculation time increases significantly as N increases. Furthermore, when an arithmetic element that performs such matrix product calculations is realized as an integrated circuit, extremely complicated wiring is required, as can be inferred from the flow of the calculation process. Therefore, the delay due to the wiring becomes large and the processing time becomes long. To quickly calculate the product of large matrices with N, a large computer must be used.

(発明が解決しようとする問題点) 以上のように、複雑な行列の積を高速で計算す
る演算素子を集積回路として実現することは、非
常に困難であつた。
(Problems to be Solved by the Invention) As described above, it has been extremely difficult to realize an arithmetic element that calculates the product of complex matrices at high speed as an integrated circuit.

本発明はこの様な問題点を解決し、3次元構造
を利用して高速に行列積を計算することを可能と
した半導体集積回路装置を提供することを目的と
する。
SUMMARY OF THE INVENTION An object of the present invention is to solve these problems and provide a semiconductor integrated circuit device that makes it possible to calculate matrix products at high speed using a three-dimensional structure.

[発明の構成] (問題点を解決するための手段) 本発明による集積回路装置は3次元構造を有
し、第1層、第3層にそれぞれ第1の行列、第2
の行列の行列要素に対応する数値データを蓄える
レジスタ群が配列形成され、第2層に第1層と第
3層のレジスタ群のデータを取込んで並列処理す
る演算部が配列形成される。各演算部は、行列要
素を並列に乗算する乗算器とその乗算結果を累積
加算する加算器を有する。並列処理による行列積
の計算は、第1層のレジスタ群の第3層のレジス
タ群をマトリクスの互いに直交する方向にデータ
を循環するシフトレジスタとして構成し、対応す
る行列要素間の並列乗算とその乗算結果の累積加
算を繰返すことにより行われる。
[Structure of the Invention] (Means for Solving the Problems) The integrated circuit device according to the present invention has a three-dimensional structure, and has a first matrix and a second matrix in the first layer and the third layer, respectively.
A group of registers for storing numerical data corresponding to the matrix elements of the matrix is formed in an array, and arithmetic units are formed in the second layer to take in the data of the register groups in the first and third layers and process it in parallel. Each calculation unit has a multiplier that multiplies matrix elements in parallel and an adder that cumulatively adds the multiplication results. Matrix product calculation by parallel processing consists of configuring the register group of the third layer of the register group of the first layer as a shift register that circulates data in mutually orthogonal directions of the matrix, and performing parallel multiplication between corresponding matrix elements. This is done by repeating cumulative addition of multiplication results.

(作用) 本発明によれば、行列要素の乗算、加算を並列
処理しているため、計算時間が非常に短いものと
なる。この様な行列積の並列処理を行う演算素子
を通常の2次元集積回路として構成しようとする
と、配線は極めて複雑且つ長いものとなるが、本
発明ではこれを3次元構造として、数値データを
保持するレジスタ群を上下層に、その中間層に乗
算および加算を行う演算部を形成し、且つ上下の
レジスタ群はそのデータが互いに直交する方向に
循環するようにシフトレジスタを構成して、並列
乗算と加算を繰返すようにすることにより、配線
は極めて短く且つ単純なものとなる。従つて行列
積の計算時間の大幅な短縮が可能になる。
(Operation) According to the present invention, since the multiplication and addition of matrix elements are processed in parallel, the calculation time becomes extremely short. If an arithmetic element that performs parallel processing of matrix products is configured as a normal two-dimensional integrated circuit, the wiring would be extremely complicated and long, but in the present invention, this is converted into a three-dimensional structure to hold numerical data. The upper and lower layers are register groups that perform multiplication and addition, and the intermediate layer is an arithmetic unit that performs multiplication and addition.The upper and lower register groups are configured as shift registers so that the data circulates in directions perpendicular to each other, and parallel multiplication is performed. By repeating the addition, the wiring becomes extremely short and simple. Therefore, the calculation time for matrix multiplication can be significantly reduced.

(実施例) 以下、本発明の実施例を説明する。(Example) Examples of the present invention will be described below.

第1図は、3×3の行列の積を求める実施例の
集積回路の模式的構成を示す。3層に重ねて回路
要素が集積形成されている。第1層目回路1は、
レジスタAijのマトリクス配列となつている。各
レジスタAijは、第1の行列の各行列要素に対応
する数値データを蓄えるものであり、それぞれ必
要なビツト数を持つ。第3層目回路3は、レジス
タBijのマトリクス配列となつている。各レジス
タBijは、第2の行列の各行列要素に対応する数
値データを蓄えるものであり、それぞれ必要なビ
ツト数を持つ。第2層目回路2は、第1層、第3
層の相対応するレジスタのデータを乗算する乗算
器とその乗算結果を加算する加算器を有する演算
部Cijのマトリクス配列となつている。即ち、第
1層目回路1のレジスタAijと第3層目回路3の
レジスタBijの出力ノードは、層間配線41,42
によつて第2層目回路2の演算部Cijの入力ノー
ドに1対1に対応して固定的に接続されている。
図の矢印51,52は、それぞれ第1層目回路1,
第2層目回路3のレジスタAij,Bijのデータをシ
フトする方向を示している。つまりこれらのレジ
スタAij,Bijは、互いにマトリクスの直交する方
向51,52にデータを循環するシフトレジスタを
構成している。
FIG. 1 shows a schematic configuration of an integrated circuit according to an embodiment for calculating the product of 3×3 matrices. Circuit elements are integrated and formed in three layers. The first layer circuit 1 is
It is a matrix array of registers Aij. Each register Aij stores numerical data corresponding to each matrix element of the first matrix, and each register has a required number of bits. The third layer circuit 3 has a matrix arrangement of registers Bij. Each register Bij stores numerical data corresponding to each matrix element of the second matrix, and each register has a required number of bits. The second layer circuit 2 consists of the first layer, the third layer
It is a matrix array of arithmetic units Cij having multipliers that multiply data in registers corresponding to each layer and adders that add the multiplication results. That is, the output nodes of the register Aij of the first layer circuit 1 and the register Bij of the third layer circuit 3 are connected to the interlayer wirings 4 1 , 4 2
It is fixedly connected to the input node of the calculation unit Cij of the second layer circuit 2 in a one-to-one correspondence.
Arrows 5 1 and 5 2 in the figure indicate first layer circuits 1 and 1, respectively.
It shows the direction in which the data in the registers Aij and Bij of the second layer circuit 3 is shifted. In other words, these registers Aij and Bij constitute a shift register that circulates data in directions 5 1 and 5 2 that are perpendicular to each other in the matrix.

第2図は、第1図の要部構成例を3次元的な等
価回路で示したものである。第1層目回路1およ
び第3層目回路3のレジスタはこの例では、nチ
ヤネル、E/D型MOSインバータタを用いた、
2層クロツクΦ1,Φ2により駆動されるダイナミ
ツク・シフトレジスタにより構成している。第2
層目回路2の演算部は、上下のシフトレジスタの
データを乗算する乗算器21、累積加算の結果を
蓄積するレジスタ23のデータと乗算器21のデ
ータを加算する加算器2、順次蓄積される加算結
果を蓄えるレジスタ24等により構成される。
FIG. 2 shows a three-dimensional equivalent circuit of an example of the main part configuration of FIG. 1. In this example, the registers of the first layer circuit 1 and the third layer circuit 3 are N-channel, E/D type MOS inverters.
It consists of a dynamic shift register driven by two-layer clocks Φ 1 and Φ 2 . Second
The arithmetic unit of the layer circuit 2 includes a multiplier 21 that multiplies the data of the upper and lower shift registers, an adder 2 that adds the data of the register 23 and the data of the multiplier 21 that accumulate the results of cumulative addition, and the data of the multiplier 21 that are sequentially accumulated. It is composed of registers 24 and the like that store the addition results.

第3図は、この様な3次元集積回路の要部構造
例を示している。p型シリコン基板31に、通常
の集積回路技術によりMOSトランジスタからな
る第1層目回路1が構成される。この回路上に層
間絶縁膜341を介して第1層シリコン膜32が
積層形成され、このシリコン膜32を利用して
MOSトランジスタからなる第2層目回路2が構
成される。更にこの回路上に層間絶縁膜342
介して第2層シリコン膜33が積層形成され、こ
のシリコン膜33を利用してMOSトランジスタ
からなる第3層目回路3がが構成される。各層の
回路間は、層間絶縁膜34に開けた接続孔を利用
した層間配線41,42により接続されている。
FIG. 3 shows an example of the main structure of such a three-dimensional integrated circuit. A first layer circuit 1 consisting of MOS transistors is formed on a p-type silicon substrate 31 using ordinary integrated circuit technology. A first layer silicon film 32 is laminated on this circuit via an interlayer insulating film 341 , and this silicon film 32 is used to
A second layer circuit 2 consisting of MOS transistors is constructed. Furthermore, a second layer silicon film 33 is laminated on this circuit via an interlayer insulating film 34 2 , and a third layer circuit 3 made of MOS transistors is constructed using this silicon film 33 . The circuits in each layer are connected by interlayer wirings 4 1 and 4 2 using connection holes formed in the interlayer insulating film 34 .

各層のシリコン層は例えば、SOI(Silicon On
Insulator)膜をレーザアニールにより結晶化し
たものである。第4図に示すように、シリコン基
板31に素子が形成された後この上を層間絶縁膜
341で覆う。この層間絶縁膜341の一部に基板
31に達する孔35を開けて多結晶シリコン膜3
0をCVDにより堆積し、レーザビーム36を走
査しながら照射してアニールすることにより、孔
35に露出するシリコン基板31を核として良好
な結晶成長が進み、単結晶シリコン膜32が得ら
れる。このシリコン膜32に所望の素子を形成し
た後、同様の工程を繰返してこの上に更にシリコ
ン膜33を形成して素子形成することにより、第
3図の3次元集積回路構造が得られる。
The silicon layer of each layer is, for example, SOI (Silicon On
Insulator film is crystallized by laser annealing. As shown in FIG. 4, after an element is formed on a silicon substrate 31, it is covered with an interlayer insulating film 341 . A hole 35 reaching the substrate 31 is formed in a part of this interlayer insulating film 34 1 to form a polycrystalline silicon film 3 .
2 0 is deposited by CVD and annealed by scanning and irradiating with a laser beam 36, good crystal growth progresses using the silicon substrate 31 exposed in the hole 35 as a nucleus, and a single crystal silicon film 32 is obtained. After forming a desired element on this silicon film 32, the same process is repeated to further form a silicon film 33 thereon to form the element, thereby obtaining the three-dimensional integrated circuit structure shown in FIG. 3.

この実施例による集積回路での行列積計算の動
作を次に説明する。第5図は行列積計算のアルゴ
リズムであり、第6図はクロツクのタイムチヤー
トである。先ず、上下の行列の各要素がそれぞれ
対応するレジスタに送られて、各行列要素の数値
データがレジスタに保持される。同時に中間層の
加算器22はリセツトされる。次にクロツクΦ3
で中間層の乗算器21入力部トランスフアゲート
が開き、上下のレジスタの数値データ積が乗算器
21で計算される。この計算は、上下の対応する
レジスタ間即ち対応する行列要素間で同時に並列
に行われる。こ乗算結果はクロツクΦ4により加
算器2に送られ、ここでレジスタ23の値と加え
られる。最初はレジスタ23の値は零であるか
ら、乗算結果がそのままレジスタ24に転送さ
れ、この値がクロツクΦ5でレジスタ23に蓄積
される。次に上下のレジスタでは、それぞれ直交
する方向51,52にデータの転送が行われる。そ
して前述した乗算と加算が繰返される。即ち、レ
ジスタ24には順次累積加算結果が保持され、こ
れがレジスタ23に送られ、次の累積加算が行わ
れる。
The operation of matrix product calculation in the integrated circuit according to this embodiment will now be described. FIG. 5 shows an algorithm for matrix multiplication calculation, and FIG. 6 shows a clock time chart. First, each element of the upper and lower matrices is sent to a corresponding register, and the numerical data of each matrix element is held in the register. At the same time, adder 22 in the intermediate layer is reset. Next, clock Φ 3
The transfer gate at the input section of the multiplier 21 in the intermediate layer is opened, and the multiplier 21 calculates the product of numerical data in the upper and lower registers. This calculation is simultaneously performed in parallel between upper and lower corresponding registers, that is, between corresponding matrix elements. The result of this multiplication is sent to adder 2 by clock Φ 4 where it is added to the value in register 23. Initially, the value of register 23 is zero, so the multiplication result is transferred as is to register 24, and this value is accumulated in register 23 at clock Φ5 . Next, in the upper and lower registers, data is transferred in directions 5 1 and 5 2 perpendicular to each other. The multiplication and addition described above are then repeated. That is, the cumulative addition results are sequentially held in the register 24, and are sent to the register 23, where the next cumulative addition is performed.

第7図は、3×3の行列積を求める場合の、デ
ータのシフトと加算の様子を示している。ステツ
プで第1層、第3層の各レジスタの対応する行
列要素積が計算され、この後矢印で示すようにデ
ータがシフトされる。そしてステツプで同様に
各行列要素積が計算されて、これが第2層回路内
で累積加算されて保持される。更に矢印方向にデ
ータのシフトが行われて、ステツプで同様に行
列要素積が計算されてこれが累積加算される。第
7図では、3×3マトリクスの中心部のデータ加
算結果のみを示してある。3×3の行列の積の場
合には以上のように、データのシフトと加算を3
回繰返して、必要な行列要素の積の値を9個ある
演算部のレジスタ24にそれぞれ蓄えることがで
き、これら各演算部のレジスタの値を最終的に全
て加算することにより、求める行列積が得られ
る。
FIG. 7 shows how data is shifted and added when calculating a 3×3 matrix product. In this step, the corresponding matrix element product of each register in the first layer and the third layer is calculated, and then the data is shifted as shown by the arrow. Then, in the same step, each matrix element product is calculated, and this is cumulatively added and held within the second layer circuit. Furthermore, the data is shifted in the direction of the arrow, and matrix element products are similarly calculated in the step and are cumulatively added. In FIG. 7, only the data addition results at the center of the 3×3 matrix are shown. In the case of the product of 3 × 3 matrices, the data shift and addition are performed by 3 as described above.
By repeating the process several times, the values of the products of the necessary matrix elements can be stored in the registers 24 of each of the nine arithmetic units, and by finally adding all the register values of these arithmetic units, the desired matrix product can be obtained. can get.

以上のようにこの実施例によれば、行列要素積
の計算に並列処理を利用しているから、行列が大
きくなつても計算時間はそれ程長くならない。い
ま二つの行列をそれぞれN×Nとすると、前述の
ように行列要素間の乗算、加算、データ・シフト
をN回繰返すことにより、即ち3Nの計算ステツ
プで求める行列積が得られる。これは、第8図で
説明した従来法による場合に比べて、特にNが大
きい場合に大幅に計算時間が短縮されることを意
味する。またこの様な行列積を求める並列処理を
行う回路を通常の2次元集積回路で実現しようと
すると、配線が極めて複雑となり、設計は困難を
極め、また実現できたとしても配線が非常に長い
ものとなつて高速処理できない。これに対しこの
実施例では、第1層、第3層目に行列要素データ
を保持するレジスタ郡を形成し、中間層に行列要
素積の計算と累積加算を行う演算部を形成すると
いう3次元集積回路構造とすることによつて、配
線遅延が小さく、高速処理が可能となつている。
しかも、各行列要素の全ての積を求めるために、
上下のレジスタをそれぞれの層内で互いに直交す
る方向にデータをシフトするように構成し、中間
層の乗算器と上下のレジスタとは固定的に対応さ
せているので、簡単な層間配線で高速演算が可能
となつている。
As described above, according to this embodiment, parallel processing is used to calculate the product of matrix elements, so even if the matrix becomes large, the calculation time does not increase that much. Assuming that the two matrices are each N×N, the matrix product obtained in 3N calculation steps can be obtained by repeating the multiplication, addition, and data shift between the matrix elements N times as described above. This means that the calculation time is significantly reduced, especially when N is large, compared to the conventional method described in FIG. Furthermore, if we try to implement a circuit that performs parallel processing for calculating matrix products using a normal two-dimensional integrated circuit, the wiring would be extremely complicated, making the design extremely difficult, and even if it could be realized, the wiring would be extremely long. As a result, high-speed processing is not possible. In contrast, in this embodiment, a group of registers that hold matrix element data is formed in the first and third layers, and an arithmetic unit that calculates matrix element products and performs cumulative addition is formed in the middle layer. By using an integrated circuit structure, wiring delay is small and high-speed processing is possible.
Moreover, in order to find all the products of each matrix element,
The upper and lower registers are configured to shift data in directions perpendicular to each other within each layer, and the multipliers in the middle layer are fixedly associated with the upper and lower registers, allowing for high-speed calculations with simple interlayer wiring. is now possible.

本発明は上記実施例に限られるものではない。
例えば実施例では、上下のレジスタE/D型
MOSインバータを用いたダイナミツク型シフト
レジスタとしたが、スタテイツクなラツチ回路を
利用することも可能である。その他具体的な回路
構成は適宜変形して実施することができる。ま
た、3次元集積回路をつくるのにレーザアニール
法の他、電子線アニール法、イオンビーム・アニ
ール法等を利用することができる。
The present invention is not limited to the above embodiments.
For example, in the embodiment, the upper and lower registers are E/D type.
Although we used a dynamic shift register using a MOS inverter, it is also possible to use a static latch circuit. Other specific circuit configurations can be modified and implemented as appropriate. Furthermore, in addition to laser annealing, electron beam annealing, ion beam annealing, and the like can be used to create a three-dimensional integrated circuit.

[発明の効果] 以上述べたように本発明によれば、3次元構造
とし、簡単な配線で行列要素積の計算を並列処理
するように構成して、複雑な行列の積を高速に求
めることを可能とした集積回路装置が得られる。
[Effects of the Invention] As described above, according to the present invention, the product of complex matrices can be calculated at high speed by having a three-dimensional structure and configuring the matrix element product calculation to be processed in parallel using simple wiring. An integrated circuit device is obtained that enables the following.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の集積回路を模式的
に示す図、第2図はその要部構成を具体的に示す
等価回路図、第3図はその3次元集積回路構造を
示す図、第4図はその製造方法を説明するための
図、第5図はこの実施例での行列積の計算アルゴ
リズムを示す図、第6図はクロツクのタイムチヤ
ートを示す図、第7図は行列積の計算ステツプを
説明するための図、第8図は従来の行列積を計算
するアルゴリズムを示す図である。 1……第1層目回路、2……第2層目回路、3
……第3層目回路、41,42……層間配線、51
2……データ・シフト方向、Aij,Bij……レジ
スタ、Cij……演算部、21……乗算器、22…
…加算器、23,24……レジスタ、31……シ
リコン基板、32……第1層シリコン膜、33…
…第2層シリコン膜、341,342……層間絶縁
膜。
Fig. 1 is a diagram schematically showing an integrated circuit according to an embodiment of the present invention, Fig. 2 is an equivalent circuit diagram concretely showing the main part configuration, and Fig. 3 is a diagram showing the three-dimensional integrated circuit structure. , FIG. 4 is a diagram for explaining the manufacturing method, FIG. 5 is a diagram showing the algorithm for calculating the matrix product in this embodiment, FIG. 6 is a diagram showing the clock time chart, and FIG. 7 is a diagram showing the matrix product calculation algorithm in this embodiment. FIG. 8, which is a diagram for explaining the step of calculating the product, is a diagram showing a conventional algorithm for calculating the matrix product. 1...First layer circuit, 2...Second layer circuit, 3
...Third layer circuit, 4 1 , 4 2 ... Interlayer wiring, 5 1 ,
5 2 ... Data shift direction, Aij, Bij... Register, Cij... Arithmetic unit, 21... Multiplier, 22...
... Adder, 23, 24 ... Register, 31 ... Silicon substrate, 32 ... First layer silicon film, 33 ...
... Second layer silicon film, 34 1 , 34 2 ... Interlayer insulating film.

Claims (1)

【特許請求の範囲】[Claims] 1 第1の行列と第2の行列の積を求める機能を
持つ3次元構造の半導体集積回路装置であつて、
第1層に第1の行列の行列要素に対応する数値デ
ータがそれぞれ保持される所定ビツトの複数のレ
ジスタがマトリクス状に配列され、第3層に第2
の行列の行列要素に対応する数値データがそれぞ
れ保持される所定ビツトの複数のレジスタがマト
リクス状に配列形成され、第1層及び第3層のレ
ジスタはマトリクスの互いに直交する方向にデー
タが同期して循環するシフトレジスタとして構成
され、第2層には乗算器と、加算器と、レジスタ
とからなる演算部が配置され、先ず第1層及び第
3層の前記シフトレジスタには第1及び第2の行
列の行列要素に対応する数値データが保持される
と、次のクロツクタイミングで第2層の乗算器で
前記第1層及び第3層のシフトレジスタに保持さ
れた数値データの積が計算され、次のクロツクタ
イミングでこの乗算結果を前記第2層のレジスタ
に送り、このレジスタに保持される乗算結果と乗
算器から送られてくる乗算結果とを加算器で累積
加算し、これを所定回数繰り返して行列積を求め
るようにしたことを特徴とする半導体集積回路装
置。
1 A semiconductor integrated circuit device with a three-dimensional structure having a function of calculating the product of a first matrix and a second matrix,
A plurality of registers each holding a predetermined bit of numerical data corresponding to the matrix elements of the first matrix are arranged in a matrix in the first layer, and the second register is arranged in the third layer.
A plurality of registers of predetermined bits each holding numerical data corresponding to the matrix elements of the matrix are arranged in a matrix, and the registers in the first and third layers synchronize the data in mutually orthogonal directions of the matrix. The shift register is configured as a circulating shift register, and the second layer is provided with an arithmetic unit consisting of a multiplier, an adder, and a register. When the numerical data corresponding to the matrix elements of the matrix No. 2 is held, at the next clock timing, the multiplier of the second layer calculates the product of the numerical data held in the shift registers of the first and third layers. The multiplication result is calculated and sent to the second layer register at the next clock timing, and the adder cumulatively adds the multiplication result held in this register and the multiplication result sent from the multiplier. What is claimed is: 1. A semiconductor integrated circuit device characterized in that a matrix product is obtained by repeating the steps a predetermined number of times.
JP23490287A 1987-09-21 1987-09-21 Semiconductor integrated circuit device Granted JPS6479862A (en)

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CN102598247B (en) 2009-10-29 2015-05-06 株式会社半导体能源研究所 Semiconductor device
JP5947099B2 (en) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 Semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54120546A (en) * 1978-03-10 1979-09-19 Seiko Instr & Electronics Ltd Matrix multiplier circuit
JPS6083175A (en) * 1983-10-14 1985-05-11 Fujitsu Ltd Hierarchical array cache memory
JPS61201329A (en) * 1985-03-04 1986-09-06 Agency Of Ind Science & Technol Parallel array multiplier

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