New! View global litigation for patent families

JPH05234392A - Address decoder circuit - Google Patents

Address decoder circuit

Info

Publication number
JPH05234392A
JPH05234392A JP7334092A JP7334092A JPH05234392A JP H05234392 A JPH05234392 A JP H05234392A JP 7334092 A JP7334092 A JP 7334092A JP 7334092 A JP7334092 A JP 7334092A JP H05234392 A JPH05234392 A JP H05234392A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
circuit
operation
set
word
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7334092A
Other languages
Japanese (ja)
Inventor
Hideki Arakawa
秀貴 荒川
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PURPOSE: To make the speed of the access operation of an address decoder circuit high by a method wherein a transfer gate is installed between a level conversion circuit and an address selection circuit and the level conversion circuit is driven directly by means of a word line.
CONSTITUTION: Since an address selection circuit 1 can change an output voltage by changing power-supply voltages VA, VB, VC, to be applied, it can invert a logic in a read/write operation and in an erasure operation. The output of the circuit 1 is transmitted to a level conversion circuit 3 via a transfer gate 2. In the read/write operation, a VBB is set to 0 and a VPP is set to 5V or 12V. As a result, in a nonselection operation, am input voltage of 5V is inverted by the circuit 3 and transmitted to a word line, and the word line is set to 0V. inversely, in a selection operation, the VPP is output to the word line. In an erasure operation, the VPP is set to 5V and the VBB is set to a negative voltage at -10V. in the erasure operation and the nonselection operation, the output of the circuit 1 is set to 0, and the VPP at 5V is output to the word line from the circuit 3.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、アドレスデコーダ回路、特に電気的に書き換え可能な不揮発性メモリ、例えばフラッシュE 2 PROMのロー(ROW)デコーダとして用いるのに好適なアドレスデコーダ回路に関する。 The present invention relates to an address decoder circuit, in particular an electrically rewritable nonvolatile memory, of a preferred address decoder circuit for use as for example a flash E 2 PROM row (ROW) decoder.

【0002】 [0002]

【従来の技術】スタックゲートセル型(フローティングゲート型)不揮発性メモリは、特開平1−158777 BACKGROUND ART stacked gate cell type (floating gate type) non-volatile memory, JP-A-1-158777
号公報にも紹介されているように、コントロールゲートに正電圧を印加してフローティングゲートにエレクトロンを注入することにより書き込みが行なわれ、その消去はコントロールゲート、即ち、ワード線に負電圧を印加してフローティングゲートにホールを注入するという方法で行われる場合が多い。 No. As also introduced in Japanese, writing is performed by injecting electrons by applying a positive voltage to the control gate to the floating gate, the erase control gate, i.e., a negative voltage is applied to the word line If it carried out in a way that injecting holes into the floating gate Te is large.

【0003】ところで、そのようにスタックゲートセル型不揮発性メモリを使用する技術によれば、ローデコーダの出力、即ちワード線の電圧は下記の表1のように変化させる必要がある。 Meanwhile, according to the technique as such to use a stacked gate cell type nonvolatile memory, the output of the row decoder, i.e. the voltage of the word line, it is necessary to change as shown in Table 1 below.

【0004】 [0004]

【表1】 [Table 1]

【0005】即ち、読み出しをするときはセルのドレイン(ビット線)に例えば1Vの電位を、ソース(コモン線)に0Vの電位を与え、そして、コントロールゲート(ワード線)にV CC 、例えば5Vを与え、チャンネル電流が流れるか否かによってデータが書き込まれているか否かを検出する。 Namely, the potential of the drain (bit line), for example, 1V cell when reading, gives the potential of 0V to the source (common line), and, V CC to the control gate (word line), for example, 5V the given detects whether data has been written by whether the channel current flows. 即ち、フローティングゲートへのエレクトロンの注入による書き込みが為されている場合には電流が流れなず、逆の場合には電流が流れるので、電流の有無により書き込みの有無を検出できるのである。 That is, no Na current flows when the writing by electron injection into the floating gates are made, since the current flows in the opposite case, it can detect the presence or absence of writing by the presence or absence of current.

【0006】ところで、ワード線(フローティングゲート)は、読み出し時において選択した場合には読み出しのためV CC (例えば5V)を与えなければならないが、 [0006] Word lines (floating gate), but must provide V CC (eg 5V) for reading when selected in a read operation,
非選択の場合には0Vにしなければならないことはいうまでもない。 It goes without saying that must be 0V in the case of non-selection. また、書き込みのときは、ソース(コモン線)を0Vにし、ドレイン(ビット線)を例えば5Vにし、そして、コントロールゲート、即ち、ワード線に正の高い電圧V PP (+10〜12V、例えば12V)を印加して相当に大きなチャンネル電流を流しエレクトロンをドレイン側からトンネル効果によりフローティングゲートへ注入する。 Further, when writing the source (the common line) and to 0V, and the drain and (bit line) for example, 5V, and the control gate, i.e., a high positive word line voltage V PP (+ 10~12V, for example, 12V) applying a injected into the floating gate by the tunnel effect from the drain side electron passing a considerably large channel current. この場合もワード線は非選択の場合には0Vにしなければならないこと読み出しの場合と全く同じである。 Also the word line in this case is exactly the same as the case of reading that must be 0V in the case of non-selection.

【0007】そして、消去する場合には、ドレイン(ビット線)をオープンにし、ソース(コモン線)を5Vにし、そして、フローティングゲート、即ちワード線に負の高い電圧V PP例えば−10Vを印加してフローティングに注入されたエレクトロンをソースへ抜き取り、これにより書き込まれたデータを消失させる。 [0007] Then, when the erasing is to open the drain (bit line), the source (common line) to 5V, and floating gate, i.e. the word line negative high voltage V PP for example -10V is applied to the Te withdrawn electrons injected into the floating to the source, thereby eliminating the data written thereto. しかし、これはワードが選択された場合であって、選択されないワードについてはワード線をV CC (5V)にするのである。 However, this is a case where the word is selected, the unselected word is to the word line to V CC (5V).
このようワード線に加える電圧が読み出しか書き込みか消去かのワードと、非選択か選択かの選択状態によってどのように変えなければらないかについて整理すると表1になるのである。 And thus the voltage applied to the word line is either erased or read or write word, it become in Table 1 and rearranging how not roses be changed by the non-selective or selective or selected.

【0008】そして、この表1は二つの重要なことを示している。 [0008] In addition, Table 1 shows that two important. 第1に、消去時には選択ワード線に高い負電圧V BB (例えば−10V)を印加しなければならないこと、第2に、読み出し、書き込みモードのときには非選択ワード線に0Vを、選択ワード線にV CC (5V)あるいはV PP (12V)をかけるが、消去モードのときには非選択ワード線にV CCを、選択ワード線には負電圧V BB First, it is at the time of erasing must apply a high negative voltage V BB to the selected word line (e.g. -10 V), the second read, in the case of a write mode of 0V to non-selected word lines, the selected word line multiplying V CC (5V) or V PP (12V), but the negative voltage V BB is the V CC to the unselected word lines, the selected word line during an erase mode
を印加しなければならず、読み出し、書き込みモードと消去モードとで論理を反転させてやらなければならないことである。 Must be applied to, read, it is other things that should be by inverting the logic in the write mode and the erase mode.

【0009】そこで、従来においては、ワードラインとローデコーダとの間にpチャンネルMOSトランジスタを設け、また、チャージポンプ等からなる負電源を設け、これを別のpチャンネルMOSトランジスタを介してワード線に接続するようにしてワード線を消去時に負電圧にできるようにしていた。 [0009] Therefore, conventionally, provided p-channel MOS transistors between the word line and the row decoder, also the negative power source consisting of a charge pump or the like is provided, which via another p-channel MOS transistor the word line so as to connect it had to be a negative voltage during erase word line. また、pチャンネルMO In addition, p-channel MO
Sトランジスタとしてデプレッションタイプのものを用いることによりあるいはpチャンネルMOSトランジスタのゲートに負電圧を印加するようにすることにより読み出し時に非選択ワード線の電圧を0Vまで下げ得るようにしていた。 It had to be capable to lower the voltage of the unselected word lines during read to 0V by such a negative voltage is applied to the gate of the or p-channel MOS transistors by using those of the depletion type as S transistor.

【0010】そして、読み出し、書き込みモードと消去モードとで論理を反転させるために、例えば、アドレスデコーダ出力を反転するインバータと、そのインバータの出力(アドレスデコーダ出力の反転出力)とアドレスデコーダ出力とを切換えるところの消去指令信号により制御されるスイッチングトランジスタとを設ける(特開平1−158777号公報第3図、第5図、第6図)等複雑な回路を設けていた。 [0010] Then, read, to reverse the logic in the write mode and the erase mode, for example, an inverter for inverting the address decoder output, and an address decoder output the output of the inverter (inverted output of the address decoder output) switching a transistor providing controlled by an erase command signal where the switching (JP-a 1-158777 JP Figure 3, Figure 5, Figure 6) has been provided with such complex circuits.

【0011】 [0011]

【発明が解決しようとする課題】ところで、従来においては、アドレスデコーダとワード線との間にpチャンネルMOSトランジスタを設けていたので、そのpチャンネルMOSトランジスタの持つ抵抗によってワード信号の伝送スピードが低下し、アクセスの高速化が阻まれるという問題があった。 [SUMMARY OF THE INVENTION Incidentally, in the conventional, so was provided with a p-channel MOS transistor between the address decoder and word line, the transmission speed of the word signal by the resistor having the its p-channel MOS transistor decreases and, there is a problem that high-speed access is blocked. 勿論、pチャンネルMOSトランジスタを大きくすれば伝送スピードの低下を小さくできるが、それは不揮発性メモリの高集積化を阻む要因となり好ましくない。 Of course, a decrease in transmission speed by increasing the p-channel MOS transistor can be reduced, it is not preferable because a factor preventing high integration of the non-volatile memory. また、従来においては負電源側の回路が必要であり、チャージポンプ回路を設けたり、チャージポンプとワード線との間に設けたpチャンネルMOS Further, in the conventional are required circuit negative supply side, or provided with a charge pump circuit, p-channel MOS provided between the charge pump and the word line
トランジスタをデコードすることも必要であったので高集積化が非常に難しかった。 High integration very difficult because it was necessary to decode the transistor.

【0012】本発明はこのような問題点を解決すべく為されたものであり、アドレスデコーダ回路のアクセスの高速化を図るのに寄与することができ且つ占有面積を小さくできる新規なアドレスデコーダ回路を提供することを目的とする。 [0012] The present invention has been made to solve the above problems, a new address decoder circuit can be reduced and the area occupied can contribute to increase the speed of access of the address decoder circuit an object of the present invention is to provide a.

【0013】 [0013]

【課題を解決するための手段】本発明アドレスデコーダ回路は、印加する電源電圧を変化させることにより選択時の出力電圧が切換可能なアドレス選択回路と、入力と出力とが交差結合された一対のCMOSインバータからなるレベル変換回路と、該レベル変換回路と上記アドレス選択回路との間に接続された転送ゲートからなることを特徴とする。 The present invention address decoder circuit [Means for Solving the Problems], the output voltage is switchable address selection circuit during selection by varying the supply voltage to be applied, a pair of inputs and outputs are cross-coupled wherein the level conversion circuit comprising a CMOS inverter, in that it consists of transfer gate connected between said level conversion circuit and the address selection circuit.

【0014】 [0014]

【作用】本発明アドレスデコーダ回路によれば、アドレス選択回路が印加する電源電圧の変化によって出力電圧を変えることができるので、読み出し/書き込み時と消去時とで論理を反転させることができる。 According to the present invention address decoder circuit, it is possible to change the output voltage by the change of the power supply voltage address selection circuit applies, it is possible to reverse the logic in the erasing at the time of reading / writing. そして、ワード線への正、負の高い電圧の印加はアドレス選択回路により制御されるレベル変換回路に行うことができる。 Then, the positive to the word line, applying a negative high voltage can be performed level conversion circuit controlled by the address selection circuit. そして、レベル変換回路で直接ワード線を駆動できるので高速化を図ることができる。 Then, it is possible to increase the speed can be driven directly word line at the level converting circuit.

【0015】また、レベル変換回路には正、負の高い電圧を電源電圧として印加することが必要であるが、それは昇圧回路により行うことができ、負電源は必要でなくなる。 Further, the level conversion circuit positive, it is necessary to apply a high negative voltage as the power supply voltage, it can be performed by the step-up circuit, a negative power supply is no longer necessary. 従って、アドレスデコーダ回路の占有面積は狭くて済む。 Therefore, the area occupied by the address decoder circuit requires only a narrow. そして、レベル変換回路とアドレス選択回路との間に転送ゲートがあるので、レベル変換回路から出力された高い正、負の電圧がアドレス選択回路側に漏れることを転送ゲートによって阻むことができる。 Since there is a transfer gate between a level conversion circuit and an address selection circuit, a high positive output from the level converting circuit, a negative voltage from leaking to the address selection circuit side can prevent the transfer gates.

【0016】 [0016]

【実施例】以下、本発明アドレスデコーダ回路を図示実施例に従って詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to the illustrated embodiment of the present invention address decoder circuit. 図1は本発明アドレスデコーダ回路の一つの実施例を示す回路図である。 Figure 1 is a circuit diagram showing an embodiment of the present invention address decoder circuit. 本アドレスデコーダ回路は、印加する電源電圧を変化させることにより選択時の出力電圧を切り換え可能にしたアドレス選択回路1と、入力と出力とが交差結合された一対のCMOSインバータからなるレベル変換回路3と、上記アドレス選択回路1とレベル変換回路3との間に設けられたCMOS構成の転送ゲート2からなる。 This address decoder circuit includes an address selection circuit 1 which enables switching the output voltage during selection by varying the supply voltage to be applied, level inputs and outputs a pair of CMOS inverters cross-coupled conversion circuit 3 When composed of a transfer gate 2 of the CMOS structure provided between the address selection circuit 1 and the level conversion circuit 3.

【0017】Q1はアドレス選択回路1の負荷手段を成すpチャンネルMOSトランジスタで、ソースに電源電圧V Aを受け、ゲートに電源電圧V Bを受ける。 [0017] Q1 is a p-channel MOS transistor constituting the load means of the address selection circuit 1 receives a supply voltage V A to the source, receiving the power supply voltage V B to the gate. Q2 1 Q2 1
〜Q2nはプリデコーダからのアドレス信号を受けるn ~Q2n receives an address signal from the predecoder n
チャンネルMOSトランジスタで、互いに直列に接続され、一端が電源電圧V Cに、他端がMOSトランジスタQ1のドレインに接続されている。 In channel MOS transistor, is connected in series to each other, one end to the supply voltage V C, the other end is connected to the drain of the MOS transistor Q1.

【0018】Q3、Q4はCMOS構成の転送ゲートを構成するMOSトランジスタで、互いにパラレルに接続され、Q3はpチャンネル型、Q4はnチャンネル型である。 [0018] Q3, Q4 is a MOS transistor constituting a transfer gate having a CMOS structure, are connected in parallel to each other, Q3 is a p-channel type, Q4 is a n-channel type. MOSトランジスタQ3はそのウェル(チャンネル)に電源電圧V PPを受け、ゲートに制御電圧Pを受ける。 MOS transistor Q3 receives a supply voltage V PP to the wells (channel), receiving the control voltage P to the gate. MOSトランジスタQ4は図3に示すように二重ウェル構造、即ち、p型半導体基板5内にn型ウェル5を形成し、該n型ウェル6内にp型ウェル7を形成し、該ウェル7内にMOSトランジスタを形成した構造を有する。 MOS transistor Q4 is double well structure as shown in FIG. 3, i.e., the n-type well 5 is formed in the p-type semiconductor substrate 5, a p-type well 7 is formed on the n-type well 6, the wells 7 It has a structure of forming a MOS transistor within.

【0019】このように二重ウェル構造にするのは、負電圧を扱う関係上MOSトランジスタQ4のn -型領域に負電圧が加わったときに該領域と基板1との間が順バイアスされてしまうことを避けるためである。 [0019] for such a double well structure, n relationship on MOS transistor Q4 handle negative voltage - between the region and the substrate 1 when a negative voltage is applied to the mold region is forward biased in order to avoid that put away. そして、 And,
MOSトランジスタQ4はウェル7に電源電圧V BBを受け、ゲートに消去指令信号Eを反転した信号を受ける。 MOS transistor Q4 receives the supply voltage V BB to the wells 7, receives an inverted signal of the erase command signal E to the gate.
尚、N1はアドレス選択回路1の出力と転送ゲート2との接続点であり、N2は転送ゲート2とレベル変換回路3との接続点である。 Incidentally, N1 is the connection point between the output of the address selection circuit 1 and the transfer gate 2, N2 is the connection point of the transfer gate 2 and the level conversion circuit 3.

【0020】Q5、Q6はフリップフロップ構成のレベル変換回路3の一方のCMOSインバータを成すMOS [0020] Q5, Q6 are MOS constituting one of the CMOS inverter of the level conversion circuit 3 of the flip-flop configured
トランジスタで、Q5はpチャンネル型で電源電圧としてV PPを受け、Q6はnチャンネル型で電源電圧としてV BBを受ける。 In the transistor, Q5 receives V PP as a power supply voltage in p-channel type, Q6 receives a V BB as a power supply voltage in n-channel type. この出力点は転送ゲートの出力点と接続されている。 This output point is connected to the output point of the transfer gate. これがノードN 2である。 This is the node N 2. Q7、Q8はレベル変換回路3の他方のCMOSインバータであるところのワード線駆動用インバータを成すMOSトランジスタで他のMOSトランジスタよりも大きい。 Q7, Q8 is greater than the other MOS transistor in a MOS transistor constituting a word line drive inverter where is the other CMOS inverter of the level conversion circuit 3. Q7はpチャンネル型で電源電圧としてV PPを受ける。 Q7 receives a V PP as a power supply voltage in p-channel type. また、Q8 In addition, Q8
はnチャンネル型で電源電圧としてV BBを受ける。 It is subjected to a V BB as a power supply voltage in the n-channel type. このMOSトランジスタQ8及びQ6も前記MOSトランジスタQ4と同様に二重ウェル構造を有する。 The MOS transistors Q8 and Q6 also likewise have double well structure as the MOS transistor Q4.

【0021】そして、Q7、Q8からなるインバータは転送ゲートからの信号を入力信号として受け、その出力はQ5、Q6からなるインバータに帰還されるとともにワード線に出力される。 [0021] Then, inverter consisting Q7, Q8 receives a signal from the transfer gate as an input signal and its output is outputted to the word line while being fed back to the inverter consisting of Q5, Q6. 次に、各モードの変化による各電圧V A 、V B 、V C 、P、Eの反転信号、V PP 、V BB Then, the voltages V A due to changes in each mode, V B, V C, P, the inverted signal of E, V PP, V BB
の変化を示す下記の表2に従って動作を説明する。 The operation will be described with reference to Table 2 below showing the change.

【0022】 [0022]

【表2】 [Table 2]

【0023】読み出し及び書き込みのときは、V Aが5 [0023] When the reading and writing, V A is 5
V、V Bが0〜2V、V Cが0Vとなる。 V, is V B 0~2V, V C is 0V. 若し、当該ワード線が選択された場合には、アドレス選択回路の出力が「ロウ」になり、非選択の場合には、「ハイ」になる。 Wakashi, when the word line is selected, the output of the address selection circuit is "low", if not selected, becomes "high". それに対して、消去モードのときはV Aが0Vになり、V Bが0〜−2Vになり、V Cが5V(V CC )になる。 In contrast, V A when the erasing mode becomes 0V, V B becomes 0~-2V, V C becomes 5V (V CC). すると、当該ワード線が選択の場合には「ハイ」になり、非選択の場合には「ロウ」になる。 Then, in the case where the word line is selected is "high", in the case of the non-selected become "low". このように、 in this way,
読み出し/書き込みと、消去とで電源電圧の極性を逆転するので、論理の逆転ができるのである。 And read / write, so to reverse the polarity of the supply voltage and the erasing is able reversal of logic.

【0024】そして、アドレス選択回路1の出力信号は転送ゲート2を介してレベル変換回路3に伝送される。 [0024] Then, the output signal of the address selecting circuit 1 is transmitted to the level converting circuit 3 via a transfer gate 2.
読み出し/書き込みのときはV BBが0Vになり、V PPが5V(読み出し)あるいは12V(書き込み)となるので、非選択の時は5Vの入力電圧がレベル変換回路3によって反転されてワード線に伝達され、ワード線は「ロウ」(=0V)になる。 Becomes 0V is V BB when the read / write, since V PP becomes 5V (read) or 12V (writing), to be inverted word line input voltage of 5V when the unselected by the level conversion circuit 3 is transmitted, the word line is "low" (= 0V). 逆に選択のときは、V PPがワード線に出力される。 Reverse when selected, V PP is output to the word line. 即ち、ワード線は、読み出しのときには5V、書き込みのときには12Vとなる。 That is, the word line becomes 12V when 5V, writing at the time of reading. しかして、アドレス選択回路1からの0V/5Vの信号が5〜 Thus, the signal of 0V / 5V from the address selection circuit 1 5
12V/0Vにレベル変換されてワード線に出力されるということになる。 12V / 0V are level converted into by it comes to be outputted to the word line.

【0025】また、消去の時には、V PPが5Vになり、 [0025] In addition, at the time of erasing, V PP becomes 5V,
BBが−10Vという負電圧になる。 V BB becomes a negative voltage of -10V. 消去の場合、非選択のときにはアドレス選択回路1の出力は「ロウ」即ち0Vになる。 For erasure, the output of the address selection circuit 1 at the time of non-selection becomes "low" or 0V. すると、5VのV PPがレベル変換回路3からワード線へ出力される。 Then, V PP of 5V is output from the level conversion circuit 3 to the word line. 即ち、消去モードの下では非選択ワード線は+5Vになる。 That is, the non-selected word line becomes + 5V under the erase mode.

【0026】一方、消去の場合における選択ワード線にはアドレス選択回路1の出力は「ハイ」、即ち5Vになる。 [0026] On the other hand, "high", the output of the selected word line in the address selection circuit 1 in the case of erasing, that is, to 5V. すると、レベル変換回路3によって現在−10VにあるV BBがワード線へ出力される。 Then, V BB at the current -10V by the level conversion circuit 3 is output to the word line. 即ち、消去モードの下では選択ワード線は負の高い電圧−10Vになる。 That is, the selected word line under the erasing mode is negative high voltage -10 V. 従って、本アドレスデコーダ回路によれば、スタックゲートセル型フラッシュE 2 PROMをコントロールゲート、即ちワード線に負電圧を印加して消去を行う方式で使用するアドレスデコーダ回路として備えていなければらない要求を満たしていることになる。 Therefore, according to the address decoder circuit, stacked gate cell flash E 2 PROM control gate, i.e. the request is not roses be equipped as an address decoder circuit for use in a method of erasing by applying a negative voltage to the word line will that you meet.

【0027】転送ゲート2はノードN2の12Vあるいは−10Vの電位がN1側へ漏れないようにするためのものであり、図2に転送ゲート2の各トランジスタの電位が漏れないようにする動作を示す。 The transfer gate 2 is for the potential of 12V or -10V node N2 is prevented from leaking to the N1 side, the operation to prevent leakage potential of each transistor of the transfer gate 2 in FIG. 2 show. 書き込み時にはノードN2が12Vになり得るが、この時にはpチャンネルMOSトランジスタQ3のゲートには12Vが印加されMOSトランジスタQ3はオフする。 Although at the time of writing the node N2 can be a 12V, MOS transistor Q3 12V is applied to the gate of the p-channel MOS transistor Q3 when this is turned off. 一方、nチャンネルMOSトランジスタQ4は書き込み時には5Vの消去指令信号の反転信号0Vをゲートに受け、オンしてもノードNはそのゲートに受ける5Vよりも高くなり得ない。 On the other hand, n-channel MOS transistor Q4 receives the gate an inverted signal 0V erase command signal 5V at the time of writing, the node N can not be higher than 5V receive at its gate also turned on. 従って、正の高い電圧12VがN2からN1側へ侵入することはあり得ない。 Thus, a high positive voltage 12V is not provided to penetrate to the N1 side from N2.

【0028】次に、消去時にはノードN2が−10Vになる場合があるが、先ず、nチャンネルMOSトランジスタQ4は消去時にゲートにチャンネルと同じ10Vを受けるのでオフする。 [0028] Next, at the time of erasing in some cases the node N2 becomes -10 V, first, n-channel MOS transistor Q4 is turned off are also subject to the same 10V and channel gate during erasing. 従って、MOSトランジスタQ4 Therefore, MOS transistor Q4
を通して負の絶対値の高い電圧−10VがN1側へ侵入することはあり得ない。 High voltage -10V of the negative absolute value can not cause the entering the N1 side through. また、pチャンネルMOSトランジスタQ4は消去時にはゲートに0Vを受けオンするが、N1側はその0Vよりも低い電圧にはなり得ない。 Although p-channel MOS transistor Q4 is turned undergo 0V to the gate at the time of erasing, N1 side can not become a voltage lower than its 0V.
従って、やはり負電位がN2からN1側へ伝わる虞れはない。 Therefore, it is not also fear that the negative potential is transmitted to the N1 side from the N2.

【0029】以上に述べたように、本アドレスデコーダ回路によれば、ワード線をレベル変換回路によって直接駆動しており、従来におけるワード線とアドレス選択回路との間に介在させるPチャンネルMOSトランジスタに相当するところのワード信号の伝送速度を低下させる要素はない。 [0029] As described above, according to the present address decoder circuit, which is driven directly by the level converting circuit to the word line, the P-channel MOS transistor is interposed between the word line and an address selection circuit in a conventional elements to reduce the transmission rate of the word signal at the corresponding no. しかも、レベル変換回路3は、例えば5V Moreover, the level conversion circuit 3, for example, 5V
/0Vというレベルでしか入ってこないアドレス選択回路の出力信号をMOSトランジスタQ7、Q8に受けるとそれをMOSトランジスタQ5、Q6にフィードバックするフリップフロップ構成となっており、その入力信号を12V/0Vあるいは5V/−10Vのフルスイングの信号にレベル変換してワード線へ出力することができ、モードによってレベルの異なる電圧をワード線へ高速に出力できる。 / 0V has a flip-flop configured for feeding back the output signal of the address selection circuit not not enter only it receives the MOS transistors Q7, Q8 to the MOS transistors Q5, Q6 at the level of its input signal 12V / 0V or and level conversion to a full swing signal 5V / -10 V can be output to the word line can output levels of different voltages depending on the mode to a high speed to the word line.

【0030】しかも、レベル変換回路3に加える電源電圧である12V、−10Vは昇圧回路によりつくることができ、従来のようにチャージポンプによって負電圧− [0030] Moreover, the power supply voltage applied to the level converting circuit 3 12V, -10 V can be produced by the step-up circuit, the negative voltage by a conventional charge pump as -
10Vをつくることは必要ではない。 It is not necessary to make a 10V. 即ち、負電源側の回路は不要になる。 That is, the circuit of the negative power supply side is not required. 従って、見掛上本アドレスデコーダ回路が従来のものより素子数が若干増えたとしても増えた素子は小さくて済むのに対して負電源側の回路は占有面積が広いので、本アドレスデコーダ回路の方が不揮発性メモリの高集積化に大きく寄与できる。 Therefore, since the circuit of the negative power supply side with respect to the apparent Uehon address decoder circuit that requires only a also increased the element as a number of elements than the conventional is increased slightly smaller wide occupied area of ​​the address decoder circuit it is possible to contribute greatly to high integration of the non-volatile memory.

【0031】 [0031]

【発明の効果】本発明アドレスデコーダ回路は、印加する電源電圧を変化させることにより選択時の出力電圧を切換え可能にしたアドレス選択回路と、入力と出力とが交差結合された一対のCMOSインバータからなるレベル変換回路と、上記アドレス選択回路とレベル変換回路との間に設けられた転送ゲートと、からなることを特徴とするものである。 The present invention address decoder circuit according to the present invention includes an address selection circuit which enables switching the output voltage during selection by varying the supply voltage to be applied from a pair of CMOS inverters that output the cross-coupled to the input a level conversion circuit comprising and is characterized with transfer gates provided, in that it consists between the address selection circuit and a level converting circuit. 従って、本発明アドレスデコーダ回路によれば、アドレス選択回路が印加する電源電圧の変化によって出力電圧を変えることができるので、読み出し/書き込み時と消去時とで論理を反転させることができる。 Therefore, according to the present invention address decoder circuit, it is possible to change the output voltage by the change of the power supply voltage address selection circuit applies, it is possible to reverse the logic in the erasing at the time of reading / writing.

【0032】そして、ワード線への正、負の高い電圧の印加はアドレス選択回路により制御されるレベル変換回路により行うことができる。 [0032] Then, positive to the word line, applying a negative high voltage can be performed by the level conversion circuit controlled by the address selection circuit. そして、レベル変換回路で直接ワード線を駆動できるので高速化を図ることができる。 Then, it is possible to increase the speed can be driven directly word line at the level converting circuit. また、レベル変換回路には正、負の高い電圧を電源電圧として印加することが必要であるが、それが昇圧回路により行うことができ、負電源は必要でなくなる。 Further, positive level conversion circuit, it is necessary to apply a high negative voltage as the power supply voltage, it can be performed by the step-up circuit, a negative power supply is no longer necessary. 従って、アドレスデコーダ回路の占有面積は狭くて済む。 Therefore, the area occupied by the address decoder circuit requires only a narrow.
そして、レベル変換回路とアドレス選択回路との間に転送ゲートがあるので、レベル変換回路から出力された高い正、負の電圧がアドレス選択回路側に漏れることを該転送ゲートによって阻むことができる。 Since there is a transfer gate between a level conversion circuit and an address selection circuit, a high positive output from the level converting circuit, a negative voltage from leaking to the address selection circuit side can prevent by the transfer gate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明アドレスデコーダ回路の一つの実施例を示す回路図である。 1 is a circuit diagram showing an embodiment of the present invention address decoder circuit.

【図2】転送ゲートの各MOSトランジスタの動作説明図である。 2 is a diagram for describing operation of each MOS transistor of the transfer gate.

【図3】二重ウェル構造のMOSトランジスタ(Q4、 FIG. 3 is a MOS transistor of the double-well structure (Q4,
Q6、Q8)の概略断面図である。 Q6, Q8) is a schematic cross-sectional view of.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 アドレス選択回路 2 転送ゲート 3 レベル変換回路 Q5、Q6 CMOSインバータ Q7、Q8 CMOSインバータ 1 address selection circuit 2 transfer gate 3 level conversion circuit Q5, Q6 CMOS inverter Q7, Q8 CMOS inverters

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 印加する電源電圧を変化させることにより選択時の出力電圧を切換え可能にしたアドレス選択回路と、 入力と出力とが交差結合された一対のCMOSインバータからなるレベル変換回路と、 上記アドレス選択回路とレベル変換回路との間に設けられた転送ゲートと、 からなることを特徴とするアドレスデコーダ回路 And 1. A address selection circuit which enables switching the output voltage during selection by varying the supply voltage to be applied, the level conversion circuit consisting of a pair of CMOS inverters whose inputs and outputs are cross-coupled, the address decoder circuit, wherein a transfer gate provided between the address selection circuit and a level converting circuit, that consists of
JP7334092A 1992-02-24 1992-02-24 Address decoder circuit Granted JPH05234392A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7334092A JPH05234392A (en) 1992-02-24 1992-02-24 Address decoder circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7334092A JPH05234392A (en) 1992-02-24 1992-02-24 Address decoder circuit
US08018311 US5396459A (en) 1992-02-24 1993-02-16 Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
EP19930400468 EP0558404A3 (en) 1992-02-24 1993-02-24 Single transistor flash electrically programmable memory

Publications (1)

Publication Number Publication Date
JPH05234392A true true JPH05234392A (en) 1993-09-10

Family

ID=13515334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7334092A Granted JPH05234392A (en) 1992-02-24 1992-02-24 Address decoder circuit

Country Status (1)

Country Link
JP (1) JPH05234392A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337807B2 (en) 1999-12-28 2002-01-08 Kabushiki Kaisha Toshiba Electrically erasable and programmable semiconductor memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337807B2 (en) 1999-12-28 2002-01-08 Kabushiki Kaisha Toshiba Electrically erasable and programmable semiconductor memory

Similar Documents

Publication Publication Date Title
US5511022A (en) Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
US6717861B2 (en) Non-volatile semiconductor memory device capable of preventing program disturb due to noise voltage induced at a string select line and program method thereof
US5396459A (en) Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
US5394372A (en) Semiconductor memory device having charge-pump system with improved oscillation means
US4983860A (en) Data output buffer for use in semiconductor device
US5986932A (en) Non-volatile static random access memory and methods for using same
US4730279A (en) Static semiconductor memory device
US5295106A (en) Row decoding circuit
US4799194A (en) Semiconductor random access nonvolatile memory device with restore and control circuits
US4087704A (en) Sequential timing circuitry for a semiconductor memory
US4389705A (en) Semiconductor memory circuit with depletion data transfer transistor
US4313106A (en) Electrically programmable logic array
US6031761A (en) Switching circuit having an output voltage varying between a reference voltage and a negative voltage
US6002610A (en) Non-volatile memory element for programmable logic applications and operational methods therefor
US6587375B2 (en) Row decoder for a nonvolatile memory device
US5371705A (en) Internal voltage generator for a non-volatile semiconductor memory device
US5619450A (en) Drive circuit for flash memory with improved erasability
US6333662B1 (en) Latch type level shift circuit
US4601020A (en) Semiconductor memory device
US20020024873A1 (en) Dynamic semiconductor memory device having excellent charge retention characteristics
US5748536A (en) Data read circuit for a nonvolatile semiconductor memory
US6333874B2 (en) Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
US6600679B2 (en) Level shifter for converting a voltage level and a semiconductor memory device having the level shifter
US5566120A (en) Apparatus and method for controlling transistor current leakage
US5757702A (en) Data holding circuit