JPH05226599A - One-time prom - Google Patents

One-time prom

Info

Publication number
JPH05226599A
JPH05226599A JP2796592A JP2796592A JPH05226599A JP H05226599 A JPH05226599 A JP H05226599A JP 2796592 A JP2796592 A JP 2796592A JP 2796592 A JP2796592 A JP 2796592A JP H05226599 A JPH05226599 A JP H05226599A
Authority
JP
Japan
Prior art keywords
data
write
address
output
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2796592A
Other languages
Japanese (ja)
Inventor
Norio Fukuda
典生 福田
Original Assignee
Sharp Corp
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp, シャープ株式会社 filed Critical Sharp Corp
Priority to JP2796592A priority Critical patent/JPH05226599A/en
Publication of JPH05226599A publication Critical patent/JPH05226599A/en
Application status is Granted legal-status Critical

Links

Abstract

PURPOSE: To provide a fuse ROM-type OTP wherein an address decoding signal can be tested in an unwritten state and the data write time is short.
CONSTITUTION: When an address decoding signal is tested, a latch circuit 3 is set to a continuity state so that address deconding signals from an address deconding part 2 are output to a data bus 4 through word lines and latch circuits 3. In a write operation, pieces of write data form the data bus are latched by the latch circuits 3. Pieces of data which are output by the individual latch circuits are applied to gates for individual transistors 11 through the word lines. The ON/OFF operation of the individual transistors is decided by the value of the pieces of write data which are output by the write circuits. When a voltage at a high level is applied to a bit line BL1, a fuse connected to the ON/OFF transistors out of fuse parts 12 connected to the bit line BL1 is destroyed correspondingly or it is not destroyed and set to a noncontinuity state. Thereby, a piece of '1' or '0' data can be written.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ワンタイムPROMに関するものである。 The present invention relates, the present invention relates to a one-time PROM.

【0002】 [0002]

【従来の技術】ヒューズROMタイプのワンタイムPR One-time PR Background of the Invention fuse ROM type
OM(OTP)では、外部より電気信号を与えて一回だけデータの書き込みを行える。 In OM (OTP), you can write data once giving electrical signals from the outside. このようなワンタイムP Such a one-time P
ROMを内蔵したワンチップマイコン(マイクロコンピュータ)はOTPマイコンとして広く使用されている。 One-chip microcomputer having a built-in ROM (microcomputer) is widely used as OTP microcomputer.
ワンチップマイコンを開発する上で、OTP版のマイコンは今では欠くことのできないものとなっており、プログラムのデバッグ時に特に有用である。 In the development of one-chip microcomputer, OTP version of the microcomputer now has become a thing that can not be lacking is particularly useful when debugging of the program. また、量産品として短納期で製造できる、プログラムの仕様変更に迅速に対応できる、少量多品種化に最適である、などの利点を有している。 Moreover, can be produced in a short delivery time as mass production, rapid response to the specification change of the program, it has advantages such as is optimal for high-mix low-volume reduction.

【0003】また、ヒューズROMタイプのワンタイムPROMはマイコンの他にも、種々のデバイスに組み込まれて広く使用され、さらに単体でも使用されている。 [0003] One Time PROM fuse ROM type in addition to the microcomputer, are used extensively incorporated into various devices, it is also used further alone.

【0004】 [0004]

【発明が解決しようとする課題】上述のヒューズROM THE INVENTION Problems to be Solved] The above-described fuse ROM
タイプのワンタイムPROMは、一度、書き込みを行うと、以降、記憶内容を消去することができない。 Type of one-time PROM is, once, when the writing, and later, it is not possible to erase the memory contents. そのため、未書き込み状態のICとして出荷する場合、すなわちユーザ側で書き込みを行う場合には、出荷時にメモリの書き込みテストを行うことができず、従ってアドレスデコード信号のテストも行うことができない。 Therefore, when shipped as IC unwritten state, that is, when writing the user side can not perform the write test of the memory at the factory, thus also can not be carried out tests of the address decode signal. これは、 this is,
アドレスデコード信号が正常であるか否かは、あるアドレスからデータを読み出し、書き込みデータと読み出しデータとが一致するか否かを調べることによって行われるので、メモリにデータを書き込んでいない場合にはアドレスデコード信号をテストすることができないという理由による。 Whether a normal address decode signal, reads data from a certain address, since the write data and the read data is performed by checking whether matching, when not writing data into the memory address the reason that it is not possible to test the decoded signal. このように、未書き込み状態のICとして出荷する場合、書き込みテストが行えないだけでなく、 In this way, if you want to ship as IC of the unwritten state, not only it can not be carried out writing test,
アドレスデコード信号のテストも行えないため、従来、 Because not be also tested address decode signal, conventionally,
ある程度の不良率を見込んで出荷している。 It has shipped expect a certain level of failure rate.

【0005】また、データを書き込んで、書き込みIC [0005] In addition, it writes the data, writing IC
として出荷する場合には、各アドレスに順次データを書き込んでいくので、データ書き込みに長時間を要し、コスト高の一要因となる。 When shipped as is, because we write the data sequentially in each address, a long time is required for data writing, it becomes a factor of cost. ワンタイムPROMの記憶容量が増大しつつある状況において、これはますます大きな問題となることが予想される。 In situations where the storage capacity of the one-time PROM is increasing, this is expected to become an increasingly serious problem.

【0006】本発明の目的は、このような問題を解決し、アドレスデコード信号のテストが未書き込み状態で可能であり、かつ短時間でデータ書き込みを行えるワンタイムPROMを提供することにある。 An object of the present invention, to solve such a problem, it is possible with test unwritten state of the address decode signal, and a short time to provide a one-time PROM capable of performing data writing.

【0007】 [0007]

【課題を解決するための手段】ヒューズタイプのメモリ部と該メモリ部の各ワード線にアドレスデコード信号を出力するアドレスデコード部とを含む本発明のワンタイムPROMは、上記目的を達成するために、各ワード線とデータバスとの間にそれぞれ設けられており第1の信号が与えられたときに導通してアドレスデコード信号をデータバスに出力する読み出し回路と、各ワード線とデータバスとの間にそれぞれ設けられており第2の信号が与えられたときにデータバスからデータを取り込んでラッチし、ラッチしたデータをワード線に出力するラッチ回路とを備えていることを特徴とする。 Means for Solving the Problems] One Time PROM of the present invention including an address decode section for outputting an address decoded signal to the word lines of the memory unit and the memory of the fuse type, in order to achieve the above object a read circuit configured to conduct an address decode signal to the data bus when the first signal is provided is provided respectively between each word line and the data bus, with each word line and a data bus latch captures data from the data bus when given provided and the second signal are respectively between, characterized in that it comprises a latch circuit for outputting the latched data to the word line.

【0008】 [0008]

【作用】アドレスデコード部が出力するアドレスデコード信号をテストする場合には、第1の信号を読み出し回路に与える。 [Action] When the address decode unit to test address decode signal to be output is supplied to the readout circuit a first signal. これにより読み出し回路はアドレスデコード信号をデータバスに出力するので、アドレスデコード信号が正常に出力されるか否かを調べることができる。 Since this by the reading circuit outputs an address decode signal to the data bus, it is possible to check whether the address decode signal is output normally.
また、メモリ部にデータを書き込む場合には、書き込みデータをデータバスを通じて入力し、第2の信号をラッチ回路に与える。 Further, when writing data into the memory unit inputs the write data through the data bus, providing a second signal to the latch circuit. これにより各ラッチ回路は、データバスを通じて入力されたデータをラッチし、ラッチしたデータをメモリ部のワード線に出力する。 Thus each of the latch circuits latches the data inputted through the data bus, and outputs the latched data to the word lines of the memory unit. 各ラッチ回路から出力されるデータの値により、メモリ部の各記憶素子を構成するヒューズに接続されたトランジスタのオン/ The value of data output from each latch circuit, connected to the fuse constituting each memory element of the memory unit transistors ON /
オフが決定される。 Off it is determined. この状態で書き込みを行うビット線に所定の電圧を印加すると、オンとなっているトランジスタに接続されているヒューズの両端にこの電圧が印加されて破壊され、導通状態となる。 When a predetermined voltage is applied to the bit line for writing in this state, the voltage is broken is applied across the fuse, which is connected to the transistor being turned on, it turned. 一方、オフとなっているトランジスタに接続されているヒューズにはこの電圧は印加されず非導通状態を保つ。 On the other hand, the fuses connected to the transistors are turned off this voltage maintains the non-conductive state without being applied. これにより、“1” As a result, the "1"
または“0”のデータが全てのワードに一括して書き込まれる。 Data or "0" is written collectively to all of the word.

【0009】 [0009]

【実施例】次に本発明の実施例について図面を参照して詳細に説明する。 EXAMPLES Next, embodiments of the present invention with reference to the accompanying drawings. 図1に本発明によるワンタイムPRO One-time PRO according to the present invention is shown in FIG. 1
Mの回路図を示す。 It shows a circuit diagram of a M. このPROMは、512バイトのデータを記憶できるメモリ部1と、メモリ部1の各ワード線W1〜W512にアドレスデコード信号を出力するアドレスデコード部2と、ワード線W1〜W512とデータバス4との間にそれぞれ接続された512個のラッチ回路3とを備えている。 The PROM includes a memory unit 1 capable of storing 512 bytes of data, the address decoding section 2 for outputting an address decoded signal to the word line W1~W512 of the memory unit 1, the word line W1~W512 and data bus 4 and each comprise a 512 latch circuit 3 connected between. アドレスデコード部2は、外部から供給される出力制御信号Wがハイレベルのときは出力イネーブルの状態となり、ローレベルのときは出力をハイインピーダンスとする。 Address decoding unit 2, an output control signal W supplied from the outside is at a high level in a state of output enable, when the low level to the output high impedance.

【0010】ラッチ回路3は、図2に示すように、インバータ31,32とスイッチ33とから構成されている。 [0010] Latch circuit 3, as shown in FIG. 2, and an inverter 31 and a switch 33. インバータ31の出力端子およびインバータ32の入力端子は共にラッチ回路3の端子Qに接続され、インバータ31の入力端子およびインバータ32の出力端子は共にスイッチ33の一方の端子に接続されている。 Input terminals of the output terminal and the inverter 32 of the inverter 31 are both connected to the terminal Q of the latch circuit 3, the output terminal of the input terminals and the inverter 32 of the inverter 31 are both connected to one terminal of the switch 33. スイッチ33の他方の端子はラッチ回路3の端子Dに接続されている。 The other terminal of the switch 33 is connected to the terminal D of the latch circuit 3. インバータ31にはクロックCK2とその反転クロックが供給され、インバータ32にはクロックCK3とその反転クロックが供給される。 The inverter 31 is supplied the inverted clock to the clock CK2, the inverter 32 and the clock CK3 its inverted clock is supplied. また、スイッチ33にはオンオフ制御クロックとしてクロックCK1 The clock CK1 as off control clock to the switch 33
とその反転クロックが供給される。 And an inverted clock is supplied.

【0011】メモリ部1は、512×8個のトランジスタ11と、各トランジスタに接続されたヒューズ部12 [0011] Memory unit 1, the fuse portion 12 and 512 × 8 pieces of transistors 11, connected to each transistor
とを備えている。 It is equipped with a door. トランジスタ11は、1バイト毎、即ち8個毎にゲートがワード線W1〜W512に接続されている。 Transistor 11, byte by byte, that is, gate 8 each connected to the word line W1~W512. BL1〜BL8はビット線である。 BL1~BL8 is a bit line.

【0012】このように構成されたワンタイムPROM [0012] The one-time PROM that has been configured in this manner
におけるアドレスデコード信号のテスト手順を説明する。 Describing the test procedure of the address decode signal in. 図3は、一つのラッチ回路3と、該ラッチ回路にワード線を介して接続されたアドレスデコード部2の一つの出力インバータ21とを示したものである。 3, one of the latch circuit 3, there is shown a single output inverter 21 of the address decoding portion 2 connected via the word line to the latch circuit. アドレスデコード信号のテストを行う場合、アドレスデコード部2にハイレベルの制御信号Wを与え、インバータ31にはクロックCK2としてローレベルの信号を与える。 When testing the address decode signals, supplies a control signal W of high level to the address decoding portion 2, the inverter 31 gives a low level signal as the clock CK2. またインバータ32にはクロックCK3としてハイレベルの信号を与える。 Also the inverter 32 provide a high level signal as a clock CK3. そしてスイッチ33にはクロックCK And clock CK to the switch 33
1としてハイレベルの信号を与える。 Providing a high level signal as one. この状態では、インバータ21から出力されたアドレスデコード信号は、 In this state, the address decode signal outputted from the inverter 21,
点線で示すように、インバータ32およびスイッチ33 As shown by the dotted lines, inverter 32 and the switch 33
を介してデータバス4に出力される。 Is output to the data bus 4 through. 従って、データバス4よりアドレスデコード信号を取り出すことができ、 Therefore, it is possible to retrieve the address decode signal from the data bus 4,
アドレスデコード信号が正常に出力されるか否かを調べることができる。 It can be examined whether the address decode signal is output normally.

【0013】なお、ワード線W1〜W512はメモリ部1内で断線している場合もあるので、そのような断線も検出するためには図1に示したように、ラッチ回路3の端子Qはメモリ部1を通過した後のワード線に接続して、アドレスデコード信号がメモリ部1を通過してからラッチ回路3に入力されるようにすることが好ましい。 [0013] Since word lines W1~W512 is sometimes is disconnected in the memory unit 1, as is shown in FIG. 1 in order to detect such a broken, the terminal Q of the latch circuit 3 is connected to word line after passing through the memory unit 1, it is preferable that the address decode signal is input from through the memory unit 1 to the latch circuit 3.

【0014】次にデータの書き込みについて説明する。 [0014] Next, the writing of data will be described.
ここでは、図1のメモリ部1を構成する記憶素子のうち、ワード線W1とビット線BL1とに接続されたトランジスタ11とヒューズ部12からなる記憶素子に注目する。 Here, among the memory elements constituting the memory unit 1 of FIG. 1, attention is paid to the memory element consisting of the transistor 11 and the fuse part 12 connected to the word line W1 and the bit line BL1. この記憶素子にデータ“1”を記憶させるには、 To store the data "1" in the memory element,
従来、図5に示すように、トランジスタ11のゲート、 Conventionally, as shown in FIG. 5, the gate of the transistor 11,
すなわちワード線W1にアドレスデコード部2よりハイレベルの電圧VPPを印加してトランジスタ11をオンさせ、その状態でビット線BL1にハイレベルの電圧V That turn on the transistor 11 by applying a voltage VPP of the high level from the address decoding portion 2 to the word line W1, the voltage V at a high level to the bit line BL1 in that state
PPを印加する。 Applying the PP. その結果、トランジスタ11はオンし、ハイレベルの電圧VPPがヒューズ12の両端に印加され、ヒューズ12は破壊されて導通状態となり、データとして“1”が記憶される。 As a result, the transistor 11 is turned on, the voltage VPP of a high level is applied to both ends of the fuse 12, the fuse 12 is conductive is destroyed, "1" as the data is stored. 一方、トランジスタ1 On the other hand, the transistor 1
1をオンさせた状態で、ビット線BL1をグランドレベルとした場合には、ヒューズ部12には電圧は印加されず、ヒューズ部12は、図4に示すように、非導通のままとなり、データとして“0”が記憶される。 1 in a state of being turned on, when the bit line BL1 and the ground level, the voltage is not applied to the fuse unit 12, the fuse unit 12, as shown in FIG. 4, will remain non-conductive, data "0" is stored as.

【0015】しかし、本実施例のワンタイムPROMでは、次のようにしてデータを一括して書き込むことができる。 [0015] However, the one-time PROM in the present embodiment, can be written at once data in the following manner. まずアドレスデコード部2にローレベルの制御信号Wを与えてアドレスデコード部の出力をハイインピーダンスとする。 And a high impedance output of the address decode unit is first in the address decoding unit 2 supplies a control signal W of a low level. インバータ31にはクロックCK2として図6に示すクロックCKを与える。 The inverter 31 to clock CK shown in FIG. 6 as the clock CK2. またインバータ3 The inverter 3
2にはクロックCK3としてクロックCKの反転信号を与える。 The 2 gives the inverted signal of the clock CK as the clock CK3. そしてスイッチ33にはクロックCK1としてクロックCKを与える。 And the switch 33 give the clock CK as the clock CK1.

【0016】この結果、図7に示すように、データバスからのデータはクロックCKがハイレベルの間、スイッチ33を介してインバータ31に入力され、クロックC [0016] Consequently, as shown in FIG. 7, the data from the data bus during clock CK is at a high level, is inputted to the inverter 31 through the switch 33, the clock C
Kがローレベルになるとそのデータはインバータ31, K becomes a low level when the data inverter 31,
32からなる回路にラッチされる。 It is latched by the circuit consisting of 32. ラッチされたデータはワード線を介して各トランジスタ11のゲートに印加される。 Latched data is applied via the word line to the gate of each transistor 11. すべてのラッチ回路3にこのようにして書き込みデータを順次ラッチさせることにより、すべてのワード線W1〜W512に書き込みデータが出力される。 By this way sequentially latches the write data to all the latch circuits 3, to all the word lines W1~W512 write data is output. この状態で、例えばビット線BL1に電圧VPPを印加し、他のビット線BL2〜BL8にグランドレベルの電圧を印加すると、ビット線BL1に接続されたすべてのヒューズ部12で、書き込みデータにもとづいて導通あるいは非導通が定まり、データが書き込まれることになる。 In this state, the voltage VPP is applied to the bit line BL1, the application of a ground level voltage to the other bit line BL2~BL8, in all of the fuse portion 12 connected to the bit line BL1, based on the write data Sadamari conduction or non-conduction, so that the data is written. すなわち、図8に示すように、ワード線を通じてラッチ回路3より例えばデータの“1”に対応するハイレベルの電圧VPPが印加されている場合には、トランジスタ11はオン状態となっているので、ビット線BL1 That is, as shown in FIG. 8, when the voltage VPP of the high level corresponding to "1", for example, data from the latch circuit 3 through a word line is applied, the transistor 11 is turned on, the bit line BL1
に電圧VPPが印加されるとその電圧はヒューズ部12 When the voltage VPP is applied to its voltage fuse 12
の両端に印加され、ヒューズ部12は破壊され、導通状態となって、“1”が記憶される。 Is applied across the fuse portion 12 is broken, the conductive state, "1" is stored. 一方、図9に示すように、ワード線を通じてラッチ回路3より例えばデータの”0”に対応するグランドレベルの電圧が印加されている場合には、トランジスタ11はオフ状態となっているので、ビット線BL1に電圧VPPが印加されても、 On the other hand, as shown in FIG. 9, when the ground level voltage corresponding to "0", for example, data from the latch circuit 3 through a word line is applied, the transistor 11 is turned off, the bit even if the voltage VPP is applied to line BL1,
その電圧はヒューズ部12の両端には印加されず、ヒューズ部12は破壊されないので非導通状態のままとなり、“0”が記憶される。 That voltage is not applied to both ends of the fuse unit 12, the fuse unit 12 will remain non-conductive state because it is not destroyed, "0" is stored. 各ラッチ回路3にデータをラッチさせ、電圧VPPを印加するビット線を順次変えることにより、すべての記憶素子にデータを書き込むことができる。 Each latch circuit 3 is latched data, by sequentially changing the bit line for applying a voltage VPP, data can be written to all the memory elements.

【0017】このように本実施例のワンタイムPROM [0017] The one-time PROM in this manner, in the present embodiment
では、ラッチ回路3に書き込みデータを保持させ、ビット線に電圧VPPを印加することにより、該ビット線に対応する記憶素子、従って、すべてのワードの所定のビットに一括してデータを書き込むことができる。 So to hold the write data to the latch circuit 3, by applying a voltage VPP to the bit line, the memory element corresponding to the bit lines, thus, to write data simultaneously to a predetermined bit of all words it can.

【0018】図1のワンタイムPROMで、従来通りの書き込みを行った場合、図10に示すように、8ビット(黒印で示す記憶素子)単位で、書き込みが行われるので、全記憶素子の書き込みを完了するには、512×T [0018] In one-time PROM in Figure 1, in the case of performing a writing of conventional, as shown in FIG. 10, in the unit (memory element indicated by closed symbols) 8 bits, since writing is performed, the total storage element to complete the write, 512 × T
wだけの時間が必要となる。 w much time is required. なお、Twは1回の書き込みに必要な時間であり、通常10ms程度である。 It should be noted, Tw is the time required to write one, it is usually about 10ms.

【0019】一方、一括書き込みを行った場合には、図11に示すように512ビット単位で書き込みを行えるので、全記憶素子の書き込みに必要な時間は、8×Tw Meanwhile, when performing batch writing, so can write in 512-bit units as shown in FIG. 11, the time required to write all the memory elements, 8 × Tw
となり、書き込み時間は従来の場合の1/64に短縮される。 Next, the writing time is shortened to 1/64 of the conventional.

【0020】 [0020]

【発明の効果】以上説明したように本発明のワンタイムPROMは、各ワード線とデータバスとの間にそれぞれ設けられており第1の信号が与えられたときに導通してアドレスデコード信号をデータバスに出力する読み出し回路と、各ワード線とデータバスとの間にそれぞれ設けられており第2の信号が与えられたときにデータバスからデータを取り込んでラッチし、ラッチしたデータをワード線に出力するラッチ回路とを備えているので、未書き込み状態であっても、アドレスデコード信号が正常に出力されるか否かをテストすることが可能である。 One-time PROM of the present invention as described above, according to the present invention is the address decode signal conducting when the first signal is provided is provided respectively between each word line and a data bus a read circuit for outputting to the data bus, and latches captures data from the data bus when the second signal are respectively provided between each word line and data bus are provided, the word line latch data since a latch circuit to be output to, even in unwritten state, it is possible to test whether the address decode signal is output normally. 更に、全ワードのビットデータを一括して同時に書き込むことができるので、書き込み時間を大幅に短縮することができる。 Furthermore, since the bit data of all the word can be written collectively at the same time, it is possible to greatly shorten the write time.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のワンタイムPROMの回路図である。 FIG. 1 is a circuit diagram of the one-time PROM of the present invention.

【図2】図1のPROMのラッチ回路の回路図である。 2 is a circuit diagram of a latch circuit of the PROM FIG.

【図3】図1のPROMにおけるアドレスデコード信号のテスト手順の説明図である。 3 is an explanatory diagram of the test procedure of address decode signal in PROM of Fig.

【図4】PROMにおけるワード単位のデータ書き込み手順の説明図である。 4 is an explanatory diagram of a data writing procedure of a word unit in the PROM.

【図5】PROMにおけるワード単位のデータ書き込み手順の説明図である。 5 is an explanatory diagram of a data writing procedure of a word unit in the PROM.

【図6】図2のラッチ回路のインバータおよびスイッチに供給されるクロックの波形図である。 6 is a waveform diagram of the clock supplied to the inverter and the switch of the latch circuit of FIG.

【図7】図1のPROMにおけるデータ一括書き込み手順の説明図である。 7 is an explanatory diagram of a data batch writing procedure in PROM of Fig.

【図8】図1のPROMにおけるデータ一括書き込み手順の説明図である。 8 is an explanatory diagram of a data batch writing procedure in PROM of Fig.

【図9】図1のPROMにおけるデータ一括書き込み手順の説明図である。 9 is an explanatory diagram of a data batch writing procedure in PROM of Fig.

【図10】従来の1バイト単位のデータ書き込みの説明図である。 10 is an explanatory view of a data write of the conventional 1-byte units.

【図11】本発明によるデータ一括書き込みの説明図である。 11 is an explanatory diagram of a data batch writing according to the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 メモリ部 2 アドレスデコード部 3 ラッチ回路 11 トランジスタ 12 ヒューズ部 21,31,32 インバータ 33 スイッチ 1 memory unit 2 the address decoding unit 3 latch circuit 11 the transistor 12 fuse unit 21,31,32 inverter 33 switches

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ヒューズタイプのメモリ部と該メモリ部の各ワード線にアドレスデコード信号を出力するアドレスデコード部とを含むワンタイムPROMであって、前記各ワード線とデータバスとの間にそれぞれ設けられており第1の信号が与えられたときに導通して前記アドレスデコード信号を前記データバスに出力する読み出し回路と、前記各ワード線と前記データバスとの間にそれぞれ設けられており第2の信号が与えられたときに前記データバスからデータを取り込んでラッチし、ラッチした前記データをワード線に出力するラッチ回路とを備えていることを特徴とするワンタイムPROM。 1. A one-time PROM comprising an address decoding unit for outputting an address decoded signal to the word lines of the memory unit and the memory of the fuse type, said respective between each word line and a data bus a read circuit is provided which conducts to when the first signal is supplied to output the address decode signal to the data bus, it is respectively provided between said data bus and each of the word lines second one-time PROM which is captured by latch the data from the data bus when the second signal is given, characterized in that it comprises a latch circuit for outputting the data latched to the word line.
JP2796592A 1992-02-14 1992-02-14 One-time prom Granted JPH05226599A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2796592A JPH05226599A (en) 1992-02-14 1992-02-14 One-time prom

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2796592A JPH05226599A (en) 1992-02-14 1992-02-14 One-time prom

Publications (1)

Publication Number Publication Date
JPH05226599A true JPH05226599A (en) 1993-09-03

Family

ID=12235609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2796592A Granted JPH05226599A (en) 1992-02-14 1992-02-14 One-time prom

Country Status (1)

Country Link
JP (1) JPH05226599A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7630226B2 (en) 2007-01-09 2009-12-08 Kabushiki Kaisha Toshiba Semiconductor device
US7796460B2 (en) 2007-06-21 2010-09-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7630226B2 (en) 2007-01-09 2009-12-08 Kabushiki Kaisha Toshiba Semiconductor device
US7796460B2 (en) 2007-06-21 2010-09-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Similar Documents

Publication Publication Date Title
US5880996A (en) Memory system having non-volatile data storage structure for memory control parameters and method
US6472862B1 (en) Programmable voltage divider and method for testing the impedance of a programmable element
JP2862209B2 (en) The methods and long life read only memory to extend the read / write memory of the programmable life
KR100375217B1 (en) Microcontroller incorporating an electrically rewritable non-volatile memory
JP4204685B2 (en) Synchronous semiconductor memory device
KR960012359B1 (en) Semiconductor memory device
US6826116B2 (en) Semiconductor memory device including page latch circuit
KR100434211B1 (en) Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US4612640A (en) Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array
US6950334B2 (en) Magnetic random access memory having test circuit and test method therefor
EP1084497B1 (en) On-chip circuit and method for testing memory devices
US7275200B2 (en) Transparent error correcting memory that supports partial-word write
US6252800B1 (en) Semiconductor memory device
CA1315886C (en) Memory testing system
US6256754B1 (en) Memory system having internal state monitoring circuit
EP1389336B1 (en) Test method for testing a data memory
US7167404B2 (en) Method and device for testing configuration memory cells in programmable logic devices (PLDS)
US6930919B2 (en) NAND-type flash memory device having array of status cells for storing block erase/program information
US5428575A (en) Semiconductor memory device with comparing circuit for facilitating test mode
US7301832B2 (en) Compact column redundancy CAM architecture for concurrent read and write operations in multi-segment memory arrays
US6430717B1 (en) Semiconductor integrated circuit device and method for monitoring its internal signal
US7146585B2 (en) Programmable element latch circuit
EP0287338B1 (en) Security fuse circuit for programmable logic array
KR100502133B1 (en) Semiconductor memory device and method of testing the same
KR100462877B1 (en) Semiconductor memory device and fail cell address program circuit and method thereof