JPH05219480A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH05219480A JPH05219480A JP4046165A JP4616592A JPH05219480A JP H05219480 A JPH05219480 A JP H05219480A JP 4046165 A JP4046165 A JP 4046165A JP 4616592 A JP4616592 A JP 4616592A JP H05219480 A JPH05219480 A JP H05219480A
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- Japan
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Abstract
(57)【要約】
【目的】時間軸処理を行うためのフレームメモリに対す
る読み出しアドレスが書き込みアドレスを追い越してし
まうことに対処できるようにする。 【構成】時間軸処理を行うためのフレームメモリを、２
つのフィールドメモリ５４Ａ及び５４Ｂから構成する。
書き込みアドレスと読み出しアドレスとのアドレス差を
アドレス差検出回路６２で検出する。このアドレス差が
所定値以内になったら、読み出すフィールドメモリ５４
Ａ又は５４Ｂを他方のフィールドメモリ５４Ｂ又は５４
Ａに切り換える。
る読み出しアドレスが書き込みアドレスを追い越してし
まうことに対処できるようにする。 【構成】時間軸処理を行うためのフレームメモリを、２
つのフィールドメモリ５４Ａ及び５４Ｂから構成する。
書き込みアドレスと読み出しアドレスとのアドレス差を
アドレス差検出回路６２で検出する。このアドレス差が
所定値以内になったら、読み出すフィールドメモリ５４
Ａ又は５４Ｂを他方のフィールドメモリ５４Ｂ又は５４
Ａに切り換える。
Description
【０００１】
【産業上の利用分野】この発明は、ＨＤＴＶ方式のＶＴ
Ｒにおける時間軸処理に用いて好適なメモリ制御回路に
関する。
Ｒにおける時間軸処理に用いて好適なメモリ制御回路に
関する。
【０００２】
【従来の技術】ＨＤＴＶ方式のＶＴＲでは、時間軸処理
により、ビデオ信号が２チャンネル化されて記録され
る。すなわち、色差信号が１ライン毎に交互に取り出さ
れ、時間軸圧縮されて、線順次化される。この線順次化
された信号が時間軸伸長され、２チャンネル化される。
このように２チャンネル化された信号がＦＭ変調され、
磁気テープに記録される。また、再生時には、同時に２
チャンネルの信号が再生され、この信号がＦＭ復調され
る。そして、記録時とは反対の時間軸処理により、輝度
信号と色差信号とが形成される。
により、ビデオ信号が２チャンネル化されて記録され
る。すなわち、色差信号が１ライン毎に交互に取り出さ
れ、時間軸圧縮されて、線順次化される。この線順次化
された信号が時間軸伸長され、２チャンネル化される。
このように２チャンネル化された信号がＦＭ変調され、
磁気テープに記録される。また、再生時には、同時に２
チャンネルの信号が再生され、この信号がＦＭ復調され
る。そして、記録時とは反対の時間軸処理により、輝度
信号と色差信号とが形成される。
【０００３】このような時間軸処理には、フレームメモ
リが用いられる。すなわち、ビデオ信号をフレームメモ
リに書き込み、書き込み時よりも高速でビデオ信号を読
み出せば、ビデオ信号が時間軸圧縮され、書き込み時よ
りも低速でビデオ信号を読み出せば、ビデオ信号が時間
軸伸長されることになる。
リが用いられる。すなわち、ビデオ信号をフレームメモ
リに書き込み、書き込み時よりも高速でビデオ信号を読
み出せば、ビデオ信号が時間軸圧縮され、書き込み時よ
りも低速でビデオ信号を読み出せば、ビデオ信号が時間
軸伸長されることになる。
【０００４】
【発明が解決しようとする課題】ＨＤＴＶ用のＶＴＲに
おける時間軸処理のように、ビデオ信号を一度フレーム
メモリに蓄えるような場合に、読み出しアドレスが書き
込みアドレスを追い越してしまうと、突然画面が乱れて
しまうことになる。ＨＤＴＶ用のＶＴＲにおいては、特
殊再生時や、非標準信号を記録再生するような場合に、
このように読み出しアドレスが書き込みアドレスを追い
越してしまうようなことが生じる。特に、ＨＤＴＶ用の
ＶＴＲにおいては、時間軸処理回路のフレームメモリへ
の読み出しアドレスが書き込みアドレスを追い越してし
まうと、スクランブル等の処理が狂い、非常に見苦しい
画面になってしまう。
おける時間軸処理のように、ビデオ信号を一度フレーム
メモリに蓄えるような場合に、読み出しアドレスが書き
込みアドレスを追い越してしまうと、突然画面が乱れて
しまうことになる。ＨＤＴＶ用のＶＴＲにおいては、特
殊再生時や、非標準信号を記録再生するような場合に、
このように読み出しアドレスが書き込みアドレスを追い
越してしまうようなことが生じる。特に、ＨＤＴＶ用の
ＶＴＲにおいては、時間軸処理回路のフレームメモリへ
の読み出しアドレスが書き込みアドレスを追い越してし
まうと、スクランブル等の処理が狂い、非常に見苦しい
画面になってしまう。
【０００５】したがって、この発明の目的は、時間軸処
理を行うためのフレームメモリに対する読み出しアドレ
スが書き込みアドレスを追い越してしまうことに対処で
きるメモリ制御回路を提供することにある。
理を行うためのフレームメモリに対する読み出しアドレ
スが書き込みアドレスを追い越してしまうことに対処で
きるメモリ制御回路を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、時間軸処理
を行うために１フィールド分のビデオ信号を蓄える２つ
のフィールドメモリからなるフレームメモリと、フレー
ムメモリに書き込みアドレスを与える書き込みアドレス
発生手段と、フレームメモリに読み出しアドレスを与え
る読み出しアドレス発生手段と、書き込みアドレスと読
み出しアドレスとの差を検出するアドレス差検出手段
と、アドレス差検出手段の出力に応じて２つのフィール
ドメモリの読み出しを選択する制御手段とからなるメモ
リ制御回路である。
を行うために１フィールド分のビデオ信号を蓄える２つ
のフィールドメモリからなるフレームメモリと、フレー
ムメモリに書き込みアドレスを与える書き込みアドレス
発生手段と、フレームメモリに読み出しアドレスを与え
る読み出しアドレス発生手段と、書き込みアドレスと読
み出しアドレスとの差を検出するアドレス差検出手段
と、アドレス差検出手段の出力に応じて２つのフィール
ドメモリの読み出しを選択する制御手段とからなるメモ
リ制御回路である。
【０００７】
【作用】書き込みアドレスと読み出しアドレスとのアド
レス差が検出され、このアドレス差が所定値以内になっ
たら、他方のフィールドのメモリが読み出される。この
ため、読み出しアドレスが書き込みアドレスを追い越す
ような場合に対処できる。
レス差が検出され、このアドレス差が所定値以内になっ
たら、他方のフィールドのメモリが読み出される。この
ため、読み出しアドレスが書き込みアドレスを追い越す
ような場合に対処できる。
【０００８】
【実施例】以下、この発明の一実施例について図面を参
照し説明する。図２は、この発明が適用できるＨＤＴＶ
方式のＶＴＲの記録系の構成を示すものである。図２に
おいて、入力端子１Ａ、１Ｂ、１Ｃに、ＨＤＴＶ方式の
輝度信号Ｙ、色差信号Ｒ−Ｙ、色差信号Ｂ−Ｙが供給さ
れる。入力端子１Ａ、１Ｂ、１Ｃからの輝度信号Ｙ、色
差信号Ｒ−Ｙ、色差信号Ｂ−Ｙは、ローパスフィルタ２
Ａ、２Ｂ、２Ｃを介して、Ａ／Ｄコンバータ３Ａ、３
Ｂ、３Ｃに供給され、ディジタル化される。Ａ／Ｄコン
バータ３Ａ、３Ｂ、３Ｃの出力が垂直ノンリニアエンフ
ァス回路４Ａ、４Ｂ、４Ｃを夫々介して、時分割処理及
びシャフリング回路５に供給される。
照し説明する。図２は、この発明が適用できるＨＤＴＶ
方式のＶＴＲの記録系の構成を示すものである。図２に
おいて、入力端子１Ａ、１Ｂ、１Ｃに、ＨＤＴＶ方式の
輝度信号Ｙ、色差信号Ｒ−Ｙ、色差信号Ｂ−Ｙが供給さ
れる。入力端子１Ａ、１Ｂ、１Ｃからの輝度信号Ｙ、色
差信号Ｒ−Ｙ、色差信号Ｂ−Ｙは、ローパスフィルタ２
Ａ、２Ｂ、２Ｃを介して、Ａ／Ｄコンバータ３Ａ、３
Ｂ、３Ｃに供給され、ディジタル化される。Ａ／Ｄコン
バータ３Ａ、３Ｂ、３Ｃの出力が垂直ノンリニアエンフ
ァス回路４Ａ、４Ｂ、４Ｃを夫々介して、時分割処理及
びシャフリング回路５に供給される。
【０００９】時分割処理及びシャフリング回路５は、色
差信号Ｂ−Ｙ及びＲ−Ｙを１ライン毎に交互に取り出
し、時間軸圧縮して、線順次化し、この線順次化した信
号を時間軸伸長し、２チャンネル化する。また、この時
分割処理及びシャフリング回路５で、シャフリング処理
がなされる。
差信号Ｂ−Ｙ及びＲ−Ｙを１ライン毎に交互に取り出
し、時間軸圧縮して、線順次化し、この線順次化した信
号を時間軸伸長し、２チャンネル化する。また、この時
分割処理及びシャフリング回路５で、シャフリング処理
がなされる。
【００１０】時分割処理及びシャフリング回路５の出力
が水平ノンリニアエンファシス回路６Ａ及び６Ｂ、ロー
パスフィルタ７Ａ及び７Ｂを介して、ＦＭ変調回路９Ａ
及び９Ｂに供給される。ＦＭ変調回路９Ａ及び９Ｂで、
２チャンネル化された信号がＦＭ変調される。ＦＭ変調
回路９Ａ及び９Ｂの出力が記録アンプ１０Ａ及び１０Ｂ
を介して、ヘッド１１Ａ〜１１Ｄに供給される。
が水平ノンリニアエンファシス回路６Ａ及び６Ｂ、ロー
パスフィルタ７Ａ及び７Ｂを介して、ＦＭ変調回路９Ａ
及び９Ｂに供給される。ＦＭ変調回路９Ａ及び９Ｂで、
２チャンネル化された信号がＦＭ変調される。ＦＭ変調
回路９Ａ及び９Ｂの出力が記録アンプ１０Ａ及び１０Ｂ
を介して、ヘッド１１Ａ〜１１Ｄに供給される。
【００１１】ヘッド１１Ａ〜１１Ｄにより、テープにビ
デオ信号が記録される。このビデオ信号は、同時に２チ
ャンネルが２つのヘッドにより記録される。１フィール
ドの画面は２セグメントに分割されて記録され、４トラ
ックで１フィールド分のビデオ信号が記録される。
デオ信号が記録される。このビデオ信号は、同時に２チ
ャンネルが２つのヘッドにより記録される。１フィール
ドの画面は２セグメントに分割されて記録され、４トラ
ックで１フィールド分のビデオ信号が記録される。
【００１２】図３は、再生系の構成を示すものである。
図３において、ヘッド１１Ａ〜１１Ｄの出力が再生アン
プ２１Ａ及び２１Ｂを介して、ＦＭ復調回路２２Ａ及び
２２Ｂに供給される。ＦＭ復調回路２２Ａ及び２２Ｂ
で、２チャンネルのビデオ信号が復調される。ＦＭ復調
回路２２Ａ及び２２Ｂの出力がデエンファシス回路２３
Ａ、２３Ｂ、ローパスフィルタ２４Ａ及び２４Ｂを介し
て、Ａ／Ｄコンバータ２５Ａ及び２５Ｂに供給される。
Ａ／Ｄコンバータ２５Ａ及び２５Ｂで、２チャンネルの
再生ビデオ信号がディジタル化される。
図３において、ヘッド１１Ａ〜１１Ｄの出力が再生アン
プ２１Ａ及び２１Ｂを介して、ＦＭ復調回路２２Ａ及び
２２Ｂに供給される。ＦＭ復調回路２２Ａ及び２２Ｂ
で、２チャンネルのビデオ信号が復調される。ＦＭ復調
回路２２Ａ及び２２Ｂの出力がデエンファシス回路２３
Ａ、２３Ｂ、ローパスフィルタ２４Ａ及び２４Ｂを介し
て、Ａ／Ｄコンバータ２５Ａ及び２５Ｂに供給される。
Ａ／Ｄコンバータ２５Ａ及び２５Ｂで、２チャンネルの
再生ビデオ信号がディジタル化される。
【００１３】Ａ／Ｄコンバータ２５Ａ及び２５Ｂの出力
が水平ノンリニアエンファシス回路２６Ａ及び２６Ｂを
介して、時分割処理及びデシャフリング回路２７に供給
される。時分割処理及びデシャフリング回路２７で、前
述の記録系とは逆の処理により、２チャンネル化された
信号から、輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙが形成
される。
が水平ノンリニアエンファシス回路２６Ａ及び２６Ｂを
介して、時分割処理及びデシャフリング回路２７に供給
される。時分割処理及びデシャフリング回路２７で、前
述の記録系とは逆の処理により、２チャンネル化された
信号から、輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙが形成
される。
【００１４】時分割処理及びデシャフリング回路２７か
らの輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙは、垂直ノン
リニアデエンファシス回路２８Ａ、２８Ｂ、２８Ｃを介
して、Ｄ／Ａコンバータ２９Ａ、２９Ｂ、２９Ｃに供給
される。Ｄ／Ａコンバータ２９Ａ、２９Ｂ、２９Ｃの出
力がローパスフィルタ３０Ａ、３０Ｂ、３０Ｃを介し
て、出力端子３１Ａ、３１Ｂ、３１Ｃから出力される。
らの輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙは、垂直ノン
リニアデエンファシス回路２８Ａ、２８Ｂ、２８Ｃを介
して、Ｄ／Ａコンバータ２９Ａ、２９Ｂ、２９Ｃに供給
される。Ｄ／Ａコンバータ２９Ａ、２９Ｂ、２９Ｃの出
力がローパスフィルタ３０Ａ、３０Ｂ、３０Ｃを介し
て、出力端子３１Ａ、３１Ｂ、３１Ｃから出力される。
【００１５】図１はこの発明の一実施例を示すものであ
る。この一実施例は、上述のＨＤＴＶ方式のＶＴＲにお
ける、記録系の時分割処理及びシャフリング回路５及び
再生系の時分割処理及びデシャフリング回路２７に用い
て好適なものである。
る。この一実施例は、上述のＨＤＴＶ方式のＶＴＲにお
ける、記録系の時分割処理及びシャフリング回路５及び
再生系の時分割処理及びデシャフリング回路２７に用い
て好適なものである。
【００１６】図１において、入力端子５１にディジタル
ビデオ信号が供給される。このビデオ信号がスイッチ回
路５２に供給される。スイッチ回路５２は、スイッチ制
御回路５３により制御される。スイッチ回路５２の端子
５２Ａの出力が一方のフィールドメモリ５４Ａに供給さ
れる。スイッチ回路５２Ｂの端子５２Ｂの出力が他方の
フィールドメモリ５４Ｂに供給される。フィールドメモ
リ５４Ａ及び５４Ｂにより、フレームメモリが構成され
る。
ビデオ信号が供給される。このビデオ信号がスイッチ回
路５２に供給される。スイッチ回路５２は、スイッチ制
御回路５３により制御される。スイッチ回路５２の端子
５２Ａの出力が一方のフィールドメモリ５４Ａに供給さ
れる。スイッチ回路５２Ｂの端子５２Ｂの出力が他方の
フィールドメモリ５４Ｂに供給される。フィールドメモ
リ５４Ａ及び５４Ｂにより、フレームメモリが構成され
る。
【００１７】フィールドメモリ５４Ａの出力がスイッチ
回路５５の端子５５Ａに供給される。フィールドメモリ
５４Ｂの出力がスイッチ回路５５の端子５５Ｂに供給さ
れる。スイッチ回路５５の出力が出力端子５６から出力
される。
回路５５の端子５５Ａに供給される。フィールドメモリ
５４Ｂの出力がスイッチ回路５５の端子５５Ｂに供給さ
れる。スイッチ回路５５の出力が出力端子５６から出力
される。
【００１８】書き込みアドレス発生回路５７には、端子
５８から、書き込み時の基準信号が与えられる。この書
き込み時の基準信号は、ＨＤＴＶ方式のＶＴＲの記録系
においては記録するビデオ信号の水平同期パルスであ
り、ＨＤＴＶ方式のＶＴＲの再生系においては再生ビデ
オ信号の水平同期パルスである。書き込みアドレス発生
回路５７は、この基準信号から、書き込みクロック及び
アドレスを発生する。この書き込みクロック及びアドレ
スがフィールドメモリ５４Ａ及び５４Ｂに供給される。
５８から、書き込み時の基準信号が与えられる。この書
き込み時の基準信号は、ＨＤＴＶ方式のＶＴＲの記録系
においては記録するビデオ信号の水平同期パルスであ
り、ＨＤＴＶ方式のＶＴＲの再生系においては再生ビデ
オ信号の水平同期パルスである。書き込みアドレス発生
回路５７は、この基準信号から、書き込みクロック及び
アドレスを発生する。この書き込みクロック及びアドレ
スがフィールドメモリ５４Ａ及び５４Ｂに供給される。
【００１９】読み出しアドレス発生回路５９には、端子
６０から基準信号が供給される。この読み出し時の基準
信号は、ＨＤＴＶ方式のＶＴＲの記録系においては回転
ドラムのＰＧ信号であり、ＨＤＴＶ方式のＶＴＲの再生
系においてはフリーラン同期信号である。読み出しアド
レス発生回路５９は、この基準信号から、読み出しクロ
ック及びアドレスを発生する。この読み出しクロック及
びアドレスがフィールドメモリ５４Ａ及び５４Ｂに供給
される。
６０から基準信号が供給される。この読み出し時の基準
信号は、ＨＤＴＶ方式のＶＴＲの記録系においては回転
ドラムのＰＧ信号であり、ＨＤＴＶ方式のＶＴＲの再生
系においてはフリーラン同期信号である。読み出しアド
レス発生回路５９は、この基準信号から、読み出しクロ
ック及びアドレスを発生する。この読み出しクロック及
びアドレスがフィールドメモリ５４Ａ及び５４Ｂに供給
される。
【００２０】スイッチ制御回路５３は、スイッチ５２及
び５５を制御する。このスイッチ制御回路５３には、端
子６１からフィールド識別信号が供給される。
び５５を制御する。このスイッチ制御回路５３には、端
子６１からフィールド識別信号が供給される。
【００２１】また、書き込みアドレス発生回路５７から
の書き込みアドレスと読み出しアドレス発生回路５９か
らの読み出しアドレスとのアドレス差がアドレス差検出
回路６２で検出される。このアドレス差検出回路６２の
出力が比較回路６３に供給される。比較回路６３には、
端子６４から所定値が与えられる。比較回路６３の出力
がスイッチ制御回路５３に供給される。
の書き込みアドレスと読み出しアドレス発生回路５９か
らの読み出しアドレスとのアドレス差がアドレス差検出
回路６２で検出される。このアドレス差検出回路６２の
出力が比較回路６３に供給される。比較回路６３には、
端子６４から所定値が与えられる。比較回路６３の出力
がスイッチ制御回路５３に供給される。
【００２２】スイッチ５２及び５５は、端子６１から与
えられるフィールド識別信号により、１フィールド毎に
切り換えられる。これと共に、読み出しアドレスが書き
込みアドレスに近づき、読み出しアドレスと書き込みア
ドレスとの差が所定値以内になると、比較回路６３の出
力が変化する。このように、読み出しアドレスが書き込
みアドレスに所定値以内まで近づいたら、スイッチ回路
５５が切替えられ、現在読み出し中の画面位置と略等し
い所の他方のフィールドメモリのデータが読み出され
る。これにより、読み出しアドレスが書き込みアドレス
を追い越すような場合に対処できる。
えられるフィールド識別信号により、１フィールド毎に
切り換えられる。これと共に、読み出しアドレスが書き
込みアドレスに近づき、読み出しアドレスと書き込みア
ドレスとの差が所定値以内になると、比較回路６３の出
力が変化する。このように、読み出しアドレスが書き込
みアドレスに所定値以内まで近づいたら、スイッチ回路
５５が切替えられ、現在読み出し中の画面位置と略等し
い所の他方のフィールドメモリのデータが読み出され
る。これにより、読み出しアドレスが書き込みアドレス
を追い越すような場合に対処できる。
【００２３】
【発明の効果】この発明によれば、書き込みアドレスと
読み出しアドレスとのアドレス差が検出され、このアド
レス差が所定値以内になったら、他方のフィールドメモ
リが読み出される。このため、読み出しアドレスが書き
込みアドレスを追い越すような場合に対処できる。
読み出しアドレスとのアドレス差が検出され、このアド
レス差が所定値以内になったら、他方のフィールドメモ
リが読み出される。このため、読み出しアドレスが書き
込みアドレスを追い越すような場合に対処できる。
【図１】この発明の一実施例のブロック図である。
【図２】この発明が適用されたＨＤＴＶ方式のＶＴＲの
記録系の構成を示すブロック図である。
記録系の構成を示すブロック図である。
【図３】この発明が適用されたＨＤＴＶ方式のＶＴＲの
再生系の構成を示すブロック図である。
再生系の構成を示すブロック図である。
５４Ａ、５４Ｂ フィールドメモリ ６２ アドレス差検出回路
Claims (1)
- 【請求項１】 時間軸処理を行うために１フィールド分
のビデオ信号を蓄える２つのフィールドメモリからなる
フレームメモリと、 上記フレームメモリに書き込みアドレスを与える書き込
みアドレス発生手段と、 上記フレームメモリに読み出しアドレスを与える読み出
しアドレス発生手段と、 上記書き込みアドレスと上記読み出しアドレスとの差を
検出するアドレス差検出手段と、 上記アドレス差検出手段の出力に応じて、上記２つのフ
ィールドメモリの読み出しを選択する制御手段とからな
るメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046165A JPH05219480A (ja) | 1992-01-31 | 1992-01-31 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046165A JPH05219480A (ja) | 1992-01-31 | 1992-01-31 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219480A true JPH05219480A (ja) | 1993-08-27 |
Family
ID=12739405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046165A Pending JPH05219480A (ja) | 1992-01-31 | 1992-01-31 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05284467A (ja) * | 1992-03-31 | 1993-10-29 | Victor Co Of Japan Ltd | 映像信号時間軸補正回路 |
-
1992
- 1992-01-31 JP JP4046165A patent/JPH05219480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05284467A (ja) * | 1992-03-31 | 1993-10-29 | Victor Co Of Japan Ltd | 映像信号時間軸補正回路 |
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