JPH05206793A - Random number generator and method device for setting initial value of the same - Google Patents

Random number generator and method device for setting initial value of the same

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JPH05206793A
JPH05206793A JP1121792A JP1121792A JPH05206793A JP H05206793 A JPH05206793 A JP H05206793A JP 1121792 A JP1121792 A JP 1121792A JP 1121792 A JP1121792 A JP 1121792A JP H05206793 A JPH05206793 A JP H05206793A
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feedback
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JP1121792A
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Japanese (ja)
Inventor
Toshiyuki Furuta
Shuji Motomura
Takahiro Watanabe
俊之 古田
修二 本村
孝宏 渡邊
Original Assignee
Ricoh Co Ltd
株式会社リコー
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Abstract

PURPOSE:To easily set the different initial values to plural random number generators consisting of the linear feedback shift registers respectively. CONSTITUTION:The (m) pieces of linear feedback shift registers 9 of (n) stages where the feedback connection is canceled by a connection control means 10 are successively connected to each other. A bit generating means 12 inputs a bit train including the number of continuous '0' smaller than (n) pieces to a shift register 11 of (mXn) stages formed with connection of registers 9. Then the connection secured by the means 10 is canceled after the input of bit train and (m) pieces of registers 9 of (n) stages is obtained from a single register 11 of (mXn) stages.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、パルス密度型のニューラルネットワークなどに利用される乱数発生器と、このような乱数発生器の初期値設定装置及び初期値設定方法に関するものである。 The present invention relates are those a random number generator which is utilized such as pulse density type neural network, for such random number generator initial value setting unit and the initial value setting method.

【0002】 [0002]

【従来の技術】従来、乱数発生器としては電磁ノイズなどを利用して乱数を生成することが行なわれていたが、 Conventionally, although the random number generator has been performed to generate a random number by using an electromagnetic noise,
これは再現性が無い等の課題を有するため、現在ではリニアフィードバックシフトレジスタであるLFSR(Li This is because with a problem such as no reproducible, LFSR now is a linear feedback shift register (Li
near Feedback Shift Register)が出力する長周期のビット列を疑似的な乱数として利用することが一般的となっている。 near Feedback Shift Register) be utilized has become common bit string long period to output as a pseudo-random number. ここで、このような乱数発生器を形成するLFSRは、リニアに順次接続された複数個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続された構造となっており、レジスタに設定されたビットを複数個所からフィードバックする際に排他的論理和で合成することで、極めて長周期のビット列で疑似的な乱数を生成するようになっている。 Here, LFSR to form such a random number generator, a predetermined plurality of outputs of the sequential connected plural registers linearly is fed back connected to the input of the first through the exclusive OR structure and it is, by combining the exclusive ORing when feeding back the bits set in the register from the plurality of positions, so as to generate a pseudo-random number in the bit sequence of very long period. そして、このようなLFSRからなる乱数発生器は、そのレジスタの個数やフィードバック接続の位置及び設定された初期値が同一ならば出力するビット列も同一となるので、再現性を有する乱数を生成することができる。 The random number generator having such a LFSR, since the position and set initial value of the number and feedback connections of the registers is also the same bit sequence output if the same, generating a random number having a repeatability can.

【0003】例えば、図17に例示するように、七段のLFSRで乱数発生器1 1 〜1 4を形成する場合、これはリニアに順次接続された七個のレジスタ2 1 〜2 7の所定の中間の出力部3と末端の出力部4とを排他的論理和5 [0003] For example, as illustrated in FIG. 17, the case of forming the random number generator 1 1 to 1 4 in seven stages of LFSR, which seventy two registers 2 1 to 2 7 predetermined which are sequentially connected to the linear intermediate output of 3 and the exclusive OR and an output unit 4 of the terminal 5
を介して先頭の入力部6にフィードバック接続し、各レジスタ2に同一の基準クロック7を並列に接続した構造として実施される。 Feedback connected to an input 6 leading through the carried out by the same reference clock 7 to the register 2 as a structure connected in parallel. このような構成において、この乱数発生器1では、時刻tにおけるレジスタ2 1内に格納されたビットをAtと表現するならば、時刻(t+j)におけるレジスタ2 (1+i)内には、i時間以前にレジスタ2 1 In such a configuration, in the random number generator 1, if the bit stored in the register 2 in 1 at time t is expressed as At, the time (t + j) in the register 2 (1 + i) in, i time previous to register 2 1
内に格納されていたビットA (t-i+j)が移動していることになり、時刻(t−1)におけるレジスタ2 (1+i)内に格納されたビットはA (ti-1)となる。 Will be bit A that has been stored within (ti + j) is moving, the time (t-1) in the register 2 (1 + i) bits stored in the A (ti-1 ) and a. 例えば、同図 For example, FIG.
(c)に例示したように、中間の出力部3を四段目のレジスタ2 4に設けた乱数発生器1 3では、一段目のレジスタ2 1内のビットA tは、時刻(t−1)における四段目と七段目とのレジスタ2 4 ,2 7内のビットを排他的論理和5 As illustrated (c), the at random number generator 1 3 provided with the intermediate output section 3 the register 2 4 four-stage, bit A t of the first stage of the register 2 in 1, the time (t-1 register 2 of the fourth stage and the seven stage in) 4, the bits in the 2 7 exclusive 5
で合成した値となっている。 In has become a synthesized value. ここで、排他的論理和5によるビットの合成は“modulo2”での加算に等しいので、一段目のレジスタ2 1内のビットA tは、 A t =A (t-4) +A (t-7) (mod2) …(1) となる。 Here, the exclusive OR 5 Synthesis of bits by so equal to the addition in "modulo2", bit A t of the first stage of the register 2 in 1, A t = A (t- 4) + A (t-7 ) become (mod2) ... (1).

【0004】ここで、上述のような七段のLFSRからなる乱数発生器1の各レジスタ2に所定のビットが入力された状態である設定値は、各レジスタ2内のビットが“0”か“1”の一方となるので2 7 =128通りとなるが、七つの設定値が全て“0”の場合は、ビットの回送を繰返しても設定値の全てが“0”のままであり、七つの設定値に一つでも“1”が内包される場合は、ビットの回送を繰返すと設定値は上記組合わせの一つに所定周期で変化する。 [0004] Here, the set value is a state in which a predetermined bit is input to each register 2 of the random number generator 1 consisting of seven stages of the LFSR as described above, the bit in each register 2 or "0" since one to become "1" becomes a are 2 7 = 128, if seven settings are all "0", all settings be repeated forwarding bit remains "0", when "1" is included even one seven set value, the set value is repeated a forwarding bit is changed at a predetermined period to one of the above combinations. ここで、乱数発生器1の所定のレジスタ2内のビットA tが上記数式(1)で規定される場合、A t Here, when the bit A t in 2 predetermined register of the random number generator 1 is defined by the above equation (1), A t
のビット列は周期(2 7 −1)の疑似的なランダム系列となることが判明している。 Bit string has been found to be a pseudo-random sequence of period (2 7 -1). つまり、図示したLFSRからなる乱数発生器1は、一周期中に(2 7 −1)のビット列を生成することができるので、このビット列を七桁の二進数として読取ることで乱数発生器1は1〜127の整数値を出力することになる。 In other words, the random number generator 1 consisting of LFSR illustrated, since it is possible to generate a bit string in one cycle (2 7 -1), the random number generator 1 by reading this bit string as seven-digit binary number will output an integer value of 1-127. なお、このようなLFSR It is to be noted that such a LFSR
からなる乱数発生器1の設定値を二進数の数値として読取る場合、先頭を最下位とする方法と末端を最下位とする方法との両方が実施されているが、ここでは先頭を最下位として説明を行なうものとする。 When reading a numerical value of the set value binary random number generator 1 consisting of, but both the method of how the end of the top and bottom and the bottom has been carried out, the top here as the least significant It will be referred to. ただし、本発明は乱数発生器の先頭と末端との何れを最下位とする方法でも成り立つようになっている。 However, the present invention is adapted to also hold a method of any of the head and end of the random number generator the lowest.

【0005】ここで、c i (=1,2,…p)を“0”か“1”の整数(ただしc p =1)とすると、このc iによってA tを示す漸化式は、 A t =c 1(t-1) +c 2(t-2) …+c p(tp) (mod2) …(2) となり、この漸化式の特性多項式は、 [0005] Here, c i (= 1, 2, ... p) a "0" or "1", an integer (where c p = 1), the recurrence formula showing a A t this c i is, a t = c 1 a (t -1) + c 2 a (t-2) ... + c p a (tp) (mod2) ... (2) , and the characteristic polynomial of the recurrence formula is

【0006】 [0006]

【数1】 [Number 1]

【0007】となる。 The [0007]. ここで、上述のような漸化式(2) Here, as described above recurrence formula (2)
によって生成される乱数列は、長さ“2のp乗−1”以下の周期を有するが、この範囲内で最大周期を生じる特性多項式を特に原始多項式と呼称している。 Random number sequence generated by the has the following period "p power minus 2" length and especially in called primitive polynomial characteristic polynomial producing maximum period within this range. そして、このような原始多項式によって生成される“2のp乗− Then, such being generated by a primitive polynomial "2 of p-th power -
1”の周期のA tのビット列を、p次の線形最大周期列 The bit string of A t of the period of 1 ", p order linear maximum period sequence
(Maximum−Length Linearly Recurring Sequen (Maximum-Length Linearly Recurring Sequen
ce)としてM系列と呼称している。 ce) has been referred to as the M-series as. 例えば、数式(1)から生成されるA tのビット列は、原始多項式 f(x)=1+x 4 +x 7に対応する七次のM系列である。 For example, bit string A t generated from equation (1) is a seven-order M sequence corresponding to the primitive polynomial f (x) = 1 + x 4 + x 7. なお、七段のLFSR It should be noted that the seven stages of the LFSR
からなる乱数発生器1の場合、七次のM系列のビット列を生成するものは図17に例示した四種類に限定されているので、これらの乱数発生器1の原始多項式や漸化式等を以下に例示する。 For the random number generator 1 consisting of, since thereby generating a bit string of seventh order M-series is limited to four types illustrated in FIG. 17, a primitive polynomial and a recurrence formula of these random number generator 1 and the like exemplified below.

【0008】. [0008]. 同図(a)に例示した乱数発生器1 1原始多項式 f(x)=1+x+x 7漸化式 A t =A (t-1) +A (t-7) (mo FIG (a) to the illustrated random number generator 1 1 primitive polynomial f (x) = 1 + x + x 7 recurrence formula A t = A (t-1 ) + A (t-7) (mo
d2) M系列のビット列 図18(a)に例示 生成される乱数列 図19(a)に例示 . d2) illustrated in the random number sequence diagram 19 (a) exemplified generated bit string of M-sequence diagram 18 (a). 同図(b)に例示した乱数発生器1 2原始多項式 f(x)=1+x 3 +x 7漸化式 A t =A (t-3) +A (t-7) (mo FIG (b) to the exemplary random number generator 1 2 primitive polynomial f (x) = 1 + x 3 + x 7 recurrence formula A t = A (t-3 ) + A (t-7) (mo
d2) M系列のビット列 図18(b)に例示 生成される乱数列 図19(b)に例示 . d2) illustrated in the random number sequence diagram 19 (b) exemplified generated bit string of M-sequence diagram 18 (b). 同図(c)に例示した乱数発生器1 3原始多項式 f(x)=1+x 4 +x 7漸化式 A t =A (t-4) +A (t-7) (mo FIG random number generator 1 illustrated in (c) 3 primitive polynomial f (x) = 1 + x 4 + x 7 recurrence formula A t = A (t-4 ) + A (t-7) (mo
d2) M系列のビット列 図18(c)に例示 生成される乱数列 図19(c)に例示 . d2) illustrated in the random number sequence diagram 19 (c) exemplified generated bit string of M-sequence diagram 18 (c). 同図(d)に例示した乱数発生器1 4原始多項式 f(x)=1+x 6 +x 7漸化式 A t =A (t-6) +A (t-7) (mo FIG illustrated in (d) of the random number generator 1 4 primitive polynomial f (x) = 1 + x 6 + x 7 recurrence formula A t = A (t-6 ) + A (t-7) (mo
d2) M系列のビット列 図18(d)に例示 生成される乱数列 図19(d)に例示 つまり、このようなLFSRからなる乱数発生器1は、 d2) illustrated in the random number sequence diagram 19 illustrated generated bit string of M-sequence diagram 18 (d) (d) that is, the random number generator 1 having such a LFSR is
M系列のビット列で生成する乱数の周期が最大であるので、発生する乱数の不規則性が極めて良好である。 Since the period of the random number generated by the bit string of M-sequence is a maximum, irregularities of random numbers generated is very good. ここで、このようなM系列の乱数発生器1では、出力するビット列の周期が最大であることが予め判明しているので、これをパルス密度やパルス数で変調することでパルス位置が不規則な信号を生成することも可能である。 Here, the random number generator 1 such M-sequence, since the period of the bit sequence output is known in advance to be the maximum, irregular pulse position by modulating it with a pulse density and the pulse number it is also possible to generate the such signals. 例えば、上述のような127通りの乱数を発生する七次の乱数発生器1においてパルス密度が10/127の信号を要望した場合、生成された乱数が1〜10ならばパルスを出力して乱数が11〜127ならばパルスを出力しないようにすれば、この信号はパルスの位置が不規則で密度が10/12 For example, and it outputs a seventh order when the pulse density has requested a signal 10/127 in the random number generator 1, 10 if pulse generated random number for generating a random number of such 127 kinds described above random number if so they do not output the 11-127 if pulse, irregular density position of the signal pulses 10/12
7となる。 The 7.

【0009】 [0009]

【発明が解決しようとする課題】上述のような乱数発生器1では、M系列のビット列を生成するので疑似的な乱数の発生周期を最大にすることができる。 [SUMMARY OF THE INVENTION In the random number generator 1 as described above, it is possible to maximize the generation period of the pseudo-random number because it generates a bit string of M-sequence.

【0010】ここで、上述のような乱数発生器1は、生成する乱数は周期を有する疑似的なもので再現性を有している。 [0010] Here, the random number generator 1 as described above, the random number generating has a reproducible ones pseudo having a period. このため、複数個の乱数発生器1を同時に使用する機器の場合、これらの乱数発生器1の構造が同一で初期値も同一であると、生成される乱数も同一となってしまうので、構造が同一の複数個の乱数発生器1に異なる初期値を簡易に設定することが要望されている。 Therefore, if the equipment using a plurality of the random number generator 1 at the same time, the structure of these random number generator 1 the initial value is also at the same the same, since the random number generated also becomes the same, structure There is a need to set a different initial value to the same plurality of random number generator 1 in a simple manner. また、上述のような乱数発生器1に設定する初期値が全て“0”の場合、前述のように出力される乱数も“0”となってしまうので、このような初期値の設定を機械的に防止する手段も要望されている。 Further, if the initial values ​​are all "0" is set to the random number generator 1, as described above, since it becomes a random number is also "0" is output as described above, the machine settings such initial value also it has been demanded means for preventing manner.

【0011】 [0011]

【課題を解決するための手段】請求項1記載の発明は、 Means for Solving the Problems The invention according to claim 1,
リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、前記排他的論理和から前記先頭の入力部に至る前記フィードバック接続を着脱自在に解除すると共に他機器の出力部に着脱自在な入力部を形成する連結制御手段を前記リニアフィードバックシフトレジスタに一体に形成した。 In the random number generator predetermined plurality of outputs of the sequential connected n registers linearly consists linear feedback shift register of n stages which are fed back connected to the input of the first through the exclusive OR, the exclusion formed integrally with the linear feedback shift register connection control means for forming a freely input unit detachable to the output of the other devices as well as releasing the disjunction from reaching the input of the first said feedback removably connected.

【0012】請求項2記載の発明は、リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、m個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を着脱自在に解除すると共に先頭の入力部と末端の出力部とを着脱自在に順次接続して一個のm×n段のシフトレジスタを形成する連結制御手段を設け、この連結制御手段の接続で形成されたm×n段の前記シフトレジスタの先頭の入力部に前記連結制御手段で着脱自在に接続されてビット列を伝送するビット生成手段を設けた。 [0012] claimed invention in claim 2, wherein sequentially connected n registers of a predetermined plurality of output portions are linear feedback n stages of feedback connection to the input of the first through the exclusive OR linearly in the random number generator comprising a shift register, m number of n stages the linear feedback shift register feedback connecting detachably the head of the input section and the terminal as well as release output unit and a detachably connected sequentially to one and the the connection control means for forming a shift register of m × n stages provided, the detachably connected by the connection control means to the input of the beginning of the shift register of m × n stages which are formed by the connection of the connection control means provided bit generation means for transmitting a bit string Te.

【0013】請求項3記載の発明は、請求項2記載の発明において、レジスタの個数がn個以下のリニアフィードバックシフトレジスタでビット生成手段を設けた。 [0013] According to a third aspect, the invention of claim 2 wherein the number of registers provided bit generation means n or less linear feedback shift register.

【0014】請求項4記載の発明は、請求項2記載の発明において、n次のM系列のビット列を出力するリニアフィードバックシフトレジスタでビット生成手段を設けた。 [0014] The invention of claim 4, wherein, in the invention described in claim 2, provided with a bit generating means in a linear feedback shift register which outputs a bit string of n-order M sequence.

【0015】請求項5記載の発明は、請求項2記載の発明において、レジスタの個数がn個より多いリニアフィードバックシフトレジスタでビット生成手段を設け、このビット生成手段からm×n段のシフトレジスタに伝送されるビット列内の“0”がn個以上連続しているとビット列の伝送を中止する設定不良防止手段を設けた。 [0015] According to a fifth aspect, in the invention described in claim 2, the number of registers is a bit generation means is provided with n number more than the linear feedback shift register, the shift register of m × n stages from the bit generator "0" in the bit string to be transmitted is provided setting defect preventing means to stop the transmission of the bit string the contiguous n or more.

【0016】請求項6記載の発明は、リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、連結制御手段でm個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を解除すると共に先頭の入力部と末端の出力部とを順次接続して一個のm×n段のシフトレジスタを形成し、 [0016] claimed invention in claim 6, wherein sequentially connected n registers of a predetermined plurality of output portions are linear feedback n stages of feedback connection to the input of the first through the exclusive OR linearly in the random number generator comprising a shift register, one of the m × sequentially connecting the output of the head of the input section and the terminal together with releasing the feedback connection of the linear feedback shift register of m n stages in the connection control means forming a n-stage shift register,
このm×n段のシフトレジスタの先頭の入力部に連結制御手段で接続したビット生成手段から連続する“0”がn個より少ないビット列を入力し、このビット列の入力後に連結制御手段による接続を解除して一個のm×n段の前記リニアフィードバックシフトレジスタからm個のn段の前記リニアフィードバックシフトレジスタを形成するようにした。 The m × n successive bits generation means connected with the connection control unit to the input of the first stage of the shift register "0" is entered fewer bit sequence from the n, the connection by the connection control unit after the input of the bit sequence released to the so as to form the linear feedback shift register of m n stages from said linear feedback shift register of one of the m × n stages.

【0017】 [0017]

【作用】請求項1記載の発明は、m個のリニアフィードバックシフトレジスタを連結制御手段で順次接続することでm×n段の以降のシフトレジスタを形成することができ、このようなシフトレジスタにビット列を入力してから連結制御手段の接続状態を解除することで、各々異なる初期値が設定された複数個のリニアフィードバックシフトレジスタを得ることができる。 [Action] first aspect of the present invention, it is possible to form a subsequent shift register of m × n stages by successively connecting by controlling the connection unit of m linear feedback shift register, in such a shift register by releasing the connection state of the connection control means from entering the bit string, it is possible to obtain a plurality of linear feedback shift registers, each different initial values ​​are set.

【0018】請求項2記載の発明は、ビット生成手段でビット列を入力したシフトレジスタの連結制御手段の接続状態を解除することで、各々異なる初期値が設定された複数個のリニアフィードバックシフトレジスタを得ることができる。 [0018] According to a second aspect of the invention, by releasing the connected state of the connection control means of a shift register which inputs the bit string in the bit generating means, a plurality of linear feedback shift registers, each different initial values ​​are set it is possible to obtain.

【0019】請求項3記載の発明は、全てのリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる。 [0019] According to a third aspect, it is possible to set the initial value other than "0" to all the linear feedback shift register.

【0020】請求項4記載の発明は、多数のリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる。 [0020] The invention of claim 4, wherein, it is possible to set the initial value other than "0" to a number of linear feedback shift register.

【0021】請求項5記載の発明は、極めて多数のリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる。 [0021] According to a fifth aspect, it is possible to set the initial value other than "0" in a very large number of linear feedback shift register.

【0022】請求項6記載の発明は、各々異なる初期値が設定された複数個のリニアフィードバックシフトレジスタを得ることができる。 [0022] According to a sixth aspect of the invention, it is possible to obtain a plurality of linear feedback shift registers, each different initial values ​​are set.

【0023】 [0023]

【実施例】請求項1,2,3及び6記載の発明の実施例を図1ないし図8に基づいて説明する。 EXAMPLES be described with reference to embodiments of the invention of claim 1, 2, 3 and 6 according to FIGS. 1-8. まず、本実施例の初期値設定装置8は、図1に例示するように、七段のLFSRからなる五個の乱数発生器9 1 〜9 5を連結制御手段である切替スイッチ10で順次接続して一個の三十五(=7×5)段のシフトレジスタ11を形成し、このシフトレジスタ11の先頭部に前記切替スイッチ10でビット生成手段である五段のLFSR12を接続するようになっている。 First, the initial value setting device 8 of this embodiment, as illustrated in FIG. 1, sequentially connected in the changeover switch 10 is a five random numbers generator 9 to 93 5 to the connection control means composed of seven stages of the LFSR to form one single thirty-five (= 7 × 5) stages of the shift register 11, adapted to connect the LFSR12 by the changeover switch 10 to the head portion of the five-stage is a bit generating means of the shift register 11 ing.

【0024】ここで、本実施例の乱数発生器9は、図2 [0024] Here, the random number generator 9 in this embodiment, FIG. 2
に例示するように、七個のレジスタ2 1 〜2 7の四段目の出力部3と末端の出力部4とが、排他的論理和5と前記切替スイッチ10とを介して先頭の入力部6にフィードバック接続されており、前記切替スイッチ10が排他的論理和5から先頭の入力部に至るフィードバック接続を着脱自在に解除すると共に他機器9,12の出力部4, As illustrated, the seven pieces of register 2 1 to 2 7 fourth stage of the output section 3 and the end of the output section 4 of exclusive OR 5 and the changeover switch 10 via the head of the input section 6 are fed back connected to the output section 4 of the other devices 9, 12 together with the changeover switch 10 is released removably feedback connections leading to the input of the first exclusive OR 5,
13に着脱自在な入力部14を形成するようになっている。 So as to form a detachable input unit 14 to 13. なお、本実施例の初期値設定装置8では、前記乱数発生器9の各々に前記切替スイッチ10が予め一体に形成されており、接続された五個の前記乱数発生器9からなるシフトレジスタ11の各レジスタ2に同一の基準クロック(図示せず)が並列に接続されている。 In the initial value setting device 8 of this embodiment, the which each said selection switch 10 of the random number generator 9 is previously formed integrally, the shift register 11 consisting of five pieces of the random number generator 9 connected identical reference clock to each register 2 (not shown) are connected in parallel.

【0025】また、前記切替スイッチ10は、図3に例示するように、先頭の入力部6に出力端子が接続された一個の論理積回路15の入力端子に二個の論理和回路1 Further, the changeover switch 10, as illustrated in FIG. 3, two of the OR circuit to the input terminal of the head of the input unit 6 one of the AND circuit 15 whose output terminal is connected to one
6,17の出力端子を接続し、これらの論理和回路1 Connect the output terminals of 6,17, these OR circuits 1
6,17の入力端子の一方に制御回路18を接続すると共に他方の入力端子に末端の出力部4と他機器用の前記入力部14とを接続した構造となっている。 Has become one with the connecting an input unit 14 structure for the other end of the output portion 4 and the other device to the input terminal while connecting the control circuit 18 of the input terminals of 6,17.

【0026】さらに、ビット生成手段として機能する前記LFSR12は、図4に例示するように、乱数発生器9より少ない五個のレジスタ2 1 〜2 5の三段目の出力部3と末端の出力部4とが排他的論理和5を介して先頭の入力部6にフィードバック接続された構造となっており、前記乱数発生器9からなるシフトレジスタ11と共通する基準クロック7が接続されている。 Furthermore, the functions as the bit generating means LFSR12, as illustrated in FIG. 4, the random number generator 9 less five two registers 2 1 to 2 5 third stage output section 3 and the end of the output part 4 and has a feedback connection structure in the input portion 6 of the head through the exclusive OR 5, a reference clock 7 in common with the shift register 11 consisting of the random number generator 9 is connected.

【0027】このような構成において、この初期値設定装置8では、図8のフローチャートに例示するように、 [0027] As in this configuration, in the initial value setting unit 8, illustrated in the flow chart of FIG. 8,
最初にLFSR12に所定の初期値を設定し、切替スイッチ10で五個の七段の乱数発生器9のフィードバック接続を解除すると共に先頭の入力部14と末端の出力部4とを順次接続して一個の三十五(=5×7)段のシフトレジスタ11を形成し、このシフトレジスタ11の先頭の入力部14に切替スイッチ10でLFSR12の出力部を接続する。 Initially setting a predetermined initial value to LFSR12, by sequentially connecting the top of the input unit 14 and the terminal of the output unit 4 as well as releases the feedback connection of the random number generator 9 five pieces seven stages in the changeover switch 10 form one single thirty-five (= 5 × 7) stages of the shift register 11, the switching switch 10 to the top of the input unit 14 of the shift register 11 connects the output of LFSR12. そこで、この状態でLFSR12とシフトレジスタ11とに基準クロック7から29(=7×(5 Therefore, 29 from the reference clock 7 to the LFSR12 the shift register 11 in this state (= 7 × (5
−1)+1)回以上のクロック信号を入力すると、このクロック信号に従って五段のLFSR12が出力するビット列によって五個の乱数発生器9の少なくとも一個のレジスタ2に“1”のビットが設定されるので、このようなビット列の入力後に切替スイッチ10による接続を解除することで一個のシフトレジスタ11から五個の七段の乱数発生器9が形成される。 -1) +1) times by entering the above clock signal, the bit "1" in at least one of the registers 2 five random numbers generator 9 by a bit string LFSR12 outputs five stages are set in accordance with the clock signal since, one of the random number generator 9 from the shift register 11 five or seven stages by releasing the connection by switching switch 10 after the input of such a bit stream is formed. なお、本実施例の初期値設定装置8では、制御回路18が“0”を出力すると切替スイッチ10が排他的論理和5と先頭の入力部6とをフィードバック接続し、制御回路18が“1”を出力すると切替スイッチ10が他機器9,12の出力部4,1 In the initial value setting device 8 of this embodiment, the control circuit 18 is "0" and outputs the select switch 10 is fed back connects the input portion 6 of the head and the exclusive OR 5, the control circuit 18 is "1 When you output the "output section 4,1 of the change-over switch 10 is other equipment 9,12
3に接続される入力部14と先頭の入力部6とを接続するようになっている。 Leading and input unit 14 connected to 3 and an input unit 6 is adapted to be connected.

【0028】このようにすることで、五段のLFSR1 [0028] In this way, LFSR1 five-stage
2が発生するビット列は連続する“0”が五個より少ないので、七段の乱数発生器9の各々には少なくとも一つの“1”が初期値として設定されることになり、乱数発生器9の初期値が全て“0”となることが機械的に防止されている。 Since the bit string 2 occurs less than the five pieces to "0" continuously, will be at least one "1" to each of the random number generator 9 seven stages is set as the initial value, the random number generator 9 initial value that all become "0" is mechanically prevented. さらに、このような初期値の設定が乱数発生器9を線形に接続したシフトレジスタ11に対して行なわれるので、分割した五個の乱数発生器9 1 〜9 5には各々異なる初期値が略同時に設定されることになる。 Further, since the setting of such initial value is performed with respect to the shift register 11 connected to the random number generator 9 linearly, each different initial values are approximately the five random numbers generator 9 to 93 5 divided It will be set at the same time.

【0029】なお、LFSR12が発生するビット列の内容もランダムであることが望ましく、このようなビット列の周期が乱数発生器9の段数の整数倍に等しいと乱数発生器9の初期値の周期が短くなるので、LFSR1 [0029] Incidentally, it is desirable the contents of the bit string LFSR12 occurs is random, the period of such default value of the bit string of the period random number generator 9 is equal to an integer multiple of the number of the random number generator 9 short since, LFSR1
2のビット列の周期が乱数発生器9の段数の整数倍とならないことが望ましい。 It is desirable that the period of the 2-bit sequence is not an integral multiple of the number of the random number generator 9. 例えば、所定のビット生成手段が出力するビット列の周期が“35”の場合は、順次接続された乱数発生器9が七段ならば五(=35÷7)個毎に同一のビットが入力されるので、五個より多数の乱数発生器9に異なる初期値を設定することはできないが、LF For example, if the period of the bit string output by the predetermined bit generation means is "35", is if sequentially connected random number generator 9 seventy-stage five (= 35 ÷ 7) pieces identical bits per input Runode, it is not possible to set a different initial value five pieces from multiple random number generator 9, LF
SR12が出力するビット列の周期が“36”の場合は、 If the period of the bit string SR12 outputs is "36",
順次接続された乱数発生器9が七段ならば三十六個まで同時に異なる初期値を設定することができる。 Sequentially connected random number generator 9 can be set at the same time different initial values ​​until the third sixteen if seven stages.

【0030】なお、上述のようにビット生成手段が発生するビット列は周期が長いことが望ましいので、図4に例示したように、ここでは五段のLFSR12が五次のM系列のビット列を出力するように形成されている。 [0030] Since the bit string bit generation means generates as described above cycle is long, it is desirable, as illustrated in FIG. 4, where LFSR12 five stage outputs a bit string of fifth-order M sequence It is formed so as to. そして、このようなLFSR12の原始多項式は、 f(x)=1+x 3 +x 5となっており、その漸化式は、 A t =A (t-3) +A (t-5) (mod2) となっている。 The primitive polynomial of such LFSR12 is a f (x) = 1 + x 3 + x 5, the recurrence formula is, A t = A (t- 3) + A (t-5) and (mod2) going on. また、このLFSR12のM系列のビット列は、図5に例示するような内容となっており、このようにして生成される乱数列は、図6に例示するような内容となっている。 The bit string of the M-sequence of this LFSR12 is a contents as illustrated in FIG. 5, the random number sequence generated in this manner has a content as illustrated in FIG. そして、このようなLFSR12の初期値を“31”として35個のビット列を発生させ、これを一個のシフトレジスタ11に入力した後に五個の七段の乱数発生器9 1 〜9 5に分割したとすると、図7に例示するように、各乱数発生器9 1 〜9 5には、“79",“37", Then, such LFSR12 initial value of "31" to generate a 35 bit sequence as, which was divided into five pieces seven-stage random number generator 91 to 93 5 after entering into one of the shift registers 11 When, as illustrated in FIG. 7, each random number generator 91 to 93 5, "79", "37",
“40",“55",“124"と各々異なった初期値が設定されることになる。 "40", "55", "124" with each different initial value is to be set.

【0031】ここで、本実施例の初期値設定装置8では、七段の乱数発生器9よりも段数が少ない五段のLF [0031] Here, the initial value setting device 8 of this embodiment, five stages stages is less than the random number generator 9 Seven stage LF
SR12で初期値を設定することで、ビット列内の連続する“0”が必然的に五つ以下となるようにして何れの乱数発生器9にも少なくとも一つの“1”が設定されるようにした。 By setting the initial value at SR12, consecutive in the bit string "0" is such that at least one "1" is set in any of the random number generator 9 as the following necessarily five did. しかし、これでは七段と五段との二種類のLFSRを用意する必要があり、五段のLFSR12は七段のLFSRに比してビット列の周期が短いので同時に初期値を設定可能な乱数発生器9の個数も少数である。 However, this need to have two types of LFSR with seven stages and five stages or five stages of LFSR12 simultaneously initial value can be set random number generation since the period of the bit string is shorter than the LFSR seven stages the number of vessel 9 is also a minority. そこで、図9に例示するように、このようなビット生成手段として七段のLFSR19を利用することも実施可能である。 Therefore, as illustrated in FIG. 9, it is also feasible to utilize LFSR19 seven stages as such bit generation means. このLFSR19は、リニアに順次接続された七個のレジスタ2 1 〜2 7の五段目の出力部3と末端の出力部4とを排他的論理和5を介して先頭の入力部6にフィードバック接続し、各レジスタ2に同一の基準クロック7を並列に接続した構造となっている。 This LFSR19 is fed back to the input section 6 of the top linear sequentially connected and seven pieces of register 2 1 to 2 7 five-stage output section 3 and the end of the output unit 4 via the exclusive OR 5 connect has a structure of connecting the same reference clock 7 in parallel to each register 2. ここで、このLFSR19はM系列ではなく、出力するビット列の周期は“93”となっている。 Wherein the LFSR19 is not a M-sequence, the period of the bit sequence output has become "93". そこで、このようなLFSR19に初期値として“64”を設定した場合、図10に例示するように、各乱数発生器9 1 〜9 5には、 Therefore, if you set the "64" as an initial value such LFSR19, as illustrated in FIG. 10, each random number generator 91 to 93 5,
“69",“107",“72",“66",“64"と各々異なった初期値が設定されることになる。 "69", "107", "72", "66", "64" with each different initial value is to be set.

【0032】つまり、上述のようにLFSRからなる乱数発生器9に初期値を設定するビット生成手段をLFS [0032] That is, the bit generating means for setting an initial value to the random number generator 9 comprising LFSR as mentioned above LFS
Rで形成する場合、このLFSRの段数が乱数発生器9 When forming by R, the number of stages of the LFSR random number generators 9
と同一でM系列ならば、最も多数の乱数発生器9に“0”以外の初期値を設定することができる。 If identical M sequence and can be set the highest number of the random number generator 9 "0" other than the initial value of. つまり、 That is,
請求項4記載の発明の実施例としては、初期値を設定する乱数発生器と同一の段数のM系列のLFSRでビット生成手段を形成することが最も好ましいので、図11に例示するように、乱数発生器9が七段ならば七次のM系列のビット列を生成するLFSR20でビット生成手段を形成することになる。 The embodiments of the invention described in claim 4, since it is most preferable to form the bit generation means LFSR M-sequence random number generators and the same number of setting an initial value, as illustrated in FIG. 11, random number generator 9 will form a bit generating means LFSR20 for generating a bit string of seventh order M sequence if seven stages. そして、このようなLFSR2 And, such LFSR2
0に初期値として“64”を設定した場合、図12に例示するように、各乱数発生器9 1 〜9 5には、“93",“51", 0 When set to "64" as an initial value, as illustrated in FIG. 12, each random number generator 91 to 93 5 '93 "," 51 ",
“42",“127",“64"と各々異なった初期値が設定されることになる。 "42", "127", "64" with each different initial value is to be set. そして、このようなLFSR20が出力するビット列は周期が“127”と長いので、極めて多数の乱数発生器9に同時に初期値を設定することができる。 Since such bit string LFSR20 outputs the period is long and the "127", it is possible to set the initial value at the same time a large number of random number generator 9.
ここで、このようにビット生成手段と乱数発生器とを段数が同一でM系列のLFSRで形成する場合、これらを同一のLFSRで形成して実質的にビット生成手段を省略することも実施可能である。 Here, in this way if the bit generator and a random number generator stages is formed with a LFSR M-sequence in the same, also feasible to omit the substantially bit generation means to form these in the same LFSR it is.

【0033】この場合、図13に例示するように、この初期値設定装置21では、先頭に位置するLFSR9 1 [0033] In this case, as illustrated in FIG. 13, in the initial value setting unit 21, located at the head LFSR9 1
は切替スイッチ10でフィードバック接続を維持することでビット生成手段を兼用した乱数発生器となり、このLFSR9以降の乱数発生器であるLFSR9 2 〜9 5は切替スイッチ10で順次線形に接続されてシフトレジスタ22を形成する。 Becomes a random number generator also serves as a bit generation means by maintaining feedback connection changeover switch 10, a random number generator of this LFSR9 after LFSR9 2 ~9 5 is connected to sequentially linearly changeover switch 10 shift register 22 to the formation. そこで、先頭のLFSR9 1に一つの“1”を設定し、連結されているLFSR9 2 〜9 5の全てにビットが入力されるまでクロック信号を入力する。 Therefore, to set one of "1" at the beginning of LFSR9 1, bit to all linked by being LFSR9 2 ~9 5 inputs the clock signal to be input. このようにして28個のクロック信号を入力した場合、図14に例示するように、LFSR9 1 〜9 5には、 If you enter a 28 clock signals in this manner, as illustrated in FIG. 14, the LFSR9 1 ~9 5 is
“48",“107",“69",“9",“1"と各々異なった初期値が設定されることになる。 "48", "107", "69", "9", "1" with each different initial value is to be set.

【0034】ここで、さらに多数の乱数発生器9に初期値を設定するためには、乱数発生器9よりも段数が多いLFSRでビット生成手段を形成することが考えられるが、この場合はビット生成手段が出力するビット列の連続する“0”の個数が乱数発生器9の段数より多くなって初期値として“0”が設定される懸念がある。 [0034] Here, in order to set an initial value further to a number of the random number generator 9, it is conceivable to form the bit generator at stages is larger LFSR than the random number generator 9, in this case bit there is concern that the number of successive "0" of the bit string generating means outputs becomes larger than the number of stages of the random number generator 9 is "0" as an initial value is set. そこで、このような課題を解決した初期値設定装置として、 Therefore, the initial value setting device which solves such problems,
請求項1,2,5及び6記載の発明の実施例を図15及び図16に基づいて説明する。 The embodiment of the present invention defined in claim 1, 2, 5 and 6 described will be described with reference to FIGS. 15 and 16. まず、この初期値設定装置23では、図15に例示するように、七段のLFSR First, in the initial value setting device 23, as illustrated in FIG. 15, seven-stage LFSR
からなる五個の乱数発生器9 1 〜9 5を切替スイッチ10 Switching five random numbers generator 9 to 93 5 to a switch 10
で順次接続して一個のシフトレジスタ11を形成し、このシフトレジスタ11の先頭部に切替スイッチ10でビット生成手段である八段のLFSR24が接続されている。 Sequentially forming a single shift register 11 connected in, LFSR 24 eight-stage is a bit generating means changeover switch 10 is connected to the head portion of the shift register 11. ここで、このLFSR24とシフトレジスタ11との間には切替スイッチ10と同一構造の切替スイッチ2 Here, the changeover switch 2 of the same structure as the selector switch 10 between this LFSR24 the shift register 11
5が設けられており、この切替スイッチ25の制御入力に出力端子が接続された論理積回路26の入力端子は、 5 is provided, the input terminal of the AND circuit 26 whose output terminal is connected to the control input of the changeover switch 25,
連結制御回路27と論理和回路28の出力端子とに接続されている。 It is connected to the output terminal of the coupling control circuit 27 and the OR circuit 28. そして、この論理和回路28の七つの入力端子が前記LFSR24の二段目から八段目のレジスタ2の出力部に接続されており、このLFSR24の基準クロック29と前記論理和回路28の出力端子とが入力端子に接続された論理積回路30の出力端子が乱数発生器9からなるシフトレジスタ11の基準クロックとなっている。 Then, the seven input terminals of the OR circuit 28 is connected to an output of the register 2 eight stage from the second stage of the LFSR 24, the output terminal of the reference clock 29 of the LFSR 24 the OR circuit 28 DOO output terminal of the aND circuit 30 connected to the input terminal has become a reference clock of the shift register 11 consisting of a random number generator 9. このようにすることで、前記回路手段25〜3 In this way, the circuit means 25-3
0により、前記LFSR24からシフトレジスタ11に伝送されるビット列内の“0”が七個以上連続しているとビット列の伝送を中止する設定不良防止手段31が形成されている。 The 0, setting failure prevention means 31 to stop the transmission of consecutive and the bit string "0" seventy or more in the bit string to be transmitted from the LFSR24 the shift register 11 is formed.

【0035】このような構成において、この初期値設定装置23では、図16のフローチャートに例示するように、最初にLFSR24に所定の初期値を設定し、切替スイッチ10で五個の七段の乱数発生器9のフィードバック接続を解除すると共に先頭の入力部14と末端の出力部4とを順次接続して一個のシフトレジスタ11を形成し、このシフトレジスタ11の先頭の入力部14に切替スイッチ10でLFSR24の出力部を接続する。 [0035] In such a configuration, in the initial value setting device 23, as illustrated in the flowchart of FIG. 16, a random number of first sets a predetermined initial value to the LFSR 24, five pieces seven stages in the changeover switch 10 forming a single shift register 11 sequentially connecting the top of the input unit 14 and the terminal of the output unit 4 as well as releases the feedback connection of generator 9, the changeover switch 10 to the input unit 14 the head of the shift register 11 in connecting the output of the LFSR 24. そこで、この状態でLFSR24とシフトレジスタ11とに基準クロック29がクロック信号を出力することで、 Therefore, when the reference clock 29 outputs a clock signal to the LFSR24 the shift register 11 in this state,
このクロック信号に従って八段のLFSR24が出力するビット列によって五個の乱数発生器9にビットが設定されることになる。 Bit five random numbers generator 9 by a bit string LFSR24 outputs eight stages is to be set in accordance with the clock signal.

【0036】この時、この初期値設定装置23では、L [0036] At this time, in the initial value setting device 23, L
FSR24が出力するビット列の上位七段が全て“0” The top seven stages all of the bit string FSR24 outputs "0"
の場合のみ論理和回路28の出力が“0”となり、これが入力する論理積回路26,30の出力も“0”となる。 If only the output is "0" next to the OR circuit 28, the output of the AND circuit 26, 30 which enters a "0". すると、この出力によって切替スイッチ25の接続状態が解除されてシフトレジスタ11へのビット列の入力が停止し、さらにシフトレジスタ11へのクロック信号の入力も停止されてビット列の伝送が中断される。 Then, it is released connection state of the changeover switch 25 input bit string is stopped to the shift register 11 by the output, the transmission bit sequence is interrupted is also stopped further input of the clock signal to the shift register 11. そして、このような状態でもLFSR24にはクロック信号が入力されてビット列の回送が行なわれるので、このLFSR24が出力するビット列の上位七段に一つでも“1”が内包されると論理和回路28と論理積回路2 Since such forward the clock signal is input bit sequence to LFSR24 even state is performed, when one in even "1" is included in the upper seven stages of the bit string the LFSR24 outputs the OR circuit 28 a logical product circuit 2
6,30との出力が“1”となる。 The output of the 6, 30 is set to "1". すると、切替スイッチ25の接続状態が回復してシフトレジスタ11へのビット列の入力が再開され、さらにシフトレジスタ11へのクロック信号の入力も開始されてビット列の伝送が再開される。 Then, the input bit string to the shift register 11 to recover the connection state of the changeover switch 25 is resumed, the transmission bit sequence is restarted been initiated further clock signal to the shift register 11 inputs.

【0037】そして、この初期値設定装置23では、L [0037] Then, in the initial value setting device 23, L
FSR24からシフトレジスタ11にビット列を伝送する毎にカウントを行ない、このカウント値Kが、 K≧{n×(m−1)+1}=29 となると初期値の設定作業を完了して切替スイッチ1 Performs a counting each time to transmit the bit string in the shift register 11 from FSR24, the count value K is, K ≧ {n × (m-1) +1} = 29 when it comes to the changeover switch 1 to complete configuration tasks of the initial value
0,25による接続を解除することで、一個のシフトレジスタ11から五個の七段の乱数発生器9を形成する。 By releasing the connection by 0,25, to form a random number generator 9 five pieces seven stages from one of the shift register 11.

【0038】このようにすることで、この初期値設定装置23では、乱数発生器9よりも段数が多いLFSR2 [0038] In this way, in the initial value setting device 23, the number of stages than the random number generator 9 is large LFSR2
4でビット生成手段を形成しても、乱数発生器9に初期値として“0”が設定されることがないので、極めて多数の乱数発生器9に“0”以外の各々異なる初期値を略同時に設定することができる。 Be formed bit generation means 4, since it will not be set "0" as an initial value to the random number generator 9, a substantially large number of the random number generator 9 other than "0" each different initial value it can be set at the same time.

【0039】 [0039]

【発明の効果】請求項1記載の発明は、リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、前記排他的論理和から前記先頭の入力部に至る前記フィードバック接続を着脱自在に解除すると共に他機器の出力部に着脱自在な入力部を形成する連結制御手段を前記リニアフィードバックシフトレジスタに一体に形成したことにより、m個のリニアフィードバックシフトレジスタを連結制御手段で順次接続することでm×n段の以降のシフトレジスタを形成することができ、このようなシフトレジスタにビット列を入力してから連結制御手段の接続状態を解除することで、各々異なる初期値が設 Effects of the Invention Claim 1 the described invention, the predetermined plurality of outputs of the sequential connected n registers linearly are n stages of feedback connection to the input of the first through the exclusive-OR in the random number generator comprising a linear feedback shift register, the connection control to form a freely input unit detachable to the output of the other devices as well as releasing the feedback connections extending from said exclusive OR input of the first detachably by means formed integrally with the linear feedback shift register, it is possible to form a subsequent shift register of m × n stages by successively connecting by controlling the connection unit of m linear feedback shift register, thus a bit sequence in the shift register at enter releasing the connected state of the connection control unit from the respectively different initial value setting された複数個のリニアフィードバックシフトレジスタを得ることができる等の効果を有するものである。 Those having an effect such as can be obtained a plurality of linear feedback shift register that is.

【0040】請求項2記載の発明は、リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、m個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を着脱自在に解除すると共に先頭の入力部と末端の出力部とを着脱自在に順次接続して一個のm×n段のシフトレジスタを形成する連結制御手段を設け、この連結制御手段の接続で形成されたm×n段の前記シフトレジスタの先頭の入力部に前記連結制御手段で着脱自在に接続されてビット列を伝送するビット生成手段を設けたことにより、このビット生成手段でビット列を入力したシフトレジスタの連結制御手段の接続状 The claimed invention of claim 2, wherein sequentially connected n registers of a predetermined plurality of output portions are linear feedback n stages of feedback connection to the input of the first through the exclusive OR linearly in the random number generator comprising a shift register, m number of n stages the linear feedback shift register feedback connecting detachably the head of the input section and the terminal as well as release output unit and a detachably connected sequentially to one and the the connection control means for forming a shift register of m × n stages provided, the detachably connected by the connection control means to the input of the beginning of the shift register of m × n stages which are formed by the connection of the connection control means by providing the bit generating means for transmitting the bit string Te, connection like connection control means of a shift register which inputs the bit string in the bit generating means 態を解除することで、各々異なる初期値が設定された複数個のリニアフィードバックシフトレジスタを得ることができる等の効果を有するものである。 By releasing the state and has the effect of such can be obtained a plurality of linear feedback shift registers, each different initial values ​​are set.

【0041】請求項3記載の発明は、請求項2記載の発明において、レジスタの個数がn個以下のリニアフィードバックシフトレジスタでビット生成手段を設けたことにより、全てのリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる等の効果を有するものである。 [0041] According to a third aspect, the invention described in claim 2, by the number of registers provided bit generation means n or less linear feedback shift register, "0 to all the linear feedback shift register those having an effect, such as it is possible to set the initial value other than ".

【0042】請求項4記載の発明は、請求項2記載の発明において、n次のM系列のビット列を出力するリニアフィードバックシフトレジスタでビット生成手段を設けたことにより、多数のリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる等の効果を有するものである。 The invention described in claim 4 is the invention of claim 2, wherein, by providing the bit generator in the linear feedback shift register which outputs a bit string of n-order M sequence, to a number of linear feedback shift register those having an effect, such as it is possible to set the initial value other than "0".

【0043】請求項5記載の発明は、請求項2記載の発明において、レジスタの個数がn個より多いリニアフィードバックシフトレジスタでビット生成手段を設け、このビット生成手段からm×n段のシフトレジスタに伝送されるビット列内の“0”がn個以上連続しているとビット列の伝送を中止する設定不良防止手段を設けたことにより、極めて多数のリニアフィードバックシフトレジスタに“0”以外の初期値を設定することができる等の効果を有するものである。 [0043] According to a fifth aspect, in the invention described in claim 2, the number of registers is a bit generation means is provided with n number more than the linear feedback shift register, the shift register of m × n stages from the bit generator by "0" in the bit string to be transmitted is provided with a setting defect preventing means to stop the transmission of the bit string the contiguous n or more, the very large number of linear feedback shift registers "0" other than the initial value of those having an effect such as can be set.

【0044】請求項6記載の発明は、リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、連結制御手段でm個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を解除すると共に先頭の入力部と末端の出力部とを順次接続して一個のm×n段のシフトレジスタを形成し、 The claimed invention of claim 6, wherein sequentially connected n registers of a predetermined plurality of output portions are linear feedback n stages of feedback connection to the input of the first through the exclusive OR linearly in the random number generator comprising a shift register, one of the m × sequentially connecting the output of the head of the input section and the terminal together with releasing the feedback connection of the linear feedback shift register of m n stages in the connection control means forming a n-stage shift register,
このm×n段のシフトレジスタの先頭の入力部に連結制御手段で接続したビット生成手段から連続する“0”がn個より少ないビット列を入力し、このビット列の入力後に連結制御手段による接続を解除して一個のm×n段の前記リニアフィードバックシフトレジスタからm個のn段の前記リニアフィードバックシフトレジスタを形成するようにしたことにより、各々異なる初期値が設定された複数個のリニアフィードバックシフトレジスタを得ることができる等の効果を有するものである。 The m × n successive bits generation means connected with the connection control unit to the input of the first stage of the shift register "0" is entered fewer bit sequence from the n, the connection by the connection control unit after the input of the bit sequence the linear feedback shift register by which is adapted to form said linear feedback shift register of the m n stages, each different initial values ​​a plurality of linear feedback shift are set in one of the m × n stages to release those having an effect such as can be obtained register.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】請求項1〜3及び6記載の発明の実施例を示すブロック図である。 1 is a block diagram showing an embodiment of the present invention defined in claim 1 to 3 and 6 wherein.

【図2】乱数発生器を示すブロック図である。 2 is a block diagram showing a random number generator.

【図3】連結制御手段である切替スイッチを示す回路図である。 3 is a circuit diagram showing the changeover switch is a connection control means.

【図4】ビット生成手段であるLFSRを示すブロック図である。 4 is a block diagram showing an LFSR is a bit generating means.

【図5】M系列のビット列を示す概念説明図である。 5 is a conceptual diagram illustrating a bit sequence of M-sequence.

【図6】乱数列を示す概念説明図である。 6 is a conceptual diagram showing a random number sequence.

【図7】乱数発生器の初期値の設定状態を示す概念説明図である。 7 is a conceptual diagram showing a setting state of the initial value of the random number generator.

【図8】初期値の設定手順を示すフローチャートである。 8 is a flowchart showing a procedure for setting the initial value.

【図9】ビット生成手段であるLFSRの変形例を示すブロック図である。 9 is a block diagram showing a modification of the LFSR is a bit generating means.

【図10】乱数発生器の初期値の設定状態を示す概念説明図である。 10 is a conceptual explanatory diagram showing the setting state of the initial value of the random number generator.

【図11】請求項4記載の発明の実施例を示すブロック図である。 11 is a block diagram showing an embodiment of the present invention defined in claim 4, wherein.

【図12】乱数発生器の初期値の設定状態を示す概念説明図である。 12 is a conceptual explanatory diagram showing the setting state of the initial value of the random number generator.

【図13】変形例を示すブロック図である。 13 is a block diagram showing a modified example.

【図14】乱数発生器の初期値の設定状態を示す概念説明図である。 14 is a conceptual explanatory diagram showing the setting state of the initial value of the random number generator.

【図15】請求項1,2,5及び6記載の発明の実施例を示すブロック図である。 15 is a block diagram showing an embodiment of the present invention defined in claim 1, 2, 5, and 6, wherein.

【図16】初期値の設定手順を示すフローチャートである。 16 is a flowchart showing a procedure for setting the initial value.

【図17】従来例を示すブロック図である。 17 is a block diagram showing a conventional example.

【図18】M系列のビット列を示す概念説明図である。 18 is a conceptual diagram illustrating a bit sequence of M-sequence.

【図19】乱数発生器の初期値の設定状態を示す概念説明図である。 19 is a conceptual explanatory diagram showing the setting state of the initial value of the random number generator.

【符号の説明】 2 レジスタ 3,4,13 出力部 5 排他的論理和 6,14 入力部 8,21,23 初期値設定装置 9 乱数発生器 9,12 他機器 9,12,19,20,24 リニアフィードバックシフトレジスタ 9 1 ,12,19,20,24 ビット生成手段 10 連結制御手段 11,22 シフトレジスタ 31 設定不良防止手段 [EXPLANATION OF SYMBOLS] 2 registers 3, 4, 13 output unit 5 XOR 6,14 input unit 8,21,23 initial value setting device 9 random number generator 9, 12 other devices 9,12,19,20, 24 linear feedback shift register 9 1, 12,19,20,24 bit generating means 10 for controlling the connection means 11, 22 shift register 31 sets defect preventing means

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、前記排他的論理和から前記先頭の入力部に至る前記フィードバック接続を着脱自在に解除すると共に他機器の出力部に着脱自在な入力部を形成する連結制御手段を前記リニアフィードバックシフトレジスタに一体に形成したことを特徴とする乱数発生器。 1. A random number predetermined plurality of outputs of the sequential connected n registers linearly consists linear feedback shift register of n stages which are fed back connected to the input of the first through the exclusive OR generation in vessels, the connection control means for forming a freely input unit detachable to the output of the other devices as well as releasing the feedback connections extending from said exclusive OR input of the first detachably to the linear feedback shift register random number generator, characterized in that formed integrally.
  2. 【請求項2】 リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、m 2. A random number a predetermined plurality of output portions of successively connected n registers linearly consists linear feedback shift register of n stages which are fed back connected to the input of the first through the exclusive OR generation in vessels, m
    個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を着脱自在に解除すると共に先頭の入力部と末端の出力部とを着脱自在に順次接続して一個のm×n段のシフトレジスタを形成する連結制御手段を設け、この連結制御手段の接続で形成されたm×n段の前記シフトレジスタの先頭の入力部に前記連結制御手段で着脱自在に接続されてビット列を伝送するビット生成手段を設けたことを特徴とする乱数発生器の初期値設定装置。 And detachably sequentially connecting the output of the head of the input section and the terminal together detachably releases the number of feedback connections of the linear feedback shift register of n stages to form a shift register of one of the m × n stages the connection control means is provided, provided the bit generation means for transmitting a freely connected to the bit string releasably in the connection control unit to the input of the beginning of the shift register of m × n stages which are formed by the connection of the connection control means initial value setting device of the random number generator, characterized in that the.
  3. 【請求項3】 レジスタの個数がn個以下のリニアフィードバックシフトレジスタでビット生成手段を設けたことを特徴とする請求項2記載の乱数発生器の初期値設定装置。 3. A register number is n or less linear feedback shift register initial value setting device of the random number generator according to claim 2, characterized in that a bit generating means.
  4. 【請求項4】 n次のM系列のビット列を出力するリニアフィードバックシフトレジスタでビット生成手段を設けたことを特徴とする請求項2記載の乱数発生器の初期値設定装置。 4. n-th random number generator initial value setting device according to claim 2, characterized in that a bit generating means in a linear feedback shift register which outputs a bit string of M-sequence.
  5. 【請求項5】 レジスタの個数がn個より多いリニアフィードバックシフトレジスタでビット生成手段を設け、 5. The bit generation means provided the number of registers in many linear feedback shift register of n pieces,
    このビット生成手段からm×n段のシフトレジスタに伝送されるビット列内の“0”がn個以上連続しているとビット列の伝送を中止する設定不良防止手段を設けたことを特徴とする請求項2記載の乱数発生器の初期値設定装置。 Claims, characterized in that "0" in the bit string to be transmitted from the bit generator in the shift register of the m × n stages provided with setting defect preventing means to stop the transmission of the bit string the contiguous least n random number generator initial value setting device of claim 2 wherein.
  6. 【請求項6】 リニアに順次接続されたn個のレジスタの所定の複数の出力部が排他的論理和を介して先頭の入力部にフィードバック接続されたn段のリニアフィードバックシフトレジスタからなる乱数発生器において、連結制御手段でm個のn段の前記リニアフィードバックシフトレジスタのフィードバック接続を解除すると共に先頭の入力部と末端の出力部とを順次接続して一個のm× 6. A random number a predetermined plurality of output portions of successively connected n registers linearly consists linear feedback shift register of n stages which are fed back connected to the input of the first through the exclusive OR generation in vessels, one of m × sequentially connecting the output of the head of the input section and the terminal together with releasing the feedback connection of the linear feedback shift register of m n stages in the connection control means
    n段のシフトレジスタを形成し、このm×n段のシフトレジスタの先頭の入力部に連結制御手段で接続したビット生成手段から連続する“0”がn個より少ないビット列を入力し、このビット列の入力後に連結制御手段による接続を解除して一個のm×n段の前記リニアフィードバックシフトレジスタからm個のn段の前記リニアフィードバックシフトレジスタを形成するようにしたことを特徴とする乱数発生器の初期値設定方法。 Forming a n-stage shift register, inputs a bit string consecutive "0" is fewer than n bits generating means connected with the connection control unit to the input of the first shift register of the m × n stages, the bit sequence random number generator, characterized in that to release the connection by the connection control unit after the input from the linear feedback shift register of one of the m × n stages and to form the linear feedback shift register of the m n stages of the initial value setting method.
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