JPH05175506A - Thin film transistor and manufacture thereof - Google Patents

Thin film transistor and manufacture thereof

Info

Publication number
JPH05175506A
JPH05175506A JP34426991A JP34426991A JPH05175506A JP H05175506 A JPH05175506 A JP H05175506A JP 34426991 A JP34426991 A JP 34426991A JP 34426991 A JP34426991 A JP 34426991A JP H05175506 A JPH05175506 A JP H05175506A
Authority
JP
Japan
Prior art keywords
film
insulator
substrate
island
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP34426991A
Other languages
Japanese (ja)
Other versions
JP2698724B2 (en
Inventor
Tatsuo Morita
Keiji Tarui
Shuhei Tsuchimoto
修平 土本
敬次 垂井
達夫 森田
Original Assignee
Sharp Corp
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp, シャープ株式会社 filed Critical Sharp Corp
Priority to JP3344269A priority Critical patent/JP2698724B2/en
Priority claimed from DE69229314T external-priority patent/DE69229314T2/en
Publication of JPH05175506A publication Critical patent/JPH05175506A/en
Application granted granted Critical
Publication of JP2698724B2 publication Critical patent/JP2698724B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Abstract

PURPOSE:To obtain a thin film transistor having a high-mobility characteristic by causing a first insulating substance to have a film of an oxygen-containing silicon compound on the side of a substrate and a semiconductor layer, and have a film of a nitrogen-containing silicon compound. CONSTITUTION:An SiN film 2 and an SiO2 film 3 are formed on the surface of a glass substrate 1 successively, and a amorphous Si film is formed on the film 3 and annealed to make a polycrystal Si film 4. Then an SiO2 film 5 to be a gate insulating film is formed, and a polycrystal Si film is laminated. And an islandlike pattern is produced by the etching processing of the three- layer film. Next an SiN film 7 is formed on the whole surface of the substrate, and only parts on the lateral walls of the islandlike pattern are left unremoved by anisotropic etching. Then a polycrystal Si film is formed and a resist pattern is formed. And a gate electrode 6 is made by etching a lower-layer gate electrode 6a and an upper-layer gate electrode 6b simultaneously. And ions are implanted into the whole surface, and activating annealing is performed to lower the resistance of the polycrystal Si film. Besides contact holes and an interlayer insulating film 8 are formed, and a thin film transistor with high mobility can be obtained.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ディスプレイデバイスやイメージセンサ等に使用できる薄膜トランジスタ及びその製造方法に関するものである。 The present invention relates to relates to a thin film transistor and a manufacturing method thereof can be used in a display device or an image sensor or the like.

【0002】 [0002]

【従来の技術】液晶ディスプレイデバイスやイメージセンサ等の駆動に用いる薄膜トランジスタは、従来のIC A thin film transistor used for the driver of the Prior Art, such as a liquid crystal display device or image sensor, the conventional IC
プロセスと同じプロセスで作製されていた。 It had been manufactured in the same process as the process. 従来のIC Conventional IC
プロセスは結晶化、絶縁膜の形成及び不純物の活性化を1000°C近い高温で行う必要があり、透光性基板を必要とする時には基板材料が石英基板に限定されてしまい大面積化が困難であった。 The process crystallization, must be made in form and high temperature activating near 1000 ° C of the impurity of the insulating film, difficulties have a large area would substrate material is limited to a quartz substrate when requiring a light-transmitting substrate Met.

【0003】近年、プロセスの低温化の方法が提案され、非晶質膜あるいは多結晶膜を出発材料とし、低温固相成長、レーザアニール等で結晶化させる方法が検討されている。 Recently, a method of lowering the process is proposed, the amorphous film or polycrystalline film as a starting material, cold solid-phase growth method for crystallizing have been investigated by laser annealing or the like.

【0004】ところで、薄膜トランジスタは一般に電界効果型トランジスタであるために、その特性はゲート絶縁層とチャネルとなる多結晶Si膜の界面状態に非常に大きく影響される。 Meanwhile, thin film transistor for generally a field effect transistor, its characteristics are very greatly affected by the surface state of the polycrystalline Si film serving as the gate insulating layer and the channel. このため、従来の高温プロセスでは熱酸化法により、ゲート絶縁層とチャネルの界面をチャネル層内部に作り込み、界面状態を良好に保っている。 Therefore, in the conventional high-temperature processes by thermal oxidation, of building the interface between the gate insulating layer and the channel within the channel layer, and good keeping the interface states.
これに対し、低温プロセスでは、ゲート絶縁層も低温で形成する必要があるため上記の熱酸化法は使えない。 In contrast, in the low temperature process, a thermal oxidation method described above for the gate insulating layer must also be formed at a low temperature can not be used. そのため、多結晶Si膜を所定の形状に加工した後、弗酸等を用いて表面の清浄化処理を行い、その後スパッタ、 Therefore, after processing the polycrystalline Si film into a predetermined shape, subjected to cleaning treatment of the surface with hydrofluoric acid or the like, then sputtering,
あるいは、CVD法等を用いてゲート絶縁膜を形成する方法が採られているが、界面準位密度の十分な低減には至っていない。 Alternatively, a method of forming a gate insulating film by a CVD method or the like is adopted, not yet to a sufficient reduction in interface state density.

【0005】そこで、多結晶Si膜を成膜した後、大気に晒さずゲート絶縁膜を連続して成膜する方法が提案されている。 [0005] Therefore, after forming a polycrystalline Si film, a method of forming successively a gate insulating film not exposed to the air is proposed.

【0006】また、ガラス基板の使用できる低温プロセスにおいては、大面積化、低価格化等が最大の長所となるが、反面、ガラス基板中に含まれる不純物が薄膜トランジスタの特性を大幅に低下させてしまうことがある。 [0006] In the low-temperature process that can be used a glass substrate, a large area, but low cost and the like is of greatest advantage, contrary, impurities contained in the glass substrate is significantly reduced the characteristics of a thin film transistor it may be put away.
そこで、従来、例えば特開昭58−52874号公報等に示されるようにガラス基板上に窒化シリコン(SiN Therefore, conventionally, for example, silicon nitride on the glass substrate as shown in JP 58-52874 Patent Publication (SiN
Z )膜を形成することにより上述のようなガラス基板中の不純物イオンの影響を抑制し、トランジスタ特性の悪化を防止していた。 By forming a Z) film suppressing the influence of the impurity ions in the glass substrate as described above, it was prevent deterioration of the transistor characteristics.

【0007】 [0007]

【発明が解決しようとする課題】低温プロセスによる薄膜トランジスタの特性向上を図るためには多結晶Si膜とゲート絶縁膜の界面状態を改善することが不可欠である。 In order to thin film transistor characteristics improve by low-temperature process [0005] is essential to improve the interface state of the polycrystalline Si film and the gate insulating film. このため、多結晶Si膜の形成後、大気に晒さず連続してゲート絶縁層の形成を行うことが理想である。 Therefore, after the formation of the polycrystalline Si film, is possible to form the continuously gate insulating layer not exposed to the atmosphere is ideal. しかしながらこの方法においては、ゲート絶縁膜および多結晶Si膜を所定の形状に加工したときに多結晶Si膜側面が露出するため、その後、ゲート電極を形成したときにゲート電極と露出した多結晶Si膜の側壁が接し、 However, in this method, in order to expose the polycrystalline Si film side when processing the gate insulating film and the polycrystalline Si film into a predetermined shape, then, the polycrystalline Si was exposed and the gate electrode when forming the gate electrode the side wall of the film is in contact,
漏れ電流が増大することになる。 So that the leakage current is increased.

【0008】したがって、ゲート電極形成前に多結晶S Accordingly, polycrystalline S before the gate electrode formation
i膜の側壁を絶縁体で覆う必要があり、図13に示すような構成にする必要がある。 The side wall of the i layer should be covered with an insulator, it is necessary to structure as shown in FIG. 13. しかしながら、ゲート絶縁層5に通常よく用いられるSiO 2膜を用いたときには、多結晶Si膜4の側壁を覆う絶縁膜11はSiO 2 However, when using the SiO 2 film to be normally often used in the gate insulating layer 5, insulating film 11 covering the side walls of the polycrystalline Si film 4 SiO 2
膜と選択的にエッチング加工できることが必要条件となる。 A prerequisite to be able to selectively etched with the membrane.

【0009】もし、多結晶Si側壁を覆う絶縁膜11にゲート絶縁膜5と同じSiO 2膜、あるいは、SiO 2とエッチングの選択比の小さいSiN膜等を用いようとした場合、エッチング加工の際に、エッチング時間を厳密に管理しない限り同時にゲート絶縁膜をもエッチングしてしまうことになる。 [0009] If, polycrystalline Si side wall insulating film covering 11 to the gate insulating film 5 and the same SiO 2 film or, when the attempt to use a small SiN film or the like having SiO 2 etching selection ratio, during etching , even so that etches simultaneously the gate insulating film unless strictly manage the etching time. 通常、SiO 2膜とエッチング選択性の有る絶縁膜として、SiO 2にPをドープしたP Usually, the SiO 2 film and the etch selectivity of certain insulating film, doped with P to a SiO 2 P
SGが知られており、Pのドープ量が多いほど選択性が高いとされている。 SG are known, there is a highly selective about doping amount of P is large.

【0010】但し、多結晶Si膜側壁をPSGで覆った場合には、PSGから多結晶Si膜側にPが拡散しトランジスタ特性に悪影響を及ぼしてしまう恐れがある。 [0010] However, in the case where the polycrystalline Si film side wall is covered with PSG, there is a possibility that P from PSG to the polycrystalline Si film side adversely affects diffused transistor characteristics.

【0011】また、パターンの側壁に絶縁膜等を形成する方法としては、基板全面に絶縁膜を成膜したあと、異方性エッチングすることでパターンの段差部のみに絶縁膜を残存させるといった方法が採られることがあるが、 Further, methods such as a method of forming a sidewall insulating film and the like of the pattern, after forming an insulating film on the entire surface of the substrate, to leave the insulating film only on the stepped portions of the pattern by anisotropically etching Although there are that are taken,
異方性エッチングの際のエッチング時間の管理が出来ないとと残存する絶縁膜の量を制御することが出来ない。 Can not control the amount of insulating film remaining with the can not manage the etching time in the anisotropic etching.

【0012】エッチング時間の管理方法としては、エッチングしようとする材料のエッチング速度のデータを元に、その材料の膜厚からエッチング時間を算出するといった方法が最も簡単に行えるが、エッチングの再現性がよほど良くないと残存させる量を制御することは難しい。 [0012] As administration methods of the etching time, based on the data of the etching rate of the material to be etched, but allows way most simple as to calculate the etching time from the thickness of the material, the reproducibility of the etching it is difficult to control the amount to be left with no compelling good.

【0013】また、ガラス基板上にSiN Zの被膜を形成した場合にはガラス基板中の不純物イオンの拡散が防止されるため、ガラス基板との十分な密着性を得ることができずに素子作製に支障をきたしていた。 Further, since the diffusion of the impurity ions in the glass substrate is prevented in the case of forming a film of SiN Z on a glass substrate, element fabricated can not be obtained a sufficient adhesion between the glass substrate I was disturbed to. さらに、S In addition, S
iN膜直上に多結晶Si膜を形成しようとした場合、多結晶Si膜の結晶粒は十分な大きさには成長せず、トランジスタ特性として高い移動度を得ることはできなかった。 When forming a polycrystalline Si film iN film directly, the crystal grains of the polycrystalline Si film is not grown large enough, it was not possible to obtain high mobility as the transistor characteristics.

【0014】本発明は上記のような問題点に鑑みてなされたものであり、ガラス基板からの不純物の影響を抑え、ガラス基板上に形成した絶縁膜が剥がれ落ちることがなく、移動度の高いトランジスタ特性を得ること、更には、多結晶Si膜とゲート絶縁膜を連続して形成する方法において、多結晶Si膜を所定の形状に加工した後、多結晶Si膜、及びゲート絶縁膜に悪影響を与えることなく多結晶Si膜側壁に容易にかつ、再現性よく絶縁体を形成できるようにすることを目的とする。 [0014] The present invention has been made in view of the above problems, suppress the influence of impurities from the glass substrate, without flaking off the insulating film formed on a glass substrate, high mobility to obtain the transistor characteristics, and further, a method of continuously forming a polycrystalline Si film and the gate insulating film, after processing the polycrystalline Si film into a predetermined shape, the polycrystalline Si film, and adverse effect on the gate insulating film easily and the polycrystalline Si film sidewall without giving, and an object thereof is to allow forming a good reproducibility insulator.

【0015】 [0015]

【課題を解決するための手段】本発明の薄膜トランジスタは絶縁性基板と、該基板上に設けた第1の絶縁体と、 Means for Solving the Problems The thin film transistor of the present invention is an insulating substrate, a first insulating body provided on the substrate,
該第1の絶縁体上に半導体層、ゲート絶縁膜、下層ゲート電極が順次積層された後島状にパターニングされてなる積層膜の島状パターンと、該積層膜の島状パターンの側壁に設けた第2の絶縁体と、前記第1の絶縁体と前記積層膜の島状パターン上に設けた上層ゲート電極とを有する薄膜トランジスタであって、前記第1の絶縁体が酸素を含む珪素化合物からなる膜を基板側に有し、かつ少なくとも、窒素を含む珪素化合物からなる膜を有することを特徴とする。 Semiconductor layer on the first insulator, a gate insulating film, an island-shaped pattern of the laminated film is lower gate electrode formed by patterning into an island shape is successively laminated and formed in the side wall of the island pattern of the laminated film a second insulator, a thin film transistor having a top gate electrode provided on the island-like pattern of the first insulating member and the laminate film, the first insulator is made of silicon compound containing oxygen It is having a film on the substrate side, and at least, characterized by having a film made of a silicon compound containing nitrogen.

【0016】また、本発明の薄膜トランジスタは、絶縁性基板と、該基板上に設けた第1の絶縁体と、該第1の絶縁体上に半導体層、ゲート絶縁膜、下層ゲート電極が順次積層された後島状にパターニングされてなる積層膜の島状パターンと、該積層膜の島状パターンの側壁に設けた第2の絶縁体と、前記第1の絶縁体と前記積層膜の島状パターン上に設けた上層ゲート電極とを有する薄膜トランジスタであって、前記第1の絶縁体が酸素を含む珪素化合物からなる膜を半導体層側に有し、かつ少なくとも、窒素を含む珪素化合物からなる膜を有することを特徴とする。 Further, the thin film transistor of the present invention, an insulating substrate, a first insulating body provided on the substrate, a semiconductor layer on the first insulator, a gate insulating film, laminating the lower gate electrode are sequentially and the island-shaped pattern of the patterned formed by laminated film into an island shape after being, a second insulator provided on the side wall of the island pattern of the laminated film, island-like pattern of the first insulating member and the laminate film a thin film transistor having a top gate electrode provided above, having a film in which the first insulator is made of silicon compound containing oxygen in the semiconductor layer side, and at least, a film made of a silicon compound containing nitrogen characterized in that it has.

【0017】さらに、本発明の薄膜トランジスタの製造方法は、絶縁性基板上に基板側と基板と反対側とで材料が異なる第1の絶縁体を形成する工程と、該第1の絶縁体の上に半導体層、ゲート絶縁膜、及び下層ゲート電極用薄膜を順次成膜して積層膜を形成する工程と、前記積層膜の薄膜トランジスタ形成部分以外を除去することで前記積層膜の島状パターンを形成する工程と、前記島状パターンの側壁に第2の絶縁体を形成する工程と、上層ゲート電極用薄膜を成膜する工程と、同一レジストパターンを用いた前記上層及び下層ゲート電極用薄膜のエッチングによりゲート電極に形成する工程とをもつことを特徴とする。 Furthermore, the method of manufacturing the thin film transistor of the present invention includes a substrate side and the substrate on an insulating substrate comprising the steps of material between the opposite side to form a different first insulator on the first insulator forming a semiconductor layer, a gate insulating film, and a step of forming successively deposited by laminating film a thin film for the lower gate electrode, an island-shaped pattern of the multilayer film by removing the non-thin-film transistor forming part of said laminated film step and a step of forming a second insulator on sidewalls of the island-like pattern, a step of forming a thin film for the upper gate electrode, the etching of the thin film for the upper and lower gate electrodes using the same resist pattern It characterized by having a step of forming a gate electrode by.

【0018】 [0018]

【作用】上記のように本発明では、ガラス基板上に形成される第1の絶縁体中にSiN According to the present invention as described above, SiN in the first insulator is formed on a glass substrate Z膜が含まれているため、ガラス基板からの不純物の拡散が防止される。 Because it contains Z film, diffusion of impurities from the glass substrate is prevented. また、前記第1の絶縁膜の基板側には、酸素を含む珪素化合物の膜が形成されているため、SiN Zのみを形成させた場合に比べてガラスとの密着性が良く、製造工程中に剥がれ落ちることがない。 Further, wherein the first substrate side of the insulating film, since the film of the silicon compound containing oxygen is formed, good adhesion to the glass as compared with the case having formed only SiN Z, during the manufacturing process never fall off to. さらに、第1の絶縁体の半導体側に酸素を含む珪素化合物の膜が形成されているため結晶が大きく成長し、移動度の高い薄膜トランジスタを得ることができる。 Furthermore, it is possible to crystal since the film of the silicon compound containing oxygen is formed on the semiconductor side of the first insulator grows larger, obtain a high mobility thin film transistor.

【0019】また、島状パターンの上面を下層ゲート電極用薄膜とすることで、島状パターンの側壁に絶縁膜を形成するためのエッチング加工の際、特にゲート絶縁膜との選択的なエッチングを必要としないため、トランジスタ特性に悪影響を及ぼす恐れのあるPSG膜を用いる必要がない。 Further, by making the upper surface of the island-shaped pattern with the thin film lower gate electrode, during the etching process for forming the insulating film on the sidewall of the island-shaped pattern, a particularly selective etching of the gate insulating film It requires no, there is no need to use a PSG film that could adversely affect the transistor characteristics.

【0020】さらに、島状パターンの側壁に絶縁体を形成する方法は、基板全面に絶縁体膜を成膜した後、異方性エッチングすることで島状パターンの側壁にのみ絶縁体膜を残存させるといった簡便な方法で実施でき、エッチングの際にプラズマ分光分析を行うことでエッチング時間を精度よく管理できるため、島状パターンの側壁に残存させる絶縁体の形状を常に安定に作製することができる。 Furthermore, a method of forming a sidewall insulator island pattern, after forming an insulating film on the entire surface of the substrate, leaving only the insulating film on the sidewall of the island-like pattern by anisotropically etching can be performed by a simple method such as is, for an etching time by performing plasma spectroscopy during the etching can be precisely managed, it is possible to always stably produce the shape of the island-shaped pattern insulator is left on the side walls of the .

【0021】 [0021]

【実施例】以下、図面を参照して本発明の実施例を詳細に説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings illustrating the embodiment of the invention in detail.

【0022】<実施例1>図1に、本発明の製造方法において作製された薄膜トランジスタの平面図を示し、図2乃至図8は実施例1における薄膜トランジスタの製造工程を示す断面図であり、それぞれの(a)、(b)は図1におけるA−A'断面,B−B'断面図を示す。 [0022] <Example 1> Fig. 1 shows a plan view of a thin film transistor manufactured in the manufacturing method of the present invention, FIGS. 2 to 8 are sectional views showing a manufacturing process of a thin film transistor in Example 1, respectively of (a), (b) shows a-a 'cross section, B-B' in FIG. 1 a cross-sectional view.

【0023】まず、洗浄したガラス基板1の表面にスパッタ、あるいはCVD装置にてSiN膜2を約3000 [0023] First, sputtering cleaned surface of the glass substrate 1, or the SiN film 2 by a CVD apparatus about 3000
オングストローム成膜する。 Angstroms is formed. 続いてその上に同じくスパッタ、あるいはCVD装置にてSiO 2膜3を約500 Then also sputtered thereon, or a SiO 2 film 3 by a CVD apparatus 500
オングストローム成膜する。 Angstroms is formed. 次にSiO 2膜3の上にプラズマCVD装置にて非晶質Si膜を成膜する。 Then forming an amorphous Si film by a plasma CVD device on the SiO 2 film 3. 成膜条件は基板温度400〜600°CでH 2希釈されたSi Film forming conditions were diluted with H 2 at a substrate temperature of 400 to 600 ° C Si
4ガスを熱とプラズマで分解し約1000オングストローム堆積させる。 H 4 gas is decomposed about 1000 Å deposited by heat and plasma.

【0024】次に非晶質Si膜を多結晶化するため、真空中あるいは不活性ガス雰囲気中にて600°Cで50 [0024] Next to polycrystallize amorphous Si film, at 600 ° C in vacuum or in an inert gas atmosphere 50
時間程度のアニールを行い多結晶Si膜4とする。 The polycrystalline Si film 4 performs time about anneal. 続いて、減圧CVD装置にてゲート絶縁膜となるSiO 2膜5を約1000オングストローム成膜する。 Subsequently, about 1000 Angstroms deposited SiO 2 film 5 serving as a gate insulating film by a low pressure CVD apparatus. 以上の非晶質Si膜の成膜からゲート絶縁膜の成膜までの工程において、プラズマCVD装置からアニール炉、及びアニール炉から減圧CVD装置へのガラス基板の移動は真空中、あるいは不活性ガス雰囲気中で保持されたロードロック室を介して行っている。 In step from deposition of more amorphous Si film to formation of the gate insulating film, an annealing furnace plasma CVD apparatus, and the movement of the glass substrate in a vacuum from the annealing furnace to the reduced-pressure CVD apparatus, or an inert gas It has gone through a load lock chamber, which is held in the atmosphere.

【0025】次に、減圧CVD装置にて下層ゲート電極6aとなる多結晶Si膜を約1000オングストローム成膜したのが図2に示した積層膜である。 Next, the polycrystalline Si film serving as a lower gate electrode 6a by a low pressure CVD apparatus was about 1000 Angstroms deposited is a laminated film shown in FIG. 以上のようにして得られたSiO 2膜3上の3層の膜を同一のレジストパターンで各層をエッチングし、図3に示したような島状パターンに加工する。 Etching the respective layers of the three layers of film on the SiO 2 film 3 obtained as described above with the same resist pattern, it is processed into an island-shaped pattern as shown in FIG. 各層のエッチングは反応性イオンエッチャーを用い、エッチングした後の断面形状が基板に対し垂直となるように異方性エッチングを行った。 Etching of each layer using a reactive ion etcher, the cross-sectional shape after etching was subjected to anisotropic etching so as to be perpendicular to the substrate. 尚、多結晶SiのエッチングにはSF 6とCCl 4の混合ガスを、SiO 2のエッチングにはCHF 3をそれぞれエッチングガスとして用いた。 Incidentally, a mixed gas of the etching of the polycrystalline Si and SF 6 CCl 4, the etching of SiO 2 with CHF 3 as the etching gas, respectively.

【0026】次に、図4に示したように基板全面にスパッタ装置、あるいはプラズマCVD装置等にてSiN膜7を約5000オングストローム成膜する。 Next, a sputtering apparatus on the whole surface of the substrate as shown in FIG. 4, or from about 5000 Angstroms deposited SiN film 7 by a plasma CVD apparatus or the like. その後、反応性イオンエッチャーにてCHF 3を反応性ガスとして用い、SiN膜7に異方性エッチングを行って、図5に示したようにSiN7'が島状パターンの側壁のみに残存させた。 Then, using a CHF 3 by reactive ion etcher as a reactive gas, by performing the anisotropic etching the SiN film 7, as shown SiN7 'is allowed to remain only on the sidewalls of the island-like pattern in FIG.

【0027】図9に反応性イオンエッチング中のプラズマ発光スペクトルのうち、エッチングガスCHF 3とS [0027] Among the plasma emission spectrum in the reactive ion etching in FIG. 9, the etching gas CHF 3 and S
iN膜7に起因するCNのスペクトルである388nm It is a spectrum of CN due to iN film 7 388nm
について、エッチング開始直後からの発光強度の時間変化を示した。 For showed a time change of the emission intensity from immediately after start of etching. 発光強度はある時点において急激に小さくなり、その時点でSiO 2膜3が露出したという判断が出来る。 Emission intensity suddenly decreases at some point, it is determined that the SiO 2 film 3 is exposed at that point. 発光強度が最小になったことを確認した後、エッチングを終了すれば島状パターンの側壁に残存させるSiN7'の大きさを常に安定に形成することが出来る。 After confirming that the emission intensity is minimized, the size of SiN7 'to be left on the sidewalls of the island-like pattern if Completing the etching can always be formed stably. この際の島状パターンの上面である下層ゲート電極6aの膜厚の減少は50オングストローム程度であった。 Reduction in the thickness of the lower gate electrode 6a is a top of the island-like pattern at this time was about 50 Angstroms.

【0028】また、このようにSiN膜7'を島状パターンの側壁に安定して残存させるためには、ゲート電極6aとその上を覆って形成されるSiN膜7とのエッチング選択比を利用してエッチングすることも可能である。 Further, in order to thus leave the SiN film 7 'stably on the sidewall of the island-shaped pattern, using an etching selection ratio of the SiN film 7 which is formed overlying the gate electrode 6a it is also possible to etch with.

【0029】その後、減圧CVD装置にて上層ゲート電極6bとなる多結晶Si膜を約2000オングストローム成膜し、図6に示したようにゲート電極を所定の形状に加工するためレジストパターンを形成し、下層ゲート電極6a、及び上層ゲート電極6bを同時に反応性イオンエッチャーにてエッチングを行い、ゲート電極6とする。 [0029] Thereafter, a polycrystalline Si film serving as the upper gate electrode 6b by a low pressure CVD apparatus was about 2000 Angstroms deposited, a resist pattern is formed for processing the gate electrode into a predetermined shape as shown in FIG. 6 , lower gate electrode 6a, and by etching using the upper gate electrode 6b at the same time reactive ion etcher, and the gate electrode 6.

【0030】その後、全面にイオン注入し活性化アニールすることによって下層ゲート電極6aおよび上層のゲート電極6bの多結晶Si膜、更にソース、ドレイン部となる多結晶Si膜の低抵抗化を行う。 [0030] Thereafter, a polycrystalline Si film of the lower gate electrode 6a and the upper layer of the gate electrode 6b, further sources, the resistance of the polycrystalline Si film to be the drain portion carried out by ion implantation and activation annealing on the entire surface.

【0031】次に、図7に示したように基板全面に常圧CVD装置にてSiO 2あるいはPをドープしたPSG [0031] Next, PSG doped with SiO 2 or P at normal pressure CVD device on the entire surface of the substrate as shown in FIG. 7
を成膜し、一部にコンタクトホールを形成し、層間絶縁膜8を形成する。 It was formed, part forming a contact hole, an interlayer insulating film 8. この時、ソース、ドレイン部と後に形成するAl電極とが接続されるよう同時にゲート絶縁膜にもホールを開ける。 At this time, the source, opening a hole in the same time the gate insulating film so that the Al electrode to be formed later and the drain portion is connected. なお、コンタクトホールは、図示したソースとドレイン部のみでなく、続いて形成するA The contact holes, not only the source and drain portions shown, followed by forming to A
l配線と接続するゲート電極6上の膜にも形成している(図示は省略)。 It is also formed into a film on the gate electrode 6 connected with l wiring (not illustrated in).

【0032】続いてスパッタ装置にてAlを約5000 [0032] Subsequently, the Al by a sputtering apparatus about 5000
オングストローム成膜し所定の形状に加工しソース電極9a,ドレイン電極9bとし、薄膜トランジスタ、及び、その周囲の配線を作製したのが図8である。 Å deposited source electrode 9a is processed into a predetermined shape, and a drain electrode 9b, the thin film transistors, and, to that produced wiring around is FIG.

【0033】以上の工程により、図1に平面図を示した本発明の実施例の薄膜トランジスタを形成している。 [0033] Through the above steps, forming a thin film transistor of the embodiment of the invention shown in the plan view of FIG.

【0034】<実施例2>実施例1においては、積層膜を島状パターンに加工した後、図4のように基板全面に第2の絶縁膜としてSiN膜7を成膜した場合について説明したが、実施例2ではSiNの代わりにSiO 2を成膜した場合について説明する。 [0034] <Example 2> Example 1, after processing the laminated film into an island-shaped pattern, a case was described in which the SiN film 7 as a second insulating film over the entire surface of the substrate as shown in FIG. 4 There will be described case of forming the SiO 2 instead of SiN in example 2. 従って、図3までの工程は実施例1と全く同じである。 Therefore, the steps up to FIG. 3 is the same as that in Example 1.

【0035】積層膜を島状パターンに成膜した後、図1 [0035] After forming the laminated film into an island-shaped pattern, Figure 1
0に示したように基板全面に常圧CVD装置等によりS S by atmospheric CVD apparatus, etc. on the whole surface of the substrate as shown in the 0
iO 2 10を約5000オングストローム成膜する。 the iO 2 10 to about 5000 angstroms deposition. その後、図11に示したように反応性イオンエッチャーにて反応性ガスCHF 3を用い、SiO 2 10'が島状パターンの側壁にのみ残存するように異方性エッチングを行う。 Then, using a reactive gas CHF 3 by reactive ion etcher, as shown in FIG. 11, anisotropic etching is performed so that SiO 2 10 'is left only on the sidewalls of the island-like pattern.

【0036】この際、実施例1と同様にプラズマ発光スペクトルの強度変化でエッチング時間を制御するが、S [0036] At this time, although controlling the etching time in the intensity variation of the same plasma emission spectrum in Example 1, S
iO 2 10をエッチングした後の表面に露出するものは、島状パターン上面の下層ゲート電極である多結晶S which expose the iO 2 10 on the surface after etching is the lower gate electrode of the island pattern top polycrystalline S
i膜6aと基板表面のSiO 2膜3である。 a SiO 2 film 3 of i film 6a and the substrate surface. 下層ゲート電極6aは、基板全体に占める面積が極めて小さいため、発光スペクトルの差異はほとんど認められない。 Lower gate electrode 6a, since a very small area in the entire substrate, the difference in emission spectrum is not substantially observed.

【0037】また、基板表面は同じSiO 2であるため発光スペクトルに何ら変化はない。 Further, the substrate surface is not any change in the emission spectrum for the same SiO 2. 従って、基板表面のSiO 2膜3も続けてエッチングし、その下の不純物拡散防止膜であるSiN膜2の表面が露出するまでエッチングを実施した。 Therefore, etching continues even SiO 2 film 3 of the substrate surface was performed etched until the surface of the SiN film 2 which is an impurity diffusion preventing layer thereunder is exposed. 図12にCNのスペクトルである38 Figure 12 is a spectrum of CN 38
8nmについて、エッチング開始直後からの発光強度の時間変化を示した。 For 8 nm, it showed a time change of the emission intensity from immediately after start of etching. 発光強度はある時点において急激に大きくなる。 Luminous intensity increases suddenly at some point.

【0038】CNのスペクトルはエッチングガスであるCHF 3とSiN膜に起因することから発光強度が大きくなった時点でSiN膜2が露出したという判断ができる。 The spectrum of the CN may determine that the SiN film 2 is exposed when the light emission intensity is increased since due to CHF 3 and SiN film is an etching gas. 発光強度が最大となったことを確認した後、エッチングを終了すれば島状パターンの側壁に残存させるSi After the light emission intensity was confirmed to have the largest, Si to be left on the sidewalls of the island-like pattern when termination etching
2 10'の大きさを常に安定に形成することができる。 The size of the O 2 10 'always can be stably formed. 但し、実施例1に比べると基板表面のSiO 2膜3 However, SiO 2 film 3 of the substrate surface as compared to Example 1
を余分にエッチングする分、島状パターンの側壁に残存させるSiO 2 10'の大きさは小さくなるが、絶縁耐圧上、十分に耐え得るものであった。 Min for extra etched, becomes the size of the SiO 2 10 'to leave the sidewalls of the island-like pattern small, the withstand voltage was capable of withstanding sufficiently.

【0039】本実施例においてはSiO 2膜3を500 [0039] In this embodiment the SiO 2 film 3 500
オングストロームとしているが、SiO 2膜3が厚くなるほど残存させるSiO 2 10'は小さくなるため10 Although the angstrom, SiO 2 10 'for the smaller to leave the more SiO 2 film 3 becomes thicker 10
00オングストローム以下が適当である。 00 angstroms or less is appropriate. また、この際の下層ゲート電極6aの膜厚の減少は100オングストローム程度であった。 Also, reduction in the thickness of the lower gate electrode 6a at this time was about 100 Angstroms.

【0040】その後の上層ゲート電極6bの成膜以降の工程は実施例1と全く同じである。 [0040] Subsequent subsequent formation of the upper gate electrode 6b process is exactly the same as in Example 1. また、島状パターンの側壁の絶縁層を形成するとき、島状パターンの上面は下層ゲート電極である多結晶Si膜であるため、選択的に絶縁膜のみをエッチング加工することもできる。 Further, when forming the insulating layer of the sidewall of the island-shaped pattern, the upper surface of the island-like pattern for a polycrystalline Si film, which is the lower gate electrode can be etched using only selectively insulating film.

【0041】<実施例3>実施例1においては、第1の絶縁体としてガラス基板上にSiN膜2及びSiO 2膜3を順次積層した場合について説明したが、実施例3では前記第1の絶縁体としてSiN XY及びSiN Zを順次積層した場合について説明する。 [0041] In <Example 3> Example 1 has described the case where the SiN film 2 and the SiO 2 film 3 on a glass substrate are successively laminated as the first insulator, Example in 3 the first description will be given of a case where the SiN X O Y and SiN Z sequentially laminated as an insulator.

【0042】図13は実施例3における薄膜トランジスタの断面図であり(a),(b)は図1に於けるA− [0042] Figure 13 is a sectional view of a thin film transistor in Example 3 (a), (b) is in the FIG. 1 A-
A′断面、B−B′断面図を示す。 A 'cross section, B-B' shows a cross-sectional view.

【0043】まず、洗浄したガラス基板1の表面に反応性スパッタSiN XY膜11を形成する。 [0043] First, a reactive sputtering SiN X O Y film 11 to the cleaning surface of the glass substrate 1. SiN XY膜11はSiターゲットを用いて窒素と酸素の混合ガス中でスパッタすることにより形成する。 SiN X O Y film 11 is formed by sputtering in a mixed gas of nitrogen and oxygen using a Si target. 酸素の流量割合は0.1〜10%,ト−タル圧力は1〜20mTorr、 Flow rate of oxygen is 0.1% to 10%, DOO - tal pressure 1~20MTorr,
基板温度は150〜300°Cの条件で良好な成膜が行えた。 The substrate temperature was performed good film formation under the conditions of 150 to 300 ° C. 膜厚は200〜500オングストローム程度で密着性に関し十分な効果があった。 The film thickness had sufficient effect relates adhesion of about 200 to 500 angstroms.

【0044】次にSiN XY膜11上にSiN Z膜12 [0044] Then SiN Z film 12 on the SiN X O Y film 11
を形成する。 To form. 窒素ガス中において、SiをターゲットとしてスパッタすることによりSiN XY層11上にSi In a nitrogen gas, Si on SiN X O Y layer 11 by sputtering a Si as a target
Z膜が形成される。 N Z film is formed. ガス圧は1〜20mTorr、基板温度は150〜300°Cの条件で良好な成膜が行えた。 Gas pressure 1~20MTorr, the substrate temperature was performed good film formation under the conditions of 150 to 300 ° C. 膜厚は、500〜3000オングストローム程度で、不純物の抑制に関し、十分な効果があった。 Thickness, in the order of 500-3000 Angstroms relates suppression of impurities, there was a sufficient effect.

【0045】上記のようにしてSiN XY膜11、Si [0045] As described above SiN X O Y film 11, Si
Z膜12が形成されるが、この成膜時において、流入ガス中にアルゴン等の不活性ガスを混入させても良く、 Although N Z film 12 is formed, at the time of this film formation it may be mixed with an inert gas such as argon into the inlet gas,
また、SiN XY膜、SiN Z膜は同一装置内で連続して成膜することにより、より効率良く、良質な成膜を行うことができる。 Further, SiN X O Y film, SiN Z film by depositing in succession in the same apparatus, more efficiently, it is possible to perform high-quality deposition. また、この実施例では反応性スパッタ法を用いたが、CVD法によってもSiN XY ,SiN Although using a reactive sputtering method in this embodiment, SiN X O Y also by CVD, SiN
Z膜を形成する事は可能である。 It is possible to form the Z film.

【0046】このSiN Z膜12上に実施例1同様にして薄膜トランジスタを形成した。 [0046] to form a thin film transistor in the same manner as in Example 1 on the SiN Z film 12. 実施例3においても実施例1と同様、不純物拡散防止膜であるSiN膜12の表面が露出するまでエッチングを実施し、図12のCN Similarly to the embodiment 1, in Example 3, etching was performed to expose the surface of the SiN film 12 which is an impurity diffusion preventing film, CN of Figure 12
のスペクトルである388nmについて、発光強度が最大となったことを確認した後、エッチングを終了することにより島状パターンの側壁に残存させるSiO 2 7' For the spectrum of 388 nm, after which luminescence intensity was confirmed to have the largest, SiO 2 7 to be left on the sidewalls of the island-like pattern by ending the etching '
の大きさを常に安定に形成することができた。 It could be the size always stably formed.

【0047】本実施例によれば、ガラス基板1上にガラス基板との密着性が良いSiN Xを用いたので薄膜トランジスタの作成プロセス中にガラス基板から剥がれ落ちてしまうことがない。 According to the present embodiment, there is no possibility that since adhesion between the glass substrate on the glass substrate 1 was used better SiN X O Y being detached from the glass substrate into a thin film transistor of the creation process.

【0048】<実施例4>第1の絶縁体としてガラス基板上にSiN Yを積層した場合について説明する。 [0048] <Example 4> case of laminating the SiN X O Y over a glass substrate for a first insulator will be described.
なお、Yの値はガラス基板との境界部から上方にかけて2〜0まで変化している。 The value of Y is varied from 2-0 toward upward from the boundary portion between the glass substrate.

【0049】図14は実施例4における薄膜トランジスタの断面図であり、(a),(b)は図1におけるA− [0049] Figure 14 is a sectional view of a thin film transistor in Example 4, (a), (b) is shown in FIG. 1 A-
A′断面図、B−B′断面図を示す。 A 'cross-sectional view, B-B' shows a cross-sectional view.

【0050】まず、洗浄したガラス基板1の表面に反応性スパッタによりSiN XY膜14を形成する。 Firstly, by reactive sputtering cleaned surface of the glass substrate 1 to form an SiN X O Y film 14.

【0051】SiN XY膜14はSiターゲットを用いて窒素と酸素の混合ガス中でスパッタすることにより形成する。 The SiN X O Y film 14 is formed by sputtering in a mixed gas of nitrogen and oxygen using a Si target. 成膜初期時に酸素の流量割合を100〜10% The flow rate ratio of the initial stage of the film formation time of the oxygen 100 to 10%
で行い、成膜進行に伴い酸素の流量割合を0%に落とし、酸素の流量割合を0%で一定膜成膜する。 In performed, dropping flow rate of the oxygen with the deposited progress 0%, for a certain film forming the flow rate of oxygen at 0%. このような条件で成膜することによりyの値を2から0まで連続的に変化させたSiN XY膜14が形成できる。 Such SiN X O Y film 14 continuously changes the value of y from 2 to 0 by depositing the condition can be formed. また、 Also,
トータル圧力は1〜20mTorr、基板温度は、15 Total pressure 1~20MTorr, substrate temperature, 15
0〜300°Cの条件で良好な成膜が行えた。 Good film formation was carried out under conditions of 0~300 ° C. 膜厚は5 The film thickness 5
00〜3000オングストローム程度であった。 It was about 00 to 3,000 angstroms.

【0052】このSiN XY膜14上に実施例3と同様にして薄膜トランジスタを形成した。 [0052] to form a thin film transistor in the same manner as in Example 3 on the SiN X O Y film 14. 本実施例においても実施例3と同様、第1の絶縁体のガラス基板との密着性がよいため、工程中に剥がれ落ちてしまう事がない。 Similarly to Example 3 in the present embodiment, since a good adhesion to the glass substrate of the first insulator, it has never being detached during the process.

【0053】<実施例5>第1の絶縁体として、ガラス基板上にSiO:N、SiN、SiO 2を順次積層し、 [0053] <Example 5> first insulator, SiO on a glass substrate: sequentially stacking N, SiN, and SiO 2,
島状パターンの周囲に形成する第2の絶縁体として実施例1と同様にSiNを用いた場合について説明する。 It will be described using the SiN as in Example 1 as a second insulator formed around the island pattern.

【0054】図15は実施例5における薄膜トランジスタの断面図であり、(a)、(b)は図1におけるA− [0054] Figure 15 is a sectional view of a thin film transistor in Example 5, (a), (b) is shown in FIG. 1 A-
A′断面、B−B′断面図を示す。 A 'cross section, B-B' shows a cross-sectional view.

【0055】まず洗浄したガラス基板1上にSiターゲットによる反応性スパッタ法によりSiO:N膜15を形成する。 Firstly SiO by washing with a reactive sputtering method using a Si target on the glass substrate 1 was: forming an N layer 15. このSiO:N膜15は反応性スパッタ法において、基板温度200°C、RF power750 The SiO: In N film 15 by reactive sputtering, the substrate temperature 200 ° C, RF power750
W、ガス圧力12mTorr、N 2ガス流量50scc W, gas pressure 12 mTorr, N 2 gas flow rate 50scc
m、O 2ガス流量5sccm以下にて約600オングストローム成膜する。 m, to about 600 Angstroms deposited by O 2 gas flow rate 5sccm below. ついで同一チャンバー内で連続してO 2ガスを流さない以外は成膜条件を変えずにSiN膜16を約2400オングストロ−ム成膜する。 Then an SiN film 16 approximately 2400 angstroms without changing the film forming conditions except that no flow of O 2 gas in succession in the same chamber - to beam deposition. さらに同一チャンバー内でターゲットをSiO 2に変え、基板温度200°C、RFpower750W、ガス圧力5m Further changing the target SiO 2 in the same chamber, the substrate temperature 200 ° C, RFpower750W, gas pressure 5m
Torr,Arガス流量70sccm、O 2ガス流量3 Torr, Ar gas flow rate 70 sccm, O 2 gas flow rate 3
0sccmにてSiO 2膜172を500オングストローム成膜する。 The SiO 2 film 172 to 500 angstroms deposited by 0sccm.

【0056】このSiO 2膜17上に実施例1と同様にして薄膜トランジスタを形成した。 [0056] to form a thin film transistor in the same manner as in Example 1 on the SiO 2 film 17. 本実施例においては、ガラス基板と第1の絶縁膜との密着性がよく半導体層4のSi膜の結晶粒が十分に大きく、トランジスタ特性として、高い移動度のものが得られた。 In the present embodiment, the crystal grains of the glass substrate and the first insulating film and the Si film adhesion is good semiconductor layer 4 is sufficiently large, as the transistor characteristics, those of high mobility were obtained.

【0057】<実施例6>実施例5と同様に第1の絶縁体としてガラス基板上にSiO:N、SiN、SiO 2 [0057] <Example 6> Example 5 similarly to SiO on a glass substrate as the first insulator: N, SiN, SiO 2
を順次形成し、実施例2と同様に島状パターンの周囲に形成する第2の絶縁体としてSiO 2を用いた場合について説明する。 Were sequentially formed, the case of using SiO 2 as a second insulator formed around the island pattern in the same manner as in Example 2 will be described. 図16は実施例6における薄膜トランジスタの断面図であり、(a)、(b)は図1におけるA Figure 16 is a sectional view of a thin film transistor in Example 6, (a), (b) A in FIG. 1
−A′断面、B−B′断面図を示す。 -A 'cross section, B-B' shows a cross-sectional view.

【0058】基板1上に実施例5と同様にしてSiO: [0058] In the same manner as in Example 5 on the substrate 1 SiO:
N膜15、SiN膜16、SiO 膜を順次積層し、このSiO 17上に実施例2と同様にして薄膜トランジスタを形成した。 Sequentially stacking a N film 15, SiN film 16, SiO 2 film was formed a thin film transistor in the same manner as in Example 2 on the SiO 2 17. 本実施例においても実施例5と同様にガラス基板と第1の絶縁膜との密着性がよく半導体層4 Adhesion good semiconductor layer 4 similarly as in Example 5 in the present embodiment and the glass substrate and the first insulating film
のSi膜の結晶粒が十分に大きく、トランジスタ特性として、高い移動度のものが得られた。 Crystal grains is sufficiently large Si film, as the transistor characteristics, those of high mobility were obtained.

【0059】また、上記実施例1〜6によって得られた薄膜トランジスタをアクティブマトリクス型液晶ディスプレイに応用した例をず18に示す。 [0059] Also, shown in 18 without an example of applying the thin film transistor obtained by the above Examples 1-6 to an active matrix liquid crystal display. 図18において、 In FIG. 18,
18はゲートバスライン、19はソースバスライン、2 18 is a gate bus line, 19 is a source bus line, 2
0は共通電極、21は本発明の薄膜トランジスタ、22 0 common electrode, 21 is a thin film transistor of the present invention, 22
は液晶である。 It is a liquid crystal. また、本発明の薄膜トランジスタは高移動度特性が得られるため画素ごとに設ける以外にもゲート走査回路23、データドライバ回路24にも用いることが可能である。 In addition, the thin film transistor of the present invention is a high mobility characteristics gate scanning circuit 23 in addition to providing for each pixel for the resulting, it is also possible to use the data driver circuit 24.

【0060】 [0060]

【発明の効果】本発明によると第1の絶縁体中にSiN According to the present invention the SiN in the first insulator
Z膜が含まれているため、ガラス基板からの不純物の拡散が防止される。 Because it contains Z film, diffusion of impurities from the glass substrate is prevented. また、ガラス基板上に形成される第1 The first formed on a glass substrate
の絶縁膜の基板側には、酸素を含む珪素化合物の膜が形成されているため、SiN Zのみを形成させた場合に比べてガラスとの密着性が良く、製造工程中に剥がれ落ちることがない。 Of the substrate side of the insulating film, since the film of the silicon compound containing oxygen is formed, as compared with the case having formed only SiN Z good adhesion to the glass, be peeled off during the manufacturing process Absent. また、第1の絶縁体の半導体側に酸素を含む珪素化合物の膜が形成されているため結晶が大きく成長し、移動度の高い薄膜トランジスタを得ることができる。 Further, it is possible to crystal since the film of the silicon compound containing oxygen is formed on the semiconductor side of the first insulator grows larger, obtain a high mobility thin film transistor.

【0061】また、多結晶Si膜とゲート絶縁膜を連続して形成する際、多結晶Si膜を所定の形状に加工した後、多結晶Si膜、及びゲート絶縁膜に悪影響を与えることなく多結晶Si膜側壁に容易にかつ、再現性よく絶縁体を形成できる。 [0061] Further, when forming continuous polycrystalline Si film and the gate insulating film, after processing the polycrystalline Si film into a predetermined shape, the polycrystalline Si film, and a multi without adversely affecting the gate insulating film easily and the crystalline Si film side wall can be formed with good reproducibility insulator.

【0062】さらに、島状パターンの側壁に絶縁体を形成する方法は、基板全面に絶縁体膜を成膜した後、異方性エッチングすることで島状パターンの側壁にのみ絶縁体膜を残存させるといった簡便な方法で実施でき、エッチングの際にプラズマ分光分析を行うことでエッチング時間を精度よく管理できるため、島状パターンの側壁に残存させる絶縁体の形状を常に安定に作製することができる。 [0062] Further, a method of forming a sidewall insulator island pattern, after forming an insulating film on the entire surface of the substrate, leaving only the insulating film on the sidewall of the island-like pattern by anisotropically etching can be performed by a simple method such as is, for an etching time by performing plasma spectroscopy during the etching can be precisely managed, it is possible to always stably produce the shape of the island-shaped pattern insulator is left on the side walls of the .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の薄膜トランジスタの一実施例を示す平面図 Plan view of an embodiment of a thin film transistor of the present invention; FIG

【図2】実施例1の製造工程を示す断面図であり、 Figure 2 is a cross-sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図3】実施例1の製造工程を示す断面図であり、 3 is a cross-sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図4】実施例1の製造工程を示す断面図であり、 [Figure 4] is a sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図5】実施例1の製造工程を示す断面図であり、 [Figure 5] is a sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図6】実施例1の製造工程を示す断面図であり、 [Figure 6] is a sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図7】実施例1の製造工程を示す断面図であり、 [Figure 7] is a sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図8】実施例1の製造工程を示す断面図であり、 8 is a sectional view showing the manufacturing process of Example 1,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図9】実施例1の388nmにおける発光強度の時間的変化を示す特性図。 [9] characteristic diagram showing temporal changes in emission intensity at 388nm of Example 1.

【図10】実施例2の製造工程を示す断面図であり、 [Figure 10] is a sectional view showing the manufacturing process of Example 2,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図11】実施例2の製造工程を示す断面図であり、 11 is a cross-sectional view showing the manufacturing process of Example 2,
(a)は図1のA−A'断面、(b)は図1のB−B' (A) is A-A 'of FIG. 1 cross section, (b) is a B-B' in FIG. 1
断面。 cross section.

【図12】実施例2の388nmにおける発光強度の時間的変化を示す特性図。 [12] characteristic diagram showing temporal changes in emission intensity at 388nm of Example 2.

【図13】実施例3の薄膜トランジスタを示す断面図であり、(a)は図1のA−A'断面、(b)は図1のB 13 is a sectional view showing a thin film transistor of Example 3, (a) is A-A 'cross section of the FIG. 1, (b) is in FIG. 1 B
−B'断面。 -B 'cross-section.

【図14】実施例4の薄膜トランジスタを示す断面図であり、(a)は図1のA−A'断面、(b)は図1のB [Figure 14] is a sectional view showing a thin film transistor of Example 4, (a) is A-A 'cross section of the FIG. 1, (b) is in FIG. 1 B
−B'断面。 -B 'cross-section.

【図15】実施例5の薄膜トランジスタを示す断面図であり、(a)は図1のA−A'断面、(b)は図1のB [Figure 15] is a sectional view showing a thin film transistor of Example. 5, (a) shows the A-A 'cross section of the FIG. 1, (b) is in FIG. 1 B
−B'断面。 -B 'cross-section.

【図16】実施例6の薄膜トランジスタを示す断面図であり、(a)は図1のA−A'断面、(b)は図1のB [Figure 16] is a sectional view showing a thin film transistor of Example 6, (a) is A-A 'cross section of the FIG. 1, (b) is in FIG. 1 B
−B'断面。 -B 'cross-section.

【図17】比較例の薄膜トランジスタの断面図。 FIG. 17 is a cross-sectional view of a thin film transistor of the comparative example.

【図18】本発明をアクティブマトリクス型液晶ディスプレイに応用した説明図。 Figure 18 is an explanatory view of the present invention is applied to an active matrix liquid crystal display.

【符号の説明】 DESCRIPTION OF SYMBOLS

1:ガラス基板 2:SiN膜(不純物拡散防止層) 3:SiO 2膜 4:多結晶Si膜 5:ゲート絶縁膜 6:ゲート電極(6a:下層ゲート電極膜、6b:上層ゲート電極膜) 7、7':絶縁体(SiO 2 ) 8:層間絶縁層 9:Al電極(9a:ソース電極、9b:ドレイン電極) 10、10':絶縁体(SiN) 1: Glass substrate 2: SiN film (impurity diffusion preventing layer) 3: SiO 2 film 4: polycrystalline Si film 5: gate insulating film 6: a gate electrode (6a: lower gate electrode film, 6b: upper gate electrode film) 7 , 7 ': the insulator (SiO 2) 8: interlayer insulating layer 9: Al electrode (9a: source electrode, 9b: drain electrode) 10, 10': insulation (SiN)

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁性基板と、該基板上に設けた第1の絶縁体と、該第1の絶縁体上に半導体層、ゲート絶縁膜、 1. A an insulating substrate, a first insulator, a semiconductor layer on the first insulator on body, a gate insulating film provided on the substrate,
    下層ゲート電極が順次積層された後島状にパターニングされてなる積層膜の島状パターンと、該積層膜の島状パターンの側壁に設けた第2の絶縁体と、前記第1の絶縁体と前記積層膜の島状パターン上に設けた上層ゲート電極とを有する薄膜トランジスタであって、前記第1の絶縁体が酸素を含む珪素化合物からなる膜を基板側に有し、かつ少なくとも、窒素を含む珪素化合物からなる膜を有することを特徴とする薄膜トランジスタ。 Wherein the island-like pattern of the multilayer film is lower gate electrode formed by patterning into an island shape is successively laminated, and a second insulator provided on the side wall of the island pattern of the laminated film, and the first insulator a thin film transistor having a top gate electrode provided on the island-shaped pattern of the laminated film has a film in which the first insulator is made of silicon compound containing oxygen to the substrate, and at least, silicon containing nitrogen a thin film transistor and having a film made of a compound.
  2. 【請求項2】絶縁性基板と、該基板上に設けた第1の絶縁体と、該第1の絶縁体上に半導体層、ゲート絶縁膜、 Wherein an insulating substrate, a first insulator, a semiconductor layer on the first insulator on body, a gate insulating film provided on the substrate,
    下層ゲート電極が順次積層された後島状にパターニングされてなる積層膜の島状パターンと、該積層膜の島状パターンの側壁に設けた第2の絶縁体と、前記第1の絶縁体と前記積層膜の島状パターン上に設けた上層ゲート電極とを有する薄膜トランジスタであって、前記第1の絶縁体が酸素を含む珪素化合物からなる膜を半導体層側に有し、かつ少なくとも、窒素を含む珪素化合物からなる膜を有することを特徴とする薄膜トランジスタ。 Wherein the island-like pattern of the multilayer film is lower gate electrode formed by patterning into an island shape is successively laminated, and a second insulator provided on the side wall of the island pattern of the laminated film, and the first insulator a thin film transistor having a top gate electrode provided on the island-shaped pattern of the laminated film has a film in which the first insulator is made of silicon compound containing oxygen in the semiconductor layer side, and at least contains nitrogen a thin film transistor and having a film made of silicon compound.
  3. 【請求項3】絶縁性基板上に基板側と基板と反対側とで材料が異なる第1の絶縁体を形成する工程と、該第1の絶縁体の上に半導体層、ゲート絶縁膜、及び下層ゲート電極用薄膜を順次成膜して積層膜を形成する工程と、前記積層膜の薄膜トランジスタ形成部分以外を除去することで前記積層膜の島状パターンを形成する工程と、前記島状パターンの側壁に第2の絶縁体を形成する工程と、 3. A process for the material in the side opposite to the substrate side and the substrate on an insulating substrate to form a different first insulator, a semiconductor layer over the first insulator, a gate insulating film, and forming successively deposited by laminating film a thin film for the lower gate electrode, and forming an island-shaped pattern of the multilayer film by removing the non-thin-film transistor forming part of the laminated film, the island-like pattern forming a second insulator on the sidewalls,
    上層ゲート電極用薄膜を成膜する工程と、同一レジストパターンを用いた前記上層及び下層ゲート電極用薄膜のエッチングによりゲート電極に形成する工程とをもつことを特徴とする請求項1又は2記載の薄膜トランジスタの製造方法。 A step of forming a thin film for the upper gate electrode, according to claim 1 or 2 characterized by having a step of forming a gate electrode by etching of the thin film for the upper and lower gate electrodes using the same resist pattern a method of manufacturing a thin film transistor.
JP3344269A 1991-12-26 1991-12-26 A thin film transistor and manufacturing method thereof Expired - Lifetime JP2698724B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3344269A JP2698724B2 (en) 1991-12-26 1991-12-26 A thin film transistor and manufacturing method thereof

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP3344269A JP2698724B2 (en) 1991-12-26 1991-12-26 A thin film transistor and manufacturing method thereof
DE69229314T DE69229314T2 (en) 1991-09-10 1992-09-10 A semiconductor device and method for producing
DE69229314A DE69229314D1 (en) 1991-09-10 1992-09-10 A semiconductor device and method for producing
EP92308227A EP0532314B1 (en) 1991-09-10 1992-09-10 A semiconductor device and a process for fabricating same

Publications (2)

Publication Number Publication Date
JPH05175506A true JPH05175506A (en) 1993-07-13
JP2698724B2 JP2698724B2 (en) 1998-01-19

Family

ID=18367932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3344269A Expired - Lifetime JP2698724B2 (en) 1991-12-26 1991-12-26 A thin film transistor and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2698724B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001311965A (en) * 2000-04-28 2001-11-09 Nec Corp Active matrix substrate and manufacturing method therefor
US6429483B1 (en) 1994-06-09 2002-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6601308B2 (en) 2002-01-02 2003-08-05 Bahram Khoshnood Ambient light collecting bow sight
US7851277B2 (en) 2006-12-05 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429483B1 (en) 1994-06-09 2002-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US7547915B2 (en) 1994-06-09 2009-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having SiOxNy film
US8330165B2 (en) 1994-06-09 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP2001311965A (en) * 2000-04-28 2001-11-09 Nec Corp Active matrix substrate and manufacturing method therefor
US6601308B2 (en) 2002-01-02 2003-08-05 Bahram Khoshnood Ambient light collecting bow sight
USRE39686E1 (en) * 2002-01-02 2007-06-12 Bahram Khoshnood Ambient light collecting bow sight
US7851277B2 (en) 2006-12-05 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
US8283669B2 (en) 2006-12-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
JP2698724B2 (en) 1998-01-19

Similar Documents

Publication Publication Date Title
US6972263B2 (en) Fabricating a tapered hole incorporating a resinous silicon containing film
US7800235B2 (en) Method of fabricating semiconductor device
US6727122B2 (en) Method of fabricating polysilicon thin film transistor
JP3464285B2 (en) A method for manufacturing a semiconductor device
JP3474286B2 (en) A method for manufacturing a thin film transistor
KR100559060B1 (en) The manufacturing method of the crystalline semiconductor
US6160296A (en) Titanium nitride interconnects
US20020113239A1 (en) Semiconductor device with a tapered hole formed using multiple layers with different etching rates
JP2978748B2 (en) A method of manufacturing a semiconductor device
JP2661594B2 (en) Thin film transistor and a manufacturing method thereof
US6335551B2 (en) Thin film capacitor having an improved bottom electrode and method of forming the same
JP3187086B2 (en) The method for manufacturing a semiconductor device and a semiconductor device
US7015121B2 (en) Semiconductor device and method of manufacturing the same
JP3171764B2 (en) A method of manufacturing a semiconductor device
JPH08279552A (en) Method for forming trench isolation structure in integrated circuit
JPH06232129A (en) Electronic circuit
KR950000867B1 (en) Fabricating method of semiconductor device
JPH0878519A (en) Semiconductor device and fabrication thereof
EP0076105B1 (en) Method of producing a bipolar transistor
JPH11204435A (en) Semiconductor device and preparation of the same
JP3179212B2 (en) A method of manufacturing a semiconductor device
JP2000340504A (en) Manufacture of semiconductor device
KR20010058774A (en) Method for manufacturing semiconductor device
JP3064241B2 (en) Formation by etching of tapered dielectric layer in a semiconductor device
KR19990088504A (en) Thin film transistor and manufacturing method thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 11

Free format text: PAYMENT UNTIL: 20080919

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 13

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 14

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 15

Free format text: PAYMENT UNTIL: 20120919