JPH05173182A - Active matrix substrate - Google Patents
Active matrix substrateInfo
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- JPH05173182A JPH05173182A JP34538891A JP34538891A JPH05173182A JP H05173182 A JPH05173182 A JP H05173182A JP 34538891 A JP34538891 A JP 34538891A JP 34538891 A JP34538891 A JP 34538891A JP H05173182 A JPH05173182 A JP H05173182A
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Abstract
PURPOSE:To constitute this active matrix substrate so that a logic/driving circuit does not cause a malfunction, and also, a stable power source can be supplied uniformly to each logic/driving circuit, and the substrate can be applied to a large-sized display device, as well thereby. CONSTITUTION:Bypass capacitors 12a, 12b are formed between positive and negative power source lines 7, 9 and a ground line 8 every logic-driving circuit 6, therefore, impedance of the positive and the negative power source lines 7, 9 can be lowered thereby. Also, in the case of forming the bypass capacitors 12a, 12b of the same material as a conductive film and an insulating film for constituting a TFT(thin film transistor) 3, they can be formed by the same process as that of the TFT 3.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶テレビジョン、ワ
ードプロセッサ又はコンピュータ末端の表示装置等に使
用され、液晶等の表示媒体と組み合わせて用いられるア
クティブマトリクス基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate used in a liquid crystal television, a word processor, a display device at the end of a computer or the like and used in combination with a display medium such as liquid crystal.
ードプロセッサ又はコンピュータ末端の表示装置等に使
用され、液晶等の表示媒体と組み合わせて用いられるア
クティブマトリクス基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate used in a liquid crystal television, a word processor, a display device at the end of a computer or the like and used in combination with a display medium such as liquid crystal.
【０００２】[0002]
【従来の技術】上記アクティブマトリクス基板として
は、絶縁性基板上にマトリクス状に配した絵素電極を、
各絵素電極毎に設けたスイッチング素子にて独立して駆
動するアクティブマトリクス方式が採用される。上記ス
イッチング素子としては、ＴＦＴ（薄膜トランジスタ）
素子、ＭＩＭ（金属−絶縁層−金属）素子、ＭＯＳトラ
ンジスタ素子、ダイオード、バリスタ等が一般に知られ
ている。2. Description of the Related Art As the active matrix substrate, pixel electrodes arranged in a matrix on an insulating substrate are used.
An active matrix system in which a switching element provided for each pixel electrode is independently driven is adopted. The switching element is a TFT (thin film transistor)
Elements, MIM (metal-insulating layer-metal) elements, MOS transistor elements, diodes, varistors and the like are generally known.
は、絶縁性基板上にマトリクス状に配した絵素電極を、
各絵素電極毎に設けたスイッチング素子にて独立して駆
動するアクティブマトリクス方式が採用される。上記ス
イッチング素子としては、ＴＦＴ（薄膜トランジスタ）
素子、ＭＩＭ（金属−絶縁層−金属）素子、ＭＯＳトラ
ンジスタ素子、ダイオード、バリスタ等が一般に知られ
ている。2. Description of the Related Art As the active matrix substrate, pixel electrodes arranged in a matrix on an insulating substrate are used.
An active matrix system in which a switching element provided for each pixel electrode is independently driven is adopted. The switching element is a TFT (thin film transistor)
Elements, MIM (metal-insulating layer-metal) elements, MOS transistor elements, diodes, varistors and the like are generally known.
【０００３】図４にＴＦＴをスイッチング素子として用
いたアクティブマトリクス表示装置の等価回路図を示
す。この表示装置は、液晶等の表示媒体を間に挟んで対
向配設されるアクティブマトリクス基板と対向基板とを
有し、対向基板の内面側には対向電極５が形成されてい
る。一方のアクティブマトリクス基板は、絶縁性基板上
に、走査線として機能する多数の平行するゲートバスラ
イン１と、該ライン１に直交し信号線として機能するソ
ースバスライン２が形成され、ゲートバスライン１とソ
ースバスライン２との交差位置近傍にＴＦＴ３が配置さ
れており、ＴＦＴ３には絵素電極４が接続されている。FIG. 4 shows an equivalent circuit diagram of an active matrix display device using a TFT as a switching element. This display device has an active matrix substrate and a counter substrate which are arranged to face each other with a display medium such as liquid crystal interposed therebetween, and a counter electrode 5 is formed on the inner surface side of the counter substrate. On one of the active matrix substrates, a large number of parallel gate bus lines 1 functioning as scanning lines and source bus lines 2 orthogonal to the lines 1 and functioning as signal lines are formed on an insulating substrate. A TFT 3 is arranged near the intersection of 1 and the source bus line 2, and a pixel electrode 4 is connected to the TFT 3.
いたアクティブマトリクス表示装置の等価回路図を示
す。この表示装置は、液晶等の表示媒体を間に挟んで対
向配設されるアクティブマトリクス基板と対向基板とを
有し、対向基板の内面側には対向電極５が形成されてい
る。一方のアクティブマトリクス基板は、絶縁性基板上
に、走査線として機能する多数の平行するゲートバスラ
イン１と、該ライン１に直交し信号線として機能するソ
ースバスライン２が形成され、ゲートバスライン１とソ
ースバスライン２との交差位置近傍にＴＦＴ３が配置さ
れており、ＴＦＴ３には絵素電極４が接続されている。FIG. 4 shows an equivalent circuit diagram of an active matrix display device using a TFT as a switching element. This display device has an active matrix substrate and a counter substrate which are arranged to face each other with a display medium such as liquid crystal interposed therebetween, and a counter electrode 5 is formed on the inner surface side of the counter substrate. On one of the active matrix substrates, a large number of parallel gate bus lines 1 functioning as scanning lines and source bus lines 2 orthogonal to the lines 1 and functioning as signal lines are formed on an insulating substrate. A TFT 3 is arranged near the intersection of 1 and the source bus line 2, and a pixel electrode 4 is connected to the TFT 3.
【０００４】かかる構成の表示装置において、絵素電極
４と対向電極５との間に絵素が形成されており、またア
クティブマトリクス基板に形成された個々のゲートバス
ライン１には、各ＴＦＴ３を駆動するためのシフトレジ
スタ等からなる駆動波形形成用の論理・駆動回路６が接
続されている。In the display device having such a structure, a picture element is formed between the picture element electrode 4 and the counter electrode 5, and each TFT 3 is provided on each gate bus line 1 formed on the active matrix substrate. A logic / drive circuit 6 for forming a drive waveform including a shift register for driving is connected.
４と対向電極５との間に絵素が形成されており、またア
クティブマトリクス基板に形成された個々のゲートバス
ライン１には、各ＴＦＴ３を駆動するためのシフトレジ
スタ等からなる駆動波形形成用の論理・駆動回路６が接
続されている。In the display device having such a structure, a picture element is formed between the picture element electrode 4 and the counter electrode 5, and each TFT 3 is provided on each gate bus line 1 formed on the active matrix substrate. A logic / drive circuit 6 for forming a drive waveform including a shift register for driving is connected.
【０００５】各論理・駆動回路６には、それぞれ正電源
ライン７、グランドライン８及び負電源ライン９が接続
されている。具体的には、外部接続用端子７ａに一端側
を接続した正電源ライン７の他端及びその途中が各論理
・駆動回路６に接続されている。同様に、外部接続用端
子８ａに一端側を接続したグランドライン８の他端及び
その途中が、外部接続用端子９ａに一端側を接続した負
電源ライン９の他端及びその途中が各論理・駆動回路６
に接続されている。正電源ライン７、グランドライン８
及び負電源ライン９は、Ｔｉ、Ｔａ、Ａｌ等の金属から
なる導電膜として形成されている。A positive power supply line 7, a ground line 8 and a negative power supply line 9 are connected to each logic / driving circuit 6, respectively. Specifically, the other end of the positive power supply line 7 whose one end side is connected to the external connection terminal 7a and the middle thereof are connected to each logic / drive circuit 6. Similarly, the other end of the ground line 8 whose one end side is connected to the external connection terminal 8a and its midpoint is the other end of the negative power supply line 9 whose one end side is connected to the external connection terminal 9a and its midpoint Drive circuit 6
It is connected to the. Positive power line 7, ground line 8
The negative power supply line 9 is formed as a conductive film made of a metal such as Ti, Ta, or Al.
ライン７、グランドライン８及び負電源ライン９が接続
されている。具体的には、外部接続用端子７ａに一端側
を接続した正電源ライン７の他端及びその途中が各論理
・駆動回路６に接続されている。同様に、外部接続用端
子８ａに一端側を接続したグランドライン８の他端及び
その途中が、外部接続用端子９ａに一端側を接続した負
電源ライン９の他端及びその途中が各論理・駆動回路６
に接続されている。正電源ライン７、グランドライン８
及び負電源ライン９は、Ｔｉ、Ｔａ、Ａｌ等の金属から
なる導電膜として形成されている。A positive power supply line 7, a ground line 8 and a negative power supply line 9 are connected to each logic / driving circuit 6, respectively. Specifically, the other end of the positive power supply line 7 whose one end side is connected to the external connection terminal 7a and the middle thereof are connected to each logic / drive circuit 6. Similarly, the other end of the ground line 8 whose one end side is connected to the external connection terminal 8a and its midpoint is the other end of the negative power supply line 9 whose one end side is connected to the external connection terminal 9a and its midpoint Drive circuit 6
It is connected to the. Positive power line 7, ground line 8
The negative power supply line 9 is formed as a conductive film made of a metal such as Ti, Ta, or Al.
【０００６】また、隣合うゲートバスライン１にそれぞ
れ接続された隣接する論理・駆動回路同士６、６は、コ
ントロール信号ライン１０を介して接続されており、こ
のコントロール信号ライン１０を伝送されるコントロー
ル信号により駆動されて、順次ゲートバスライン１にＴ
ＦＴ３をＯＮする電圧を、例えば１５〜１００μｓｅｃ
の間印加する。これによりＴＦＴ３がＯＮとなった絵素
は、ソースバスライン２を伝送される画像信号により書
き込みが行われる。Further, the adjacent logic / driving circuits 6 and 6 which are respectively connected to the adjacent gate bus lines 1 are connected via a control signal line 10, and control signals transmitted through the control signal line 10 are connected. Driven by a signal, T is sequentially applied to the gate bus line 1.
The voltage for turning on FT3 is, for example, 15 to 100 μsec.
Apply for As a result, the picture element whose TFT 3 is turned on is written by the image signal transmitted through the source bus line 2.
れ接続された隣接する論理・駆動回路同士６、６は、コ
ントロール信号ライン１０を介して接続されており、こ
のコントロール信号ライン１０を伝送されるコントロー
ル信号により駆動されて、順次ゲートバスライン１にＴ
ＦＴ３をＯＮする電圧を、例えば１５〜１００μｓｅｃ
の間印加する。これによりＴＦＴ３がＯＮとなった絵素
は、ソースバスライン２を伝送される画像信号により書
き込みが行われる。Further, the adjacent logic / driving circuits 6 and 6 which are respectively connected to the adjacent gate bus lines 1 are connected via a control signal line 10, and control signals transmitted through the control signal line 10 are connected. Driven by a signal, T is sequentially applied to the gate bus line 1.
The voltage for turning on FT3 is, for example, 15 to 100 μsec.
Apply for As a result, the picture element whose TFT 3 is turned on is written by the image signal transmitted through the source bus line 2.
【０００７】更に、アクティブマトリクス基板の外部に
おいて、外部接続用端子７ａと８ａとの間、及び外部接
続用端子８ａと９ａとの間に、それぞれ大容量のコンデ
ンサ１１、１１が設けられている。これらのコンデンサ
１１、１１は、次の理由により設置される。Further, outside the active matrix substrate, large-capacity capacitors 11 and 11 are provided between the external connection terminals 7a and 8a and between the external connection terminals 8a and 9a, respectively. These capacitors 11 and 11 are installed for the following reason.
おいて、外部接続用端子７ａと８ａとの間、及び外部接
続用端子８ａと９ａとの間に、それぞれ大容量のコンデ
ンサ１１、１１が設けられている。これらのコンデンサ
１１、１１は、次の理由により設置される。Further, outside the active matrix substrate, large-capacity capacitors 11 and 11 are provided between the external connection terminals 7a and 8a and between the external connection terminals 8a and 9a, respectively. These capacitors 11 and 11 are installed for the following reason.
【０００８】即ち、ゲートバスライン１はコンデンサと
抵抗で構成される分布定数回路による容量負荷となって
おり、ゲートバスライン１にＴＦＴ３をＯＮする電圧を
印加する瞬間並びにＯＦＦに戻す瞬間に、ゲートバスラ
イン１をスパイク状の電流が流れる。このために、正電
源ライン７、グランドライン８及び負電源ライン９を低
インピーダンス化して、ゲートバスライン１に安定した
駆動信号を送る必要がある。低インピーダンス化を図る
には、正電源ライン７、グランドライン８及び負電源ラ
イン９を形成する導電膜の幅を広くしたり、膜厚を厚く
したりすることや、外部にコンデンサを負荷したりする
ことを要するためである。That is, the gate bus line 1 serves as a capacitive load by a distributed constant circuit composed of a capacitor and a resistor. A spike-shaped current flows through the bus line 1. Therefore, it is necessary to lower the impedance of the positive power supply line 7, the ground line 8 and the negative power supply line 9 to send a stable drive signal to the gate bus line 1. In order to reduce the impedance, the width of the conductive film forming the positive power supply line 7, the ground line 8 and the negative power supply line 9 may be increased, the film thickness may be increased, or a capacitor may be externally loaded. This is because it is necessary to do
抵抗で構成される分布定数回路による容量負荷となって
おり、ゲートバスライン１にＴＦＴ３をＯＮする電圧を
印加する瞬間並びにＯＦＦに戻す瞬間に、ゲートバスラ
イン１をスパイク状の電流が流れる。このために、正電
源ライン７、グランドライン８及び負電源ライン９を低
インピーダンス化して、ゲートバスライン１に安定した
駆動信号を送る必要がある。低インピーダンス化を図る
には、正電源ライン７、グランドライン８及び負電源ラ
イン９を形成する導電膜の幅を広くしたり、膜厚を厚く
したりすることや、外部にコンデンサを負荷したりする
ことを要するためである。That is, the gate bus line 1 serves as a capacitive load by a distributed constant circuit composed of a capacitor and a resistor. A spike-shaped current flows through the bus line 1. Therefore, it is necessary to lower the impedance of the positive power supply line 7, the ground line 8 and the negative power supply line 9 to send a stable drive signal to the gate bus line 1. In order to reduce the impedance, the width of the conductive film forming the positive power supply line 7, the ground line 8 and the negative power supply line 9 may be increased, the film thickness may be increased, or a capacitor may be externally loaded. This is because it is necessary to do
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、近年に
おける表示装置の大型化に伴い、これら正電源ライン
７、グランドライン８及び負電源ライン９が長くなって
抵抗が増大化するため、各ゲートバスライン１に設けた
論理・駆動回路６の総てに、均一に安定した電源を供給
することが難しくなってきた。特に、正、負電源ライン
７、９が長くなると、外来ノイズの影響を受け易くな
り、論理・駆動回路６が誤動作する可能性が高くなると
いう問題点があった。However, with the recent increase in the size of the display device, the positive power supply line 7, the ground line 8 and the negative power supply line 9 become longer and the resistance increases, so that each gate bus line is increased. It has become difficult to uniformly and stably supply power to all of the logic / drive circuits 6 provided in FIG. In particular, when the positive and negative power supply lines 7 and 9 become longer, there is a problem that they are more likely to be affected by external noise and the logic / drive circuit 6 is more likely to malfunction.
おける表示装置の大型化に伴い、これら正電源ライン
７、グランドライン８及び負電源ライン９が長くなって
抵抗が増大化するため、各ゲートバスライン１に設けた
論理・駆動回路６の総てに、均一に安定した電源を供給
することが難しくなってきた。特に、正、負電源ライン
７、９が長くなると、外来ノイズの影響を受け易くな
り、論理・駆動回路６が誤動作する可能性が高くなると
いう問題点があった。However, with the recent increase in the size of the display device, the positive power supply line 7, the ground line 8 and the negative power supply line 9 become longer and the resistance increases, so that each gate bus line is increased. It has become difficult to uniformly and stably supply power to all of the logic / drive circuits 6 provided in FIG. In particular, when the positive and negative power supply lines 7 and 9 become longer, there is a problem that they are more likely to be affected by external noise and the logic / drive circuit 6 is more likely to malfunction.
【００１０】本発明はこのような問題点を解決するもの
であり、論理・駆動回路が誤動作をすることがなく、し
かも各論理・駆動回路に均一に安定した電源を供給する
ことができ、大型の表示装置にも適用することが可能な
アクティブマトリクス基板を提供することを目的とす
る。The present invention solves such a problem and prevents the logic / driving circuit from malfunctioning and can supply a uniform and stable power supply to each logic / driving circuit. It is an object of the present invention to provide an active matrix substrate that can be applied to the display device.
であり、論理・駆動回路が誤動作をすることがなく、し
かも各論理・駆動回路に均一に安定した電源を供給する
ことができ、大型の表示装置にも適用することが可能な
アクティブマトリクス基板を提供することを目的とす
る。The present invention solves such a problem and prevents the logic / driving circuit from malfunctioning and can supply a uniform and stable power supply to each logic / driving circuit. It is an object of the present invention to provide an active matrix substrate that can be applied to the display device.
【００１１】[0011]
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上に複数の走査線及び信号線
が交差して形成され、走査線と信号線とで囲まれた各領
域に絵素電極と、各絵素電極を駆動するための薄膜トラ
ンジスタとがマトリクス状に配置されたアクティブマト
リクス基板において、各走査線毎に又は各信号線毎に接
続された論理・駆動回路と、各論理・駆動回路が並列状
態となるように各論理・駆動回路に接続された正電源ラ
イン、負電源ライン及びグランドラインと、各論理・駆
動回路毎に、隣接する論理・駆動回路との接続点を越え
ない範囲内にある正電源ライン部分と負電源ライン部分
との間、もしくは同じ範囲内のグランドライン部分と該
正電源ライン部分との間及び該グランドライン部分と該
負電源ライン部分との間を接続するバイパスコンデンサ
とを具備しており、そのことにより上記目的が達成され
る。An active matrix substrate of the present invention is formed by intersecting a plurality of scanning lines and signal lines on an insulating substrate, and painting an area in each region surrounded by the scanning lines and the signal lines. In an active matrix substrate in which element electrodes and thin film transistors for driving each pixel electrode are arranged in a matrix, a logic / driving circuit connected to each scanning line or each signal line, and each logic / driving circuit. The positive power supply line, negative power supply line, and ground line connected to each logic / drive circuit so that the drive circuits are in parallel state, and the connection point between each logic / drive circuit and the adjacent logic / drive circuit is exceeded. Between a positive power supply line portion and a negative power supply line portion within a non-existing range, or between a ground line portion and the positive power supply line portion within the same range, and the ground line portion and the negative power supply line portion It has and a bypass capacitor connected between the above-described object can be achieved.
リクス基板は、絶縁性基板上に複数の走査線及び信号線
が交差して形成され、走査線と信号線とで囲まれた各領
域に絵素電極と、各絵素電極を駆動するための薄膜トラ
ンジスタとがマトリクス状に配置されたアクティブマト
リクス基板において、各走査線毎に又は各信号線毎に接
続された論理・駆動回路と、各論理・駆動回路が並列状
態となるように各論理・駆動回路に接続された正電源ラ
イン、負電源ライン及びグランドラインと、各論理・駆
動回路毎に、隣接する論理・駆動回路との接続点を越え
ない範囲内にある正電源ライン部分と負電源ライン部分
との間、もしくは同じ範囲内のグランドライン部分と該
正電源ライン部分との間及び該グランドライン部分と該
負電源ライン部分との間を接続するバイパスコンデンサ
とを具備しており、そのことにより上記目的が達成され
る。An active matrix substrate of the present invention is formed by intersecting a plurality of scanning lines and signal lines on an insulating substrate, and painting an area in each region surrounded by the scanning lines and the signal lines. In an active matrix substrate in which element electrodes and thin film transistors for driving each pixel electrode are arranged in a matrix, a logic / driving circuit connected to each scanning line or each signal line, and each logic / driving circuit. The positive power supply line, negative power supply line, and ground line connected to each logic / drive circuit so that the drive circuits are in parallel state, and the connection point between each logic / drive circuit and the adjacent logic / drive circuit is exceeded. Between a positive power supply line portion and a negative power supply line portion within a non-existing range, or between a ground line portion and the positive power supply line portion within the same range, and the ground line portion and the negative power supply line portion It has and a bypass capacitor connected between the above-described object can be achieved.
【００１２】前記バイパスコンデンサとしては、薄膜ト
ランジスタを構成する導電膜及び絶縁膜と同一材料で形
成してもよい。The bypass capacitor may be made of the same material as the conductive film and the insulating film that form the thin film transistor.
ランジスタを構成する導電膜及び絶縁膜と同一材料で形
成してもよい。The bypass capacitor may be made of the same material as the conductive film and the insulating film that form the thin film transistor.
【００１３】[0013]
【作用】本発明にあっては、各論理・駆動回路毎におけ
る電源ライン−グランドライン間又は電源ライン同士の
間がバイパスコンデンサで接続されている、つまり分布
状にバイパスコンデンサが設けられているので、正、負
電源ラインのインピーダンスが低くなると共にノイズを
低減できる。また、薄膜トランジスタを構成する導電膜
及び絶縁膜と同一材料でコンデンサを形成する場合に
は、薄膜トランジスタと同じプロセスでの形成が可能と
なる。In the present invention, the power supply line and the ground line or the power supply lines in each logic / driving circuit are connected by a bypass capacitor, that is, the bypass capacitors are provided in a distributed manner. The noise of the positive and negative power supply lines can be reduced and the noise can be reduced. Further, when the capacitor is formed of the same material as the conductive film and the insulating film forming the thin film transistor, it can be formed in the same process as that of the thin film transistor.
る電源ライン−グランドライン間又は電源ライン同士の
間がバイパスコンデンサで接続されている、つまり分布
状にバイパスコンデンサが設けられているので、正、負
電源ラインのインピーダンスが低くなると共にノイズを
低減できる。また、薄膜トランジスタを構成する導電膜
及び絶縁膜と同一材料でコンデンサを形成する場合に
は、薄膜トランジスタと同じプロセスでの形成が可能と
なる。In the present invention, the power supply line and the ground line or the power supply lines in each logic / driving circuit are connected by a bypass capacitor, that is, the bypass capacitors are provided in a distributed manner. The noise of the positive and negative power supply lines can be reduced and the noise can be reduced. Further, when the capacitor is formed of the same material as the conductive film and the insulating film forming the thin film transistor, it can be formed in the same process as that of the thin film transistor.
【００１４】[0014]
【実施例】本発明の実施例について以下に説明する。EXAMPLES Examples of the present invention will be described below.
【００１５】図１は本実施例のアクティブマトリクス基
板を備えた表示装置を示す等価回路図である。この表示
装置は、液晶等の表示媒体を間に挟んで対向配設される
アクティブマトリクス基板と対向基板とを有し、対向基
板の内面側には対向電極５が形成されている。上記アク
ティブマトリクス基板は、絶縁性基板上に、走査線とし
て機能する多数の平行するゲートバスライン１と、該ラ
イン１に直交し信号線として機能するソースバスライン
２が形成され、ゲートバスライン１とソースバスライン
２との交差位置近傍にＴＦＴ３が配置されており、ＴＦ
Ｔ３にはゲートバスライン１とソースバスライン２とで
囲まれた領域に設けられた絵素電極４が接続されてい
る。FIG. 1 is an equivalent circuit diagram showing a display device having an active matrix substrate of this embodiment. This display device has an active matrix substrate and a counter substrate which are arranged to face each other with a display medium such as liquid crystal interposed therebetween, and a counter electrode 5 is formed on the inner surface side of the counter substrate. In the active matrix substrate, a large number of parallel gate bus lines 1 functioning as scanning lines and a source bus line 2 orthogonal to the line 1 and functioning as a signal line are formed on an insulating substrate. TFT3 is arranged in the vicinity of the intersection of the source bus line 2 and
A pixel electrode 4 provided in a region surrounded by the gate bus line 1 and the source bus line 2 is connected to T3.
板を備えた表示装置を示す等価回路図である。この表示
装置は、液晶等の表示媒体を間に挟んで対向配設される
アクティブマトリクス基板と対向基板とを有し、対向基
板の内面側には対向電極５が形成されている。上記アク
ティブマトリクス基板は、絶縁性基板上に、走査線とし
て機能する多数の平行するゲートバスライン１と、該ラ
イン１に直交し信号線として機能するソースバスライン
２が形成され、ゲートバスライン１とソースバスライン
２との交差位置近傍にＴＦＴ３が配置されており、ＴＦ
Ｔ３にはゲートバスライン１とソースバスライン２とで
囲まれた領域に設けられた絵素電極４が接続されてい
る。FIG. 1 is an equivalent circuit diagram showing a display device having an active matrix substrate of this embodiment. This display device has an active matrix substrate and a counter substrate which are arranged to face each other with a display medium such as liquid crystal interposed therebetween, and a counter electrode 5 is formed on the inner surface side of the counter substrate. In the active matrix substrate, a large number of parallel gate bus lines 1 functioning as scanning lines and a source bus line 2 orthogonal to the line 1 and functioning as a signal line are formed on an insulating substrate. TFT3 is arranged in the vicinity of the intersection of the source bus line 2 and
A pixel electrode 4 provided in a region surrounded by the gate bus line 1 and the source bus line 2 is connected to T3.
【００１６】かかる構成の表示装置において、絵素電極
４と対向電極５との間に絵素が形成されており、また個
々のゲートバスライン１には、ＴＦＴ３を駆動するシフ
トレジスタ等からなる駆動波形形成用の論理・駆動回路
６が接続されている。各論理・駆動回路６には、それぞ
れ正電源ライン７、グランドライン８及び負電源ライン
９が従来同様に接続されている。具体的には、外部接続
用端子７ａに一端側を接続した正電源ライン７の他端及
びその途中が各論理・駆動回路６に接続されている。同
様に、外部接続用端子８ａに一端側を接続したグランド
ライン８の他端及びその途中が、外部接続用端子９ａに
一端側を接続した負電源ライン９の他端及びその途中が
各論理・駆動回路６に接続されている。In the display device having such a structure, a picture element is formed between the picture element electrode 4 and the counter electrode 5, and each gate bus line 1 is driven by a shift register or the like for driving the TFT 3. A logic / drive circuit 6 for waveform formation is connected. A positive power supply line 7, a ground line 8 and a negative power supply line 9 are connected to each logic / driving circuit 6 as in the conventional case. Specifically, the other end of the positive power supply line 7 whose one end side is connected to the external connection terminal 7a and the middle thereof are connected to each logic / drive circuit 6. Similarly, the other end of the ground line 8 whose one end side is connected to the external connection terminal 8a and its midpoint is the other end of the negative power supply line 9 whose one end side is connected to the external connection terminal 9a and its midpoint It is connected to the drive circuit 6.
４と対向電極５との間に絵素が形成されており、また個
々のゲートバスライン１には、ＴＦＴ３を駆動するシフ
トレジスタ等からなる駆動波形形成用の論理・駆動回路
６が接続されている。各論理・駆動回路６には、それぞ
れ正電源ライン７、グランドライン８及び負電源ライン
９が従来同様に接続されている。具体的には、外部接続
用端子７ａに一端側を接続した正電源ライン７の他端及
びその途中が各論理・駆動回路６に接続されている。同
様に、外部接続用端子８ａに一端側を接続したグランド
ライン８の他端及びその途中が、外部接続用端子９ａに
一端側を接続した負電源ライン９の他端及びその途中が
各論理・駆動回路６に接続されている。In the display device having such a structure, a picture element is formed between the picture element electrode 4 and the counter electrode 5, and each gate bus line 1 is driven by a shift register or the like for driving the TFT 3. A logic / drive circuit 6 for waveform formation is connected. A positive power supply line 7, a ground line 8 and a negative power supply line 9 are connected to each logic / driving circuit 6 as in the conventional case. Specifically, the other end of the positive power supply line 7 whose one end side is connected to the external connection terminal 7a and the middle thereof are connected to each logic / drive circuit 6. Similarly, the other end of the ground line 8 whose one end side is connected to the external connection terminal 8a and its midpoint is the other end of the negative power supply line 9 whose one end side is connected to the external connection terminal 9a and its midpoint It is connected to the drive circuit 6.
【００１７】上記正電源ライン７、グランドライン８及
び負電源ライン９は、ＴＦＴ３の形成に使用したＴｉ、
Ｔａ、Ａｌ等の金属からなる導電膜として形成されてい
る。即ち、ＴＦＴ３は、導電材料からなるゲート電極
と、このゲート電極に対して絶縁膜を間に介して形成さ
れる導電材料からなるソース電極及びドレイン電極とを
有する。そのゲート電極、ソース電極又はドレイン電極
に使用する金属であるＴｉ、Ｔａ、Ａｌ等を用いてい
る。このようにＴＦＴ３と同一材料を使用する場合に
は、ＴＦＴ３と同時に正電源ライン７、グランドライン
８又は負電源ライン９を形成でき、製造プロセスを簡略
化できる利点がある。The positive power supply line 7, the ground line 8 and the negative power supply line 9 are made of Ti used for forming the TFT 3,
It is formed as a conductive film made of a metal such as Ta or Al. That is, the TFT 3 has a gate electrode made of a conductive material, and a source electrode and a drain electrode made of a conductive material formed on the gate electrode with an insulating film interposed therebetween. The metal used for the gate electrode, the source electrode, or the drain electrode is Ti, Ta, Al, or the like. When the same material as the TFT 3 is used as described above, the positive power supply line 7, the ground line 8 or the negative power supply line 9 can be formed at the same time as the TFT 3, which is advantageous in that the manufacturing process can be simplified.
び負電源ライン９は、ＴＦＴ３の形成に使用したＴｉ、
Ｔａ、Ａｌ等の金属からなる導電膜として形成されてい
る。即ち、ＴＦＴ３は、導電材料からなるゲート電極
と、このゲート電極に対して絶縁膜を間に介して形成さ
れる導電材料からなるソース電極及びドレイン電極とを
有する。そのゲート電極、ソース電極又はドレイン電極
に使用する金属であるＴｉ、Ｔａ、Ａｌ等を用いてい
る。このようにＴＦＴ３と同一材料を使用する場合に
は、ＴＦＴ３と同時に正電源ライン７、グランドライン
８又は負電源ライン９を形成でき、製造プロセスを簡略
化できる利点がある。The positive power supply line 7, the ground line 8 and the negative power supply line 9 are made of Ti used for forming the TFT 3,
It is formed as a conductive film made of a metal such as Ta or Al. That is, the TFT 3 has a gate electrode made of a conductive material, and a source electrode and a drain electrode made of a conductive material formed on the gate electrode with an insulating film interposed therebetween. The metal used for the gate electrode, the source electrode, or the drain electrode is Ti, Ta, Al, or the like. When the same material as the TFT 3 is used as described above, the positive power supply line 7, the ground line 8 or the negative power supply line 9 can be formed at the same time as the TFT 3, which is advantageous in that the manufacturing process can be simplified.
【００１８】また、隣合うゲートバスライン１にそれぞ
れ接続された隣接する論理・駆動回路同士６、６は、コ
ントロール信号ライン１０を介して接続されており、こ
のコントロール信号ライン１０を伝送されるコントロー
ル信号により駆動されて、順次ゲートバスライン１にＴ
ＦＴ３をＯＮする電圧を印加する。これによりＴＦＴ３
がＯＮとなった絵素に、ソースバスライン２を伝送され
る画像信号により書き込みが行われる。Further, the adjacent logic / driving circuits 6 and 6 which are respectively connected to the adjacent gate bus lines 1 are connected via the control signal line 10, and the control transmitted through the control signal line 10 is controlled. Driven by a signal, T is sequentially applied to the gate bus line 1.
A voltage that turns on FT3 is applied. This allows TFT3
Writing is performed by the image signal transmitted through the source bus line 2 to the picture element whose is turned ON.
れ接続された隣接する論理・駆動回路同士６、６は、コ
ントロール信号ライン１０を介して接続されており、こ
のコントロール信号ライン１０を伝送されるコントロー
ル信号により駆動されて、順次ゲートバスライン１にＴ
ＦＴ３をＯＮする電圧を印加する。これによりＴＦＴ３
がＯＮとなった絵素に、ソースバスライン２を伝送され
る画像信号により書き込みが行われる。Further, the adjacent logic / driving circuits 6 and 6 which are respectively connected to the adjacent gate bus lines 1 are connected via the control signal line 10, and the control transmitted through the control signal line 10 is controlled. Driven by a signal, T is sequentially applied to the gate bus line 1.
A voltage that turns on FT3 is applied. This allows TFT3
Writing is performed by the image signal transmitted through the source bus line 2 to the picture element whose is turned ON.
【００１９】各論理・駆動回路６における正電源ライン
７とグランドライン８との間及びグランドライン８と負
電源ライン９との間には、電源ラインを低インピーダン
ス化し、かつノイズを除去するためのバイパスコンデン
サ１２ａ、１２ｂが形成されている。具体的には、各論
理・駆動回路６毎のバイパスコンデンサ１２ａの一端
は、外部接続用端子７ａ又は電源ライン７の他の論理・
駆動回路６との接続部を越えない箇所に位置し、他端は
外部接続用端子８ａ又はグランドライン８の他の論理・
駆動回路６との接続部を越えない箇所に位置する。ま
た、同様に、各論理・駆動回路６毎のバイパスコンデン
サ１２ｂの一端は、外部接続用端子８ａ又はグランドラ
イン８の他の論理・駆動回路６との接続部を越えない箇
所に位置し、他端は外部接続用端子９ａ又は負電源ライ
ン９の他の論理・駆動回路６との接続部を越えない箇所
に位置する。Between the positive power supply line 7 and the ground line 8 and between the ground line 8 and the negative power supply line 9 in each logic / driving circuit 6, the power supply line has a low impedance and noise is removed. Bypass capacitors 12a and 12b are formed. Specifically, one end of the bypass capacitor 12a for each logic / drive circuit 6 is connected to the external connection terminal 7a or another logic / power supply line 7
It is located at a position that does not exceed the connection with the drive circuit 6, and the other end is connected to the external connection terminal 8a or other logic / ground line 8
It is located at a position where the connection with the drive circuit 6 is not exceeded. Similarly, one end of the bypass capacitor 12b for each logic / driving circuit 6 is located at a position that does not exceed the connection portion of the external connection terminal 8a or the ground line 8 with another logic / driving circuit 6, The end is located at a position which does not exceed the external connection terminal 9a or the connection portion of the negative power supply line 9 with another logic / drive circuit 6.
７とグランドライン８との間及びグランドライン８と負
電源ライン９との間には、電源ラインを低インピーダン
ス化し、かつノイズを除去するためのバイパスコンデン
サ１２ａ、１２ｂが形成されている。具体的には、各論
理・駆動回路６毎のバイパスコンデンサ１２ａの一端
は、外部接続用端子７ａ又は電源ライン７の他の論理・
駆動回路６との接続部を越えない箇所に位置し、他端は
外部接続用端子８ａ又はグランドライン８の他の論理・
駆動回路６との接続部を越えない箇所に位置する。ま
た、同様に、各論理・駆動回路６毎のバイパスコンデン
サ１２ｂの一端は、外部接続用端子８ａ又はグランドラ
イン８の他の論理・駆動回路６との接続部を越えない箇
所に位置し、他端は外部接続用端子９ａ又は負電源ライ
ン９の他の論理・駆動回路６との接続部を越えない箇所
に位置する。Between the positive power supply line 7 and the ground line 8 and between the ground line 8 and the negative power supply line 9 in each logic / driving circuit 6, the power supply line has a low impedance and noise is removed. Bypass capacitors 12a and 12b are formed. Specifically, one end of the bypass capacitor 12a for each logic / drive circuit 6 is connected to the external connection terminal 7a or another logic / power supply line 7
It is located at a position that does not exceed the connection with the drive circuit 6, and the other end is connected to the external connection terminal 8a or other logic / ground line 8
It is located at a position where the connection with the drive circuit 6 is not exceeded. Similarly, one end of the bypass capacitor 12b for each logic / driving circuit 6 is located at a position that does not exceed the connection portion of the external connection terminal 8a or the ground line 8 with another logic / driving circuit 6, The end is located at a position which does not exceed the external connection terminal 9a or the connection portion of the negative power supply line 9 with another logic / drive circuit 6.
【００２０】図２はバイパスコンデンサ１２ａ、１２ｂ
が形成された部分の拡大平面図を示し、図３は図２のＩ
−Ｉ線に沿った断面図を示す。バイパスコンデンサ１２
ａは、例えばＴａ等の導電性金属からなるグランドライ
ン８の途中を正電源ライン７側に広げて対向電極８ｂを
形成し、またＴｉ等の導電性金属からなる正電源ライン
７の途中をグランドライン８側に広げて対向電極７ｂを
形成し、両対向電極８ｂ、７ｂの対向する部分と、両対
向電極８ｂ、７ｂの間に存在する、例えばＳｉＮｘ等の
絶縁膜１３とにより構成される。他方のバイパスコンデ
ンサ１２ｂは、前記グランドライン８の途中を負電源ラ
イン９側に広げて対向電極８ｃを形成し、また正電源ラ
イン７と同一材料からなる負電源ライン９の途中をグラ
ンドライン８側に広げて対向電極９ｂを形成し、両対向
電極８ｃ、９ｂの対向する部分と、両対向電極８ｃ、９
ｂの間に存在する絶縁膜１３とにより構成される。な
お、図３中の１４はアクティブマトリクス基板のベース
となる絶縁性基板を示す。FIG. 2 shows the bypass capacitors 12a and 12b.
FIG. 3 is an enlarged plan view of a portion in which is formed, and FIG.
A sectional view taken along line -I is shown. Bypass capacitor 12
a is a counter electrode 8b formed by expanding the middle of the ground line 8 made of a conductive metal such as Ta to the positive power supply line 7 side, and the middle of the positive power supply line 7 made of a conductive metal such as Ti is grounded. The counter electrode 7b is formed by spreading it to the line 8 side, and is constituted by the facing portions of the both counter electrodes 8b and 7b and the insulating film 13 such as SiNx existing between the both counter electrodes 8b and 7b. The other bypass capacitor 12b extends the midway of the ground line 8 toward the negative power supply line 9 side to form a counter electrode 8c, and the midway of the negative power supply line 9 made of the same material as the positive power supply line 7 is connected to the ground line 8 side. To form the counter electrode 9b, and the counter electrodes 8c and 9b facing each other and the counter electrodes 8c and 9b.
It is constituted by the insulating film 13 existing between b. In addition, reference numeral 14 in FIG. 3 denotes an insulating substrate serving as a base of the active matrix substrate.
が形成された部分の拡大平面図を示し、図３は図２のＩ
−Ｉ線に沿った断面図を示す。バイパスコンデンサ１２
ａは、例えばＴａ等の導電性金属からなるグランドライ
ン８の途中を正電源ライン７側に広げて対向電極８ｂを
形成し、またＴｉ等の導電性金属からなる正電源ライン
７の途中をグランドライン８側に広げて対向電極７ｂを
形成し、両対向電極８ｂ、７ｂの対向する部分と、両対
向電極８ｂ、７ｂの間に存在する、例えばＳｉＮｘ等の
絶縁膜１３とにより構成される。他方のバイパスコンデ
ンサ１２ｂは、前記グランドライン８の途中を負電源ラ
イン９側に広げて対向電極８ｃを形成し、また正電源ラ
イン７と同一材料からなる負電源ライン９の途中をグラ
ンドライン８側に広げて対向電極９ｂを形成し、両対向
電極８ｃ、９ｂの対向する部分と、両対向電極８ｃ、９
ｂの間に存在する絶縁膜１３とにより構成される。な
お、図３中の１４はアクティブマトリクス基板のベース
となる絶縁性基板を示す。FIG. 2 shows the bypass capacitors 12a and 12b.
FIG. 3 is an enlarged plan view of a portion in which is formed, and FIG.
A sectional view taken along line -I is shown. Bypass capacitor 12
a is a counter electrode 8b formed by expanding the middle of the ground line 8 made of a conductive metal such as Ta to the positive power supply line 7 side, and the middle of the positive power supply line 7 made of a conductive metal such as Ti is grounded. The counter electrode 7b is formed by spreading it to the line 8 side, and is constituted by the facing portions of the both counter electrodes 8b and 7b and the insulating film 13 such as SiNx existing between the both counter electrodes 8b and 7b. The other bypass capacitor 12b extends the midway of the ground line 8 toward the negative power supply line 9 side to form a counter electrode 8c, and the midway of the negative power supply line 9 made of the same material as the positive power supply line 7 is connected to the ground line 8 side. To form the counter electrode 9b, and the counter electrodes 8c and 9b facing each other and the counter electrodes 8c and 9b.
It is constituted by the insulating film 13 existing between b. In addition, reference numeral 14 in FIG. 3 denotes an insulating substrate serving as a base of the active matrix substrate.
【００２１】かかる構成のバイパスコンデンサ１２ａ及
び１２ｂの形成は、特別なプロセスは必要なく、ＴＦＴ
３を形成する際のプロセスを利用して、同時に、かつ安
易に作ることができる。その理由は次の通りである。Ｔ
ＦＴ３は、導電材料からなるゲート電極と、このゲート
電極に対して絶縁膜を間に介して形成される導電材料か
らなるソース電極及びドレイン電極とを有する。このた
め、ＴＦＴ３の絶縁膜を形成するときに、前記絶縁膜１
３を同時に形成し、ＴＦＴ３の絶縁膜の下にある電極を
形成するときにグランドライン８の対向電極８ｂ、８ｃ
を、ＴＦＴ３の絶縁膜の上にある電極を形成するときに
正電源ライン７の対向電極７ｂ及び負電源ライン９の対
向電極９ｂを形成すればよいからである。なお、バイパ
スコンデンサ１２ａ及び１２ｂは、ＴＦＴ３を形成する
際のプロセスを利用せず、別工程で形成するようにして
もよいことはもちろんである。No special process is required to form the bypass capacitors 12a and 12b having such a structure, and the TFTs
Using the process of forming 3, it can be easily made at the same time. The reason is as follows. T
The FT 3 has a gate electrode made of a conductive material, and a source electrode and a drain electrode made of a conductive material formed on the gate electrode with an insulating film interposed therebetween. Therefore, when forming the insulating film of the TFT 3, the insulating film 1
3 are formed at the same time and the electrodes under the insulating film of the TFT 3 are formed, the counter electrodes 8b and 8c of the ground line 8 are formed.
This is because the counter electrode 7b of the positive power supply line 7 and the counter electrode 9b of the negative power supply line 9 may be formed when the electrodes on the insulating film of the TFT 3 are formed. Of course, the bypass capacitors 12a and 12b may be formed in separate steps without using the process for forming the TFT 3.
び１２ｂの形成は、特別なプロセスは必要なく、ＴＦＴ
３を形成する際のプロセスを利用して、同時に、かつ安
易に作ることができる。その理由は次の通りである。Ｔ
ＦＴ３は、導電材料からなるゲート電極と、このゲート
電極に対して絶縁膜を間に介して形成される導電材料か
らなるソース電極及びドレイン電極とを有する。このた
め、ＴＦＴ３の絶縁膜を形成するときに、前記絶縁膜１
３を同時に形成し、ＴＦＴ３の絶縁膜の下にある電極を
形成するときにグランドライン８の対向電極８ｂ、８ｃ
を、ＴＦＴ３の絶縁膜の上にある電極を形成するときに
正電源ライン７の対向電極７ｂ及び負電源ライン９の対
向電極９ｂを形成すればよいからである。なお、バイパ
スコンデンサ１２ａ及び１２ｂは、ＴＦＴ３を形成する
際のプロセスを利用せず、別工程で形成するようにして
もよいことはもちろんである。No special process is required to form the bypass capacitors 12a and 12b having such a structure, and the TFTs
Using the process of forming 3, it can be easily made at the same time. The reason is as follows. T
The FT 3 has a gate electrode made of a conductive material, and a source electrode and a drain electrode made of a conductive material formed on the gate electrode with an insulating film interposed therebetween. Therefore, when forming the insulating film of the TFT 3, the insulating film 1
3 are formed at the same time and the electrodes under the insulating film of the TFT 3 are formed, the counter electrodes 8b and 8c of the ground line 8 are formed.
This is because the counter electrode 7b of the positive power supply line 7 and the counter electrode 9b of the negative power supply line 9 may be formed when the electrodes on the insulating film of the TFT 3 are formed. Of course, the bypass capacitors 12a and 12b may be formed in separate steps without using the process for forming the TFT 3.
【００２２】上記実施例では論理・駆動回路６を各ゲー
トバスライン１に接続しているが、本発明はこれに限ら
ず、各ソースバスライン２に接続した場合にあっても同
様に適用できる。Although the logic / driving circuit 6 is connected to each gate bus line 1 in the above embodiment, the present invention is not limited to this, and can be similarly applied to the case where each source bus line 2 is connected. ..
トバスライン１に接続しているが、本発明はこれに限ら
ず、各ソースバスライン２に接続した場合にあっても同
様に適用できる。Although the logic / driving circuit 6 is connected to each gate bus line 1 in the above embodiment, the present invention is not limited to this, and can be similarly applied to the case where each source bus line 2 is connected. ..
【００２３】また、電源ラインを低インピーダンス化
し、かつノイズを除去するためのバイパスコンデンサ
は、上記実施例では電源ラインとグランドラインとの間
に設けるようにしているが、各論理・駆動回路毎におけ
る電源ライン同士の間に設けるようにしてもよい。Further, the bypass capacitor for lowering the impedance of the power supply line and removing the noise is provided between the power supply line and the ground line in the above embodiment, but in each logic / driving circuit. It may be provided between the power supply lines.
し、かつノイズを除去するためのバイパスコンデンサ
は、上記実施例では電源ラインとグランドラインとの間
に設けるようにしているが、各論理・駆動回路毎におけ
る電源ライン同士の間に設けるようにしてもよい。Further, the bypass capacitor for lowering the impedance of the power supply line and removing the noise is provided between the power supply line and the ground line in the above embodiment, but in each logic / driving circuit. It may be provided between the power supply lines.
【００２４】[0024]
【発明の効果】本発明による場合には、表示装置の大型
化に伴って正、負電源ラインが長くなったとしても、各
電源ラインを低インビーダンス化することが可能とな
り、これにより論理・駆動回路の総てに均一に安定した
電源を供給することができ、また可能となる。また、外
来ノイズの影響を受けにくくなり、論理・駆動回路が誤
動作する可能性を小さくできると共に、外部コンデンサ
を廃止してコストを低減化することができる。According to the present invention, even if the positive and negative power supply lines become longer as the display device becomes larger, it is possible to reduce the impedance of each power supply line. -It is possible and possible to supply a stable power supply to all of the drive circuits. Further, the influence of external noise is reduced, the possibility that the logic / drive circuit malfunctions can be reduced, and the cost can be reduced by eliminating the external capacitor.
化に伴って正、負電源ラインが長くなったとしても、各
電源ラインを低インビーダンス化することが可能とな
り、これにより論理・駆動回路の総てに均一に安定した
電源を供給することができ、また可能となる。また、外
来ノイズの影響を受けにくくなり、論理・駆動回路が誤
動作する可能性を小さくできると共に、外部コンデンサ
を廃止してコストを低減化することができる。According to the present invention, even if the positive and negative power supply lines become longer as the display device becomes larger, it is possible to reduce the impedance of each power supply line. -It is possible and possible to supply a stable power supply to all of the drive circuits. Further, the influence of external noise is reduced, the possibility that the logic / drive circuit malfunctions can be reduced, and the cost can be reduced by eliminating the external capacitor.
【図１】本発明のアクティブマトリクス基板を備えた表
示装置を示す等価回路図。FIG. 1 is an equivalent circuit diagram showing a display device including an active matrix substrate of the present invention.
示装置を示す等価回路図。FIG. 1 is an equivalent circuit diagram showing a display device including an active matrix substrate of the present invention.
【図２】コンデンサ１２ａ、１２ｂ部分の拡大平面図。FIG. 2 is an enlarged plan view of capacitors 12a and 12b.
【図３】図２のＩ−Ｉ線に沿った断面図。3 is a cross-sectional view taken along the line I-I of FIG.
【図４】従来のアクティブマトリクス基板を備えた表示
装置を示す等価回路図。FIG. 4 is an equivalent circuit diagram showing a display device including a conventional active matrix substrate.
装置を示す等価回路図。FIG. 4 is an equivalent circuit diagram showing a display device including a conventional active matrix substrate.
１ ゲートバスライン ２ ソースバスライン ３ ＴＦＴ ４ 絵素電極 ５ 対向電極 ６ 論理・駆動回路 ７ 正電源ライン ８ グランドライン ９ 負電源ライン １０ コントロール信号ライン １２ａ バイパスコンデンサ １２ｂ バイパスコンデンサ １３ 絶縁膜 １４ 絶縁性基板 1 Gate Bus Line 2 Source Bus Line 3 TFT 4 Picture Element Electrode 5 Counter Electrode 6 Logic / Drive Circuit 7 Positive Power Supply Line 8 Ground Line 9 Negative Power Supply Line 10 Control Signal Line 12a Bypass Capacitor 12b Bypass Capacitor 13 Insulating Film 14 Insulating Substrate
フロントページの続き (72)発明者 黒田 美和 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内(72) Inventor Miwa Kuroda 22-22 Nagaikecho, Abeno-ku, Osaka, Osaka (72) Inventor Makoto Miyago, 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Prefecture
Claims (2)
- 【請求項１】絶縁性基板上に複数の走査線及び信号線が
交差して形成され、走査線と信号線とで囲まれた各領域
に絵素電極と、各絵素電極を駆動するための薄膜トラン
ジスタとがマトリクス状に配置されたアクティブマトリ
クス基板において、 各走査線毎に又は各信号線毎に接続された論理・駆動回
路と、 各論理・駆動回路が並列状態となるように各論理・駆動
回路に接続された正電源ライン、負電源ライン及びグラ
ンドラインと、 各論理・駆動回路毎に、隣接する論理・駆動回路との接
続点を越えない範囲内にある正電源ライン部分と負電源
ライン部分との間、もしくは同じ範囲内のグランドライ
ン部分と該正電源ライン部分との間及び該グランドライ
ン部分と該負電源ライン部分との間を接続するバイパス
コンデンサとを具備するアクティブマトリクス基板。1. A plurality of scanning lines and signal lines are formed on an insulating substrate so as to intersect with each other, and a pixel electrode is driven in each region surrounded by the scanning line and the signal line and each pixel electrode is driven. In the active matrix substrate in which the thin film transistors are arranged in a matrix, the logic / driving circuit connected to each scanning line or each signal line and each logic / driving circuit are arranged in parallel. Positive power supply line, negative power supply line and ground line connected to the drive circuit, and for each logic / drive circuit, the positive power supply line part and the negative power supply within the connection point between the adjacent logic / drive circuit An bypass capacitor that connects between the line portion or between the ground line portion and the positive power supply line portion within the same range and between the ground line portion and the negative power supply line portion. Ibumatorikusu board. - 【請求項２】前記コンデンサが薄膜トランジスタを構成
する導電膜及び絶縁膜と同一材料で形成される請求項１
記載のアクティブマトリクス基板。2. The capacitor is formed of the same material as a conductive film and an insulating film forming a thin film transistor.
The active matrix substrate described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34538891A JP2735722B2 (en) | 1991-12-26 | 1991-12-26 | Active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34538891A JP2735722B2 (en) | 1991-12-26 | 1991-12-26 | Active matrix substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173182A true JPH05173182A (en) | 1993-07-13 |
| JP2735722B2 JP2735722B2 (en) | 1998-04-02 |
Family
ID=18376263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34538891A Expired - Lifetime JP2735722B2 (en) | 1991-12-26 | 1991-12-26 | Active matrix substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735722B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004069993A (en) * | 2002-08-06 | 2004-03-04 | Sony Corp | Semiconductor device |
| JP2007286589A (en) * | 2006-03-20 | 2007-11-01 | Seiko Epson Corp | Electro-optical apparatus and electronic equipment provided with the same |
| KR100813138B1 (en) * | 2005-08-12 | 2008-03-17 | 세이코 엡슨 가부시키가이샤 | Signal transmission circuit, electro-optical device, and electronic apparatus |
-
1991
- 1991-12-26 JP JP34538891A patent/JP2735722B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004069993A (en) * | 2002-08-06 | 2004-03-04 | Sony Corp | Semiconductor device |
| KR100813138B1 (en) * | 2005-08-12 | 2008-03-17 | 세이코 엡슨 가부시키가이샤 | Signal transmission circuit, electro-optical device, and electronic apparatus |
| JP2007286589A (en) * | 2006-03-20 | 2007-11-01 | Seiko Epson Corp | Electro-optical apparatus and electronic equipment provided with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735722B2 (en) | 1998-04-02 |
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