JPH05160362A - Manufacture of stacked dram - Google Patents
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 38
- 230000002093 peripheral effect Effects 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000003860 storage Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 15
- 239000001257 hydrogen Substances 0.000 abstract description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 63
- 239000011229 interlayer Substances 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005245 sintering Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スタックト型ＤＲＡＭ
の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a stacked DRAM.
Manufacturing method.
【０００２】[0002]
【従来の技術】現在、ＤＲＡＭメモリセルはスタックト
型が主流である。メモリセル部と周辺回路部とを有する
従来のスタックト型ＤＲＡＭの製造においては、メモリ
セル部にプレート電極層（第３のポリシリコン層）を形
成した後、メモリセル部のプレート電極層上及び周辺回
路部の第１の層間絶縁層上にシリコン窒化膜を堆積させ
る。次に、シリコン窒化膜上に第２の層間絶縁層を形成
する。そしてかかるシリコン窒化膜をストッパーとし
て、周辺回路部上の第２の層間絶縁層を除去するために
ウェットエッチングを行っている。また、周辺回路部の
かかるウェットエッチングの後、周辺回路部にアルミニ
ウム配線のためのコンタクトホールを形成し、次いで水
素シンター処理を行う。この水素シンター処理の目的
は、メモリセル部のＬＯＣＯＳ構造におけるバーズピー
クのダンブリングボンドを水素（Ｈ）と結合させること
によってリーク電流を減少させることにある。2. Description of the Related Art Currently, a stacked type DRAM memory cell is predominant. In manufacturing a conventional stacked type DRAM having a memory cell portion and a peripheral circuit portion, a plate electrode layer (third polysilicon layer) is formed on the memory cell portion, and then on and around the plate electrode layer of the memory cell portion. A silicon nitride film is deposited on the first interlayer insulating layer of the circuit section. Next, a second interlayer insulating layer is formed on the silicon nitride film. Then, using the silicon nitride film as a stopper, wet etching is performed to remove the second interlayer insulating layer on the peripheral circuit portion. After the wet etching of the peripheral circuit portion, contact holes for aluminum wiring are formed in the peripheral circuit portion, and then hydrogen sintering treatment is performed. The purpose of this hydrogen sinter treatment is to reduce the leak current by combining the dumbling bond of the bird's peak in the LOCOS structure of the memory cell portion with hydrogen (H).
【０００３】[0003]
【発明が解決しようとする課題】メモリセル部のプレー
ト電極層（第３のポリシリコン層）上にシリコン窒化膜
が残存すると、水素シンター処理を行っても水素がメモ
リセル部に充分拡散されず、メモリセルのデータ保持特
性が悪化するという問題がある。このため、図４の
（Ａ）に示すように、メモリセル部のプレート電極層３
４上にＣＶＤにてＳｉＯ2 膜５０を形成し、その上にシ
リコン窒化膜を堆積させた後、レジストのパターニング
を行いリアクティブ・イオン・エッチング（ＲＩＥ）に
てメモリセル部のシリコン窒化膜を除去し、周辺回路部
上にのみシリコン窒化膜２４を残す必要がある。尚、図
４の（Ａ）中、３０は第１の層間絶縁層、３２は蓄積電
極層、３６は第２の層間絶縁層である。このようなメモ
リセル部上のシリコン窒化膜を除去するといった煩雑な
工程は除くことが好ましい。When the silicon nitride film remains on the plate electrode layer (third polysilicon layer) of the memory cell portion, hydrogen is not sufficiently diffused into the memory cell portion even if the hydrogen sintering process is performed. However, there is a problem that the data retention characteristic of the memory cell is deteriorated. Therefore, as shown in FIG. 4A, the plate electrode layer 3 in the memory cell portion is
A SiO 2 film 50 is formed on the substrate 4 by CVD, a silicon nitride film is deposited on the SiO 2 film 50, resist patterning is performed, and the silicon nitride film in the memory cell portion is removed by reactive ion etching (RIE). It is necessary to remove it and leave the silicon nitride film 24 only on the peripheral circuit portion. In FIG. 4A, 30 is a first interlayer insulating layer, 32 is a storage electrode layer, and 36 is a second interlayer insulating layer. It is preferable to eliminate such a complicated process of removing the silicon nitride film on the memory cell portion.
【０００４】また、シリコン窒化膜２４を周辺回路部の
エッチング時のストッパーとして用いると、図４の
（Ｂ）に示すように、周辺回路部のアルミニウム配線の
ためのコンタクトホール形成予定部５２には第１の層間
絶縁層３０が残存する。その結果、かかるコンタクトホ
ール部のアルミニウムカバレッジが良好ではないという
問題を有する。Further, when the silicon nitride film 24 is used as a stopper at the time of etching the peripheral circuit portion, as shown in FIG. 4B, the contact hole formation planned portion 52 for the aluminum wiring of the peripheral circuit portion is formed. The first interlayer insulating layer 30 remains. As a result, there is a problem that the aluminum coverage of the contact hole portion is not good.
【０００５】従って、本発明の目的は、周辺回路部のコ
ンタクトホール部においてアルミニウムカバレッジを良
好なものとすることができ、且つ水素シンター処理時に
メモリセル部において充分に水素を拡散させることがで
きる、メモリセル部及び周辺回路部から成るスタックト
型ＤＲＡＭの製造方法を提供することにある。Therefore, an object of the present invention is to improve the aluminum coverage in the contact hole portion of the peripheral circuit portion, and to sufficiently diffuse hydrogen in the memory cell portion during the hydrogen sintering process. It is an object of the present invention to provide a method for manufacturing a stacked DRAM including a memory cell section and a peripheral circuit section.
【０００６】[0006]
【課題を解決するための手段】上記の目的は、（イ）メ
モリセル部にワード線を、そして周辺回路部にゲート電
極を形成した後、メモリセル部及び周辺回路部の表面に
シリコン窒化膜を形成する工程と、（ロ）シリコン窒化
膜上に絶縁膜を形成した後、メモリセル部上の絶縁膜及
びシリコン窒化膜を除去してワード線の側壁にスぺーサ
を形成する工程と、（ハ）蓄積電極層、誘電体層及びプ
レート電極層を形成する工程と、（ニ）周辺回路部上に
残されたシリコン窒化膜をエッチングストッパーとして
用いて、周辺回路部上の絶縁膜をエッチングによって除
去する工程、とから成ることを特徴とする本発明のスタ
ックト型ＤＲＡＭの製造方法によって達成することがで
きる。The above objects are as follows: (a) After forming a word line in the memory cell portion and a gate electrode in the peripheral circuit portion, a silicon nitride film is formed on the surface of the memory cell portion and the peripheral circuit portion. And (b) forming an insulating film on the silicon nitride film, then removing the insulating film and the silicon nitride film on the memory cell portion to form a spacer on the sidewall of the word line, (C) A step of forming the storage electrode layer, the dielectric layer and the plate electrode layer, and (d) Etching the insulating film on the peripheral circuit part using the silicon nitride film left on the peripheral circuit part as an etching stopper. The method of manufacturing a stacked DRAM according to the present invention is characterized by the following steps.
【０００７】[0007]
【作用】本発明のスタックト型ＤＲＡＭの製造方法にお
いては、上記（ロ）の工程においてメモリセル部上のシ
リコン窒化膜は除去される。従って、後の工程で水素シ
ンター処理を行うときに、シリコン窒化膜による水素拡
散の妨害を無くすことができる。また、上記（ニ）の工
程において、周辺回路部上の絶縁膜はエッチングによっ
て除去され、この時点では、周辺回路部のコンタクトホ
ール形成予定部分にはシリコン窒化膜しか残存しない。
従って、後の工程でアルミニウム配線層を形成すると
き、かかるコンタクトホール部におけるアルミニウムカ
バレッジが良好となる。In the method of manufacturing the stacked DRAM of the present invention, the silicon nitride film on the memory cell portion is removed in the step (b). Therefore, when the hydrogen sintering process is performed in a later step, it is possible to eliminate the interference of hydrogen diffusion by the silicon nitride film. Further, in the step (d), the insulating film on the peripheral circuit portion is removed by etching, and at this time, only the silicon nitride film remains in the contact hole formation planned portion of the peripheral circuit portion.
Therefore, when the aluminum wiring layer is formed in the subsequent step, the aluminum coverage in the contact hole portion becomes good.
【０００８】[0008]
【実施例】以下、本発明を実施例に基づき、図１乃至図
３を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on embodiments with reference to FIGS.
【０００９】シリコン基板１にＬＯＣＯＳ構造から成る
素子分離酸化膜１０を形成した後、第１のポリシリコン
層１２をシリコン基板上に形成し、次いで周辺回路部の
みパターニングを行いゲート電極１４を形成する（図１
の（Ａ）参照）。尚、図１ではフォトリソグラフィにお
ける焦点深度を確保するためにリセス構造を採用してい
る。After forming an element isolation oxide film 10 having a LOCOS structure on a silicon substrate 1, a first polysilicon layer 12 is formed on the silicon substrate, and then only a peripheral circuit portion is patterned to form a gate electrode 14. (Fig. 1
(See (A)). Incidentally, in FIG. 1, a recess structure is adopted to secure the depth of focus in photolithography.
【００１０】次に、周辺回路部のゲート電極１４にＬＤ
Ｄ（Lightly Doped Drain）構造を形成した後、第１の
ポリシリコン層１２上に第１のＳｉＯ2 膜１６を堆積さ
せる。そして、周辺回路部の第１のＳｉＯ2 膜１６をエ
ッチングして周辺回路部のゲート電極にサイドウォール
１８を形成する（図１の（Ｂ）参照）。同時に、メモリ
セル部の第１のＳｉＯ2 膜１６及び第１のポリシリコン
層１２をパターニングし、メモリセル部にワード線２０
及びオフセット部２２を形成する。尚、オフセット部と
は、後にセルフアラインメント法にて蓄積電極層のため
のコンタクトホールを形成する場合に必要とされるポリ
シリコン層／ＳｉＯ2 膜を指す。Next, an LD is formed on the gate electrode 14 of the peripheral circuit section.
After forming the D (Lightly Doped Drain) structure, the first SiO 2 film 16 is deposited on the first polysilicon layer 12. Then, the first SiO 2 film 16 in the peripheral circuit portion is etched to form the sidewall 18 on the gate electrode in the peripheral circuit portion (see FIG. 1B). At the same time, the first SiO 2 film 16 and the first polysilicon layer 12 in the memory cell portion are patterned, and the word line 20 is formed in the memory cell portion.
And the offset portion 22 is formed. The offset portion refers to a polysilicon layer / SiO 2 film that is required when a contact hole for the storage electrode layer is formed later by the self-alignment method.
【００１１】層間絶縁層の形成、及びソース・ドレイン
領域となる部分のシリコン基板への酸化膜の形成を行っ
た後、イオン注入によってソース・ドレイン領域を形成
する。After forming the interlayer insulating layer and forming the oxide film on the silicon substrate in the portions to be the source / drain regions, the source / drain regions are formed by ion implantation.
【００１２】次に、シリコン基板全面に減圧ＣＶＤにて
シリコン窒化膜２４を堆積させる（図１の（Ｃ）参
照）。このシリコン窒化膜２４が後の工程でウエットエ
ッチングにて周辺回路部上の絶縁膜を除去する際のエッ
チングストッパーとしての役割を果たす。尚、従来のＤ
ＲＡＭ製造方法においては、かかるシリコン窒化膜の形
成は、プレート電極層（第３のポリシリコン層）形成後
に行われる。Next, a silicon nitride film 24 is deposited on the entire surface of the silicon substrate by low pressure CVD (see FIG. 1C). The silicon nitride film 24 serves as an etching stopper when the insulating film on the peripheral circuit portion is removed by wet etching in a later step. The conventional D
In the RAM manufacturing method, the formation of the silicon nitride film is performed after the plate electrode layer (third polysilicon layer) is formed.
【００１３】次に、シリコン窒化膜の上にＳｉＯ2 膜か
ら成る絶縁膜２６（以下、第２のＳｉＯ2 膜ともいう）
を堆積させる（図１の（Ｄ）参照）。そしてメモリセル
部のみにリアクティブ・イオン・エッチング（ＲＩＥ）
処理を行い、ワード線及びオフセット部の側壁にサイド
ウォール２８を形成する（図２の（Ａ）参照）。このと
き、メモリセル部に形成されたワード線２０及びオフセ
ット部２２以外のシリコン窒化膜は除去される。これに
よって、アルミニウム配線のためのコンタクトホール部
形成後に行われる水素拡散が妨げられなくなる。また、
従来のＤＲＡＭ製造方法のように、シリコン窒化膜の独
立した除去工程は不要となる。Next, an insulating film 26 made of a SiO 2 film is formed on the silicon nitride film (hereinafter also referred to as a second SiO 2 film).
Are deposited (see FIG. 1D). Then, reactive ion etching (RIE) is performed only on the memory cell portion.
Then, the sidewalls 28 are formed on the sidewalls of the word line and the offset portion (see FIG. 2A). At this time, the silicon nitride film other than the word line 20 and the offset portion 22 formed in the memory cell portion is removed. As a result, hydrogen diffusion performed after forming the contact hole portion for the aluminum wiring is not hindered. Also,
An independent removal process of the silicon nitride film unlike the conventional DRAM manufacturing method is unnecessary.
【００１４】一方、周辺回路部に堆積された第２のＳｉ
Ｏ2 膜２６Ａは除去されない（図２の（Ａ）参照）。か
かる第２のＳｉＯ2 膜２６Ａは、後の工程で蓄積電極層
（第２のポリシリコン層）及びプレート電極層（第３の
ポリシリコン層）の一部分をＲＩＥにてエッチングする
ときのストッパーとしての役割を果たす。また、かかる
第２のＳｉＯ2 膜２６Ａは後の工程でウェットエッチン
グによって除去される。On the other hand, the second Si deposited on the peripheral circuit portion
The O 2 film 26A is not removed (see FIG. 2A). The second SiO 2 film 26A serves as a stopper when a part of the storage electrode layer (second polysilicon layer) and the plate electrode layer (third polysilicon layer) is etched by RIE in a later step. Play a role. The second SiO 2 film 26A is removed by wet etching in a later process.
【００１５】ＰＳＧから成る第１の層間絶縁層３０を全
面に堆積させた後、蓄積電極層（第２のポリシリコン
層）の電気的接続のために、第１の層間絶縁層３０にセ
ルフアラインメント法にてコンタクトホールを形成す
る。After depositing the first interlayer insulating layer 30 made of PSG on the entire surface, self-alignment is performed on the first interlayer insulating layer 30 for electrical connection of the storage electrode layer (second polysilicon layer). Forming a contact hole by the method.
【００１６】その後、通常の方法にて、蓄積電極層（第
２のポリシリコン層）３２、キャパシタ層（図示せず）
及びプレート電極層（第３のポリシリコン層）３４を形
成する。蓄積電極層３２及びプレート電極層３４の形成
はリアクティブ・イオン・エッチングにて行われるが、
このとき、周辺回路部上に形成された絶縁膜（第２のＳ
ｉＯ2 膜）２６Ａはエッチングストッパーとしての役割
を果たす。Thereafter, the storage electrode layer (second polysilicon layer) 32 and the capacitor layer (not shown) are formed by a usual method.
And a plate electrode layer (third polysilicon layer) 34 is formed. The storage electrode layer 32 and the plate electrode layer 34 are formed by reactive ion etching.
At this time, the insulating film (second S
The iO 2 film) 26A functions as an etching stopper.
【００１７】次いで、プレート電極層上にＢＰＳＧから
成る第２の層間絶縁層３６を堆積させてかかる第２の層
間絶縁層３６をリフロー処理し平坦化する（図２の
（Ｂ）参照）。Then, a second interlayer insulating layer 36 made of BPSG is deposited on the plate electrode layer, and the second interlayer insulating layer 36 is reflowed to be planarized (see FIG. 2B).
【００１８】次にレジストパターンを形成して、周辺回
路上に形成された絶縁膜（第２のＳｉＯ2 膜）２６Ａ及
びその上に形成された各種の層をウェットエッチングに
より除去する。これによって、周辺回路部には極めて薄
いシリコン窒化膜２４しか残らない（図２の（Ｃ）参
照）。シリコン窒化膜２４はエッチングストッパーとし
ての役割を果たす。Next, a resist pattern is formed, and the insulating film (second SiO 2 film) 26A formed on the peripheral circuit and various layers formed thereon are removed by wet etching. As a result, only the extremely thin silicon nitride film 24 remains in the peripheral circuit portion (see FIG. 2C). The silicon nitride film 24 serves as an etching stopper.
【００１９】次いで、第４のポリシリコン層（ビット
線）３８を形成した後、ＢＰＳＧから成る第３の層間絶
縁層４０を堆積させて、アルミニウム配線用のコンタク
トホール部を開孔し、リフロー処理を施す。次いで、水
素シンター処理を行った後、アルミニウム配線４２を形
成する（図３参照）。周辺回路部のコンタクトホール部
には、ほぼ第３の層間絶縁層４０しか存在しないので、
良好なアルミニウムカバレッジ形状を得ることができ
る。Then, after forming a fourth polysilicon layer (bit line) 38, a third interlayer insulating layer 40 made of BPSG is deposited, a contact hole portion for aluminum wiring is opened, and a reflow process is performed. Apply. Then, after performing a hydrogen sintering process, the aluminum wiring 42 is formed (see FIG. 3). Since only the third interlayer insulating layer 40 exists in the contact hole portion of the peripheral circuit portion,
A good aluminum coverage shape can be obtained.
【００２０】以上、好ましい実施例に基づき本発明を説
明したが、本発明はかかる実施例に限定されるものでは
ない。Although the present invention has been described based on the preferred embodiments, the present invention is not limited to such embodiments.
【００２１】例えば、第１のポリシリコン層１２の代わ
りに、ポリサイド層を使用することができる。第１のＳ
ｉＯ2 膜１６あるいは絶縁膜（第２のＳｉＯ2 膜）２６
に代えて、ＴＥＯＳを使用することができる。ＰＳＧか
ら成る第１の層間絶縁層３０を、ＰＳＧとＳｉＯ2 の複
合膜にて置き換えることができる。第２の層間絶縁層３
６あるいは第３の層間絶縁層４０は、ＢＰＳＧに限定さ
れるものではなく、いかなる低融点リフロー膜をも使用
することができる。あるいは又、ＳｉＯ2 層の所謂レジ
ストエッチバックによって形成してもよい。For example, instead of the first polysilicon layer 12, a polycide layer can be used. First S
iO 2 film 16 or insulating film (second SiO 2 film) 26
Alternatively, TEOS can be used. The first interlayer insulating layer 30 made of PSG can be replaced with a composite film of PSG and SiO 2 . Second interlayer insulating layer 3
The sixth or third interlayer insulating layer 40 is not limited to BPSG, and any low melting point reflow film can be used. Alternatively, it may be formed by so-called resist etch back of the SiO 2 layer.
【００２２】本発明のスタックト型ＤＲＡＭの製造方法
によれば、メモリセル部の大部分からシリコン窒化膜が
除去される。従って水素シンター処理時、メモリセル部
への水素拡散が妨げられることはなく、メモリセル部の
データ保持特性を改善することができる。また、メモリ
セル部のシリコン窒化膜の大部分は、メモリセル部にお
けるサイドウォール形成時に除去される。従って、従来
の製造方法で行われている、プレート電極層（第３のポ
リシリコン層）上にシリコン窒化膜を形成した後、メモ
リセル部のシリコン窒化膜を除去するという工程が不要
であり、ＤＲＡＭの製造工程の簡略化を図ることができ
る。According to the method of manufacturing the stacked DRAM of the present invention, the silicon nitride film is removed from most of the memory cell portion. Therefore, during the hydrogen sintering process, the diffusion of hydrogen into the memory cell portion is not hindered, and the data retention characteristic of the memory cell portion can be improved. Further, most of the silicon nitride film in the memory cell portion is removed when the sidewall is formed in the memory cell portion. Therefore, the step of removing the silicon nitride film in the memory cell part after forming the silicon nitride film on the plate electrode layer (third polysilicon layer), which is performed by the conventional manufacturing method, is unnecessary. It is possible to simplify the manufacturing process of the DRAM.
【００２３】また、周辺回路部のコンタクトホール部に
は、ほぼ第３の層間絶縁層しか存在しないので、良好な
アルミニウムカバレッジ形状を得ることができる。Further, since only the third interlayer insulating layer exists in the contact hole portion of the peripheral circuit portion, a good aluminum coverage shape can be obtained.
【図１】本発明のスタックト型ＤＲＡＭの製造方法の各
工程を示すための、ＤＲＡＭの模式的な一部断面図であ
る。FIG. 1 is a schematic partial cross-sectional view of a DRAM for showing each step of a method of manufacturing a stacked DRAM according to the present invention.
【図２】図１に引き続き、製造方法の各工程を示すため
の、ＤＲＡＭの模式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view of the DRAM, following FIG. 1, for showing each step of the manufacturing method.
【図３】本発明の製造方法によって得られたＤＲＡＭの
模式的な一部断面図である。FIG. 3 is a schematic partial cross-sectional view of a DRAM obtained by the manufacturing method of the present invention.
【図４】従来のＤＲＡＭの製造方法を示す、ＤＲＡＭの
模式的な断面図である。FIG. 4 is a schematic cross-sectional view of a DRAM showing a method for manufacturing a conventional DRAM.
１ シリコン基板 １２ 第１のポリシリコン層 １４ ゲート電極 １６ 第１のＳｉＯ2 膜 １８ ゲート電極のサイドウォール ２０ ワード線 ２２ オフセット部 ２４ シリコン窒化膜 ２６，２６Ａ 絶縁膜（第２のＳｉＯ2 膜） ２８ ワード線及びオフセット部のサイドウォール ３０ 第１の層間絶縁層 ３２ 蓄積電極層 ３４ プレート電極層 ３６ 第２の層間絶縁層 ３８ 第４のポリシリコン層 ４０ 第３の層間絶縁層 ４２ アルミニウム配線1 Silicon Substrate 12 First Polysilicon Layer 14 Gate Electrode 16 First SiO 2 Film 18 Sidewall of Gate Electrode 20 Word Line 22 Offset Portion 24 Silicon Nitride Film 26, 26A Insulating Film (Second SiO 2 Film) 28 Side wall of word line and offset portion 30 First interlayer insulating layer 32 Storage electrode layer 34 Plate electrode layer 36 Second interlayer insulating layer 38 Fourth polysilicon layer 40 Third interlayer insulating layer 42 Aluminum wiring
Claims (1)
ックト型ＤＲＡＭの製造方法であって、 （イ）メモリセル部にワード線を、そして周辺回路部に
ゲート電極を形成した後、メモリセル部及び周辺回路部
の表面にシリコン窒化膜を形成する工程と、 （ロ）シリコン窒化膜上に絶縁膜を形成した後、メモリ
セル部上の絶縁膜及びシリコン窒化膜を除去してワード
線の側壁にスぺーサを形成する工程と、 （ハ）蓄積電極層、誘電体層及びプレート電極層を形成
する工程と、 （ニ）周辺回路部上に残されたシリコン窒化膜をエッチ
ングストッパーとして用いて、周辺回路部上の絶縁膜を
エッチングによって除去する工程、 とから成ることを特徴とするスタックト型ＤＲＡＭの製
造方法。1. A method of manufacturing a stacked DRAM comprising a memory cell portion and a peripheral circuit portion, comprising: (a) forming a word line in the memory cell portion and forming a gate electrode in the peripheral circuit portion, and then forming the memory cell portion. And a step of forming a silicon nitride film on the surface of the peripheral circuit part, and (b) after forming an insulating film on the silicon nitride film, removing the insulating film and the silicon nitride film on the memory cell part to form a sidewall of the word line. A step of forming a spacer on the substrate, (c) a step of forming a storage electrode layer, a dielectric layer and a plate electrode layer, and (d) using the silicon nitride film remaining on the peripheral circuit portion as an etching stopper. And a step of removing the insulating film on the peripheral circuit portion by etching, and a method for manufacturing a stacked DRAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349753A JPH05160362A (en) | 1991-12-10 | 1991-12-10 | Manufacture of stacked dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349753A JPH05160362A (en) | 1991-12-10 | 1991-12-10 | Manufacture of stacked dram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160362A true JPH05160362A (en) | 1993-06-25 |
Family
ID=18405870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349753A Pending JPH05160362A (en) | 1991-12-10 | 1991-12-10 | Manufacture of stacked dram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160362A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371654B1 (en) * | 1999-07-22 | 2003-02-11 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device manufacturing method and semiconductor device |
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| CN107994032A (en) * | 2017-11-23 | 2018-05-04 | 长江存储科技有限责任公司 | Prevent the method and structure that peripheral circuit is damaged |
-
1991
- 1991-12-10 JP JP3349753A patent/JPH05160362A/en active Pending
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