JPH05142573A - Liquid crystal display device - Google Patents

Liquid crystal display device

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JPH05142573A
JPH05142573A JP30731391A JP30731391A JPH05142573A JP H05142573 A JPH05142573 A JP H05142573A JP 30731391 A JP30731391 A JP 30731391A JP 30731391 A JP30731391 A JP 30731391A JP H05142573 A JPH05142573 A JP H05142573A
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Inventor
Hajime Sato
肇 佐藤
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PURPOSE: To obtain the liquid crystal display device having a satisfactory image quality by decreasing remarkably a leak current in a holding period of a switch element of a picture element part, and suppressing a potential variation of a picture element electrode caused by the leak current.
CONSTITUTION: In the liquid crystal display device constituted by forming a picture element part, a driving circuit part, a signal line 11 and a gate line 9 on a substrate, a switch element formed from at least two pieces of thin film MOS transistors 6a, 6b is connected between a picture element electrode for constituting the picture element part and the signal line 11, gate electrodes of at least two pieces of thin film MOS transistors 6a, 6b are connected to the same gate line 9, and between a connecting part of each of at least two pieces of thin film MOS transistors 6a, 6b and the picture element electrode, a buffer circuit 10 whose picture element electrode side is an input terminal is provided.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、OA機器の画像表示部や家庭用テレビなどに使用されるアクティブマトリクス方式の液晶表示装置に関し、特に駆動回路部が多結晶シリコン等の薄膜トランジスタで基板上に一体形成されている液晶表示装置に関する。 The present invention relates to relates to a liquid crystal display device of active matrix type such as those used in the image display unit and a home television of OA equipment, on the substrate, especially the drive circuit unit is a thin film transistor, such as polycrystalline silicon a liquid crystal display device are integrally formed.

【0002】 [0002]

【従来の技術】多結晶シリコン薄膜トランジスタを用いたアクティブマトリクス方式の液晶表示装置は、大画面が得られやすいこと、製造に従来の半導体製造技術が応用できることなどからOA機器の画像表示部や家庭用テレビなどに多く使用されている。 The liquid crystal display device of active matrix type using the Related Art Polycrystalline silicon thin film transistor, the large-screen easily obtained, the image display unit and household OA equipment and the like that conventional semiconductor manufacturing techniques can be applied to the production It has been widely used, such as in television. このため、この方式の液晶表示装置の高速化、高品位化が望まれている。 Therefore, speed of the liquid crystal display device of this type, high-definition is desired.

【0003】駆動回路部と画素部とを有する従来のアクティブマトリクス方式の液晶表示装置の等価回路図を図8に示す。 [0003] The equivalent circuit diagram of a conventional liquid crystal display device of active matrix type having a driver circuit portion and the pixel portion shown in FIG.

【0004】駆動回路部は多結晶シリコン薄膜トランジスタによるCMOS回路で垂直駆動回路と水平駆動回路よりなっている。 [0004] The drive circuit section is made of a vertical drive circuit and a horizontal drive circuit in a CMOS circuit according to a polycrystalline silicon thin film transistor. 垂直駆動回路はシフトレジスタ1とゲート駆動用のバッファ2とから、水平駆動回路はシフトレジスタ3、信号線選択用のアナログスイッチ4および信号電位保持用容量5とからなっている。 The vertical drive circuit from the shift register 1 and the gate drive buffer 2 which, horizontal drive circuit is composed of a shift register 3, the signal line analog switch 4 and the signal potential holding capacitor 5 which for selection.

【0005】画素部は各画素についてスイッチ素子である 2個の薄膜トランジスタ6a,6bを直列に接続したアナログスイッチ、画素電極となる液晶セル7および蓄積容量8を有している。 [0005] pixel portion has two thin film transistors 6a is a switch element for each pixel, an analog switch connected to 6b in series, the liquid crystal cell 7 and the storage capacitor 8 serving as a pixel electrode. なお、9はゲート線を、11は信号線を、12は信号入力端子を表す。 Incidentally, 9 the gate line, 11 a signal line, 12 denotes a signal input terminal.

【0006】上記構成において、駆動回路部のトランジスタについては必要な動作速度で回路を動作させるために十分大きな電流駆動能力が、画素部のアナログスイッチについてはON時に画素部の容量を充電するための十分大きな電流駆動能力と、OFF時に画素電位を保持するための十分小さなOFF電流が必要となる。 [0006] In the above configuration, the driving circuit portion large current driving capability sufficient to operate the circuit at the required operating speed for the transistor, a pixel portion for charging the capacitance of the ON at the pixel portion for analog switches enough and large current driving capability is sufficiently small OFF current for holding is OFF pixel potential becomes necessary.

【0007】OFF電流の値としては、たとえばNTS [0007] As the value of the OFF current, for example, NTS
C方式のテレビの場合を考えると、中間調表示の階調数によって異なってくるが、たとえば書き込み周期 1/60 Considering the case of C type of television, but varies depending on a gray level number of halftone display, for example, writing cycle 1/60
sec、画素容量 0.2pFとして、スイッチ素子のOF sec, the pixel capacitance 0.2 pF, OF of the switching element
F抵抗が10 12 Ω程度必要となり、OFF電流としても10 F resistance is required about 10 12 Ω, 10 as OFF current
-12 A台が要求される。 -12 A table is required. なお、この時の液晶セルを駆動するための駆動条件は、駆動方法や液晶、薄膜トランジスタの特性等によって変わるが、緩い条件を考えた場合でも、ソースとドレイン間の電圧が 0〜5 V、ゲート電圧が -5 〜5 V程度の範囲で動くことが必要となる。 The driving conditions for driving the liquid crystal cell at this time, the driving method, liquid crystal will vary depending on the characteristics of the thin film transistor or the like, even when considering the loose condition, the voltage is 0 to 5 V between the source and drain, the gate voltage is required to move in the range of about -5 to 5 V.

【0008】このような多結晶シリコン薄膜トランジスタの電流電圧特性の一例を図7に示す。 [0008] An example of the current-voltage characteristics of the polycrystalline silicon thin film transistor in FIG. 図7はチャンネル幅(W)とチャンネル長(L)の比(W/L)が 10 Figure 7 is the ratio of the channel width (W) and channel length (L) (W / L) is 10
/ 10 、酸化物層の厚さ(tox)が 450(オングストローム)のNMOSについて、ドレイン電圧(V D )をパラメータとして、ドレイン電流(I D )のゲート電圧(V G )依存性を発明者等が測定した実験結果である。 / 10, the NMOS of the thickness of the oxide layer (tox) is 450 Å, the drain voltage (V D) as a parameter, the gate voltage (V G) of the drain current (I D) invention dependencies and others the experimental results but was measured.

【0009】アモルファスシリコンと比べて 1〜2 桁移動度が高い多結晶シリコンは高いON電流が得られる一方、ゲート逆バイアス時にはゲート電圧に対して指数関数的に増加するリーク電流が見られる。 [0009] While two orders of magnitude mobility than the amorphous silicon has a high polysilicon high ON current is obtained, a leakage current increases exponentially with gate voltage is seen at the gate reverse bias. 多結晶シリコンにみられるこのリーク電流はドレイン近傍の高電界部で結晶内の欠陥準位を介して流れるトンネル電流で、高移動度で結晶性が良好な場合においても観察される。 The leakage current observed in the polycrystalline silicon in the tunnel current flowing through the defect level in the crystal at a high field region near the drain, crystallinity is observed even if good in high mobility.

【0010】図7の特性を見るとゲート逆バイアス時には明らかにOFF電流が10 -12 A台を越えている。 [0010] See the characteristic of FIG. 7 when obviously OFF current when the gate reverse bias exceeds the 10 -12 A stand. たとえば、ドレイン電圧 6.05 Vの場合にはゲート電圧 -5 For example, the gate voltage -5 in the case of drain voltage 6.05 V
VでOFF電流は10 -10 A台に達している。 OFF current V has reached 10 -10 A table.

【0011】液晶の駆動信号としては交流信号が必要であるため、信号線に印加される信号電圧の振幅は 10 V [0011] Since the liquid crystal drive signal is required AC signal, the amplitude of the signal voltage applied to the signal lines 10 V
程度が必要となり、スイッチ素子の両端にも 10 V程度の電位差が生ずることになる。 Degree is required, so that the potential difference of about 10 V to both ends of the switching element occurs. この部分を 1個の薄膜トランジスタで受け持たせようとすると上記のようにOF Attempting borne this part with one of the thin film transistor as described above OF
F電流が許容値を大きく上回ってしまうため、階調表示にOFF電流による誤差が含まれた画像品質の悪い絵になってしまう。 Since F current will greatly exceeds the allowable value, becomes poor picture of the image quality includes an error due to OFF current gradation display.

【0012】これを防ぐために、従来例ではトランジスタを直列に 2個接続し、各々のトランジスタのドレイン電圧を小さくすることによってOFF電流を減らす方法を取っている。 [0012] To prevent this, in the prior art connects two transistors in series, taking a method of reducing OFF current by decreasing the drain voltage of each transistor.

【0013】 [0013]

【発明が解決しようとする課題】しかしながら、トランジスタを直列に 2個接続したとしても、ドレイン電圧は [SUMMARY OF THE INVENTION However, even when connected two transistors in series, the drain voltage
1個の場合の半分程度までしか減らすことができず、基本的な解決策とはなっていない。 It can not be reduced only to about half of one case, not in the basic solution. また、トランジスタの数を3個以上に増やしてもゲート電圧が共通であるため単純にドレイン電圧が 1/3 になるような効果は得られず、 2個の場合に比べOFF電流が若干小さくなる程度の効果しかない。 Also, effects such as simply drain voltage for even increase the number of transistors 3 or more in a common gate voltage becomes 1/3 can not be obtained, slightly smaller OFF current compared to the case of two there is only the degree of effect. このような薄膜トランジスタを用いて液晶表示装置を作成すると、画素電位が保持時間中に変化することによって画像品質が劣化したり、極端な場合には画像が表示できなくなるという問題が生じていた。 When you create a liquid crystal display device using such a thin film transistor, the pixel potential or image quality degradation by changes in retention time, a problem that an image can not be displayed in the extreme case had occurred.

【0014】本発明は、特にゲートに逆バイアスが印加された時に大きくなる画素部の薄膜トランジスタのOF [0014] The present invention is particularly of larger pixel portion of the thin film transistor when a reverse bias to the gate is applied OF
F電流により、必要とされる保持時間の間、画素電位を保持することができないという問題を解決するためになされたものであり、画素部のスイッチ素子の保持期間中のリーク電流を大幅に減少させ、リーク電流による画素電極の電位変化を抑え、良好な画像品質をもつ液晶表示装置を提供することを目的とする。 The F current, between the holding time needed has been made to solve the problem of not being able to hold the pixel potential greatly reduces the leakage current during the holding period of the switch element in the pixel portion is, suppressing the potential change of the pixel electrode due to the leakage current, and an object thereof is to provide a liquid crystal display device having good image quality.

【0015】 [0015]

【課題を解決するための手段】本発明の液晶表示装置は、基板の同一面上に、マトリックス状に形成された複数の画素部と、前記複数の画素部の周辺に形成された駆動回路部と、前記画素部と前記駆動回路部とを電気的に接続する信号線とゲート線とが形成されてなる液晶表示装置において、前記画素部を構成するスイッチ素子が直列に接続された少なくとも 2個の薄膜MOSトランジスタから形成され、前記画素部を構成する画素電極と前記信号線間に前記スイッチ素子が接続され、前記少なくとも 2個の薄膜MOSトランジスタのゲート電極が同一のゲート線に接続されており、前記直列に接続された少なくとも 2個の薄膜MOSトランジスタどうしの接続部と前記画素電極との間に前記画素電極側を入力端子とするバッファ回路を有して The liquid crystal display device of the present invention In order to achieve the above object, according to the same surface of the substrate, a plurality of pixel portions formed in a matrix and the plurality of driving circuit section formed on the periphery of the pixel portion If, in the liquid crystal display device comprising a signal line and a gate line electrically connected is formed between said pixel portion and the driver circuit portion, at least two switch elements constituting the pixel portion are connected in series formed from a thin film MOS transistor, the switching element is connected between the signal line and the pixel electrode constituting the pixel portion and a gate electrode of said at least two thin film MOS transistor is connected to the same gate line , a buffer circuit to the input terminal of the pixel electrode side between said pixel electrode at least two thin film MOS transistor to each other in the connecting portion connected to said series ることを特徴とする。 And wherein the Rukoto.

【0016】本発明に使用することのできるバッファ回路は、スイッチ素子を構成する直列に接続された少なくとも 2個の薄膜MOSトランジスタがOFF状態になると、2個の薄膜MOSトランジスタどうしの接続点の電位を画素電極の電位とほぼ等しくする回路であればよく、特に制限はない。 The buffer circuit can be used in the present invention, when at least two thin-film MOS transistors connected in series constituting the switching element is turned OFF, the two thin-film MOS transistor to each other at the connection point potential the may be a circuit that substantially equal to the potential of the pixel electrode is not particularly limited. このようなバッファ回路には、たとえば、NMOS薄膜トランジスタおよびPMOS薄膜トランジスタを組合わせたCMOSソースフォロア回路、CMOS2段ソースフォロア回路または演算増幅器(OPアンプ)を用いたボルテージフォロア回路などがある。 Such a buffer circuit, eg, CMOS source follower circuit which combined the NMOS thin film transistor and the PMOS TFT, and the like voltage follower circuit using a CMOS2 stage source follower circuit or an operational amplifier (OP amp). これらを図4から図6に示す。 These Figures 4 shown in FIG.

【0017】NMOS薄膜トランジスタおよびPMOS [0017] The NMOS thin film transistor and PMOS
薄膜トランジスタを組合わせた図4に示すCMOSソースフォロア回路は、TFTのしきい値電圧が高いと入出力電圧間に極く僅かなオフセット電圧が生じるが、構造が簡単であり本発明の液晶表示装置にとって好適なバッファ回路である。 CMOS source follower circuit shown in FIG. 4 in combination a thin film transistor is very small offset voltage is generated between input and output voltage and the threshold voltage of the TFT is high, the structure is simple liquid crystal display device of the present invention it is the preferred buffer circuit for.

【0018】また、構造はやや複雑となるが図5に示すCMOS2段ソースフォロア回路はTFTのしきい値電圧が高いとき入出力電圧間に生じる極く僅かなオフセット電圧をさらに少なくすることができる。 Further, the structure is somewhat complicated and made it CMOS2 stage source follower circuit shown in FIG. 5 can be further reduced very slight offset voltage generated between the input and output voltage when the threshold voltage of the TFT is high .

【0019】さらに、構造はより複雑となるがOPアンプを用いた図6に示すボルテージフォロア回路は電流増幅率が高く、線形性が良好で優れた特性を有している。 Furthermore, the structure is more complex and becomes but the voltage follower circuit shown in FIG. 6 with OP amp has a high current gain, linearity have excellent properties as good.

【0020】本発明においては、バッファ回路は画素電極側を入力端子とし、直列に接続された少なくとも 2個の薄膜MOSトランジスタの接続部を出力端子とすることにより、薄膜トランジスタどうしの接続点の電位と画素電極の電位とをほぼ等しくすることができる。 In the present invention, the buffer circuit is an input terminal of the pixel electrode side, by an output terminal connection portions of at least two thin-film MOS transistors connected in series, and the potential at the connection point of the thin film transistor to each other it can be substantially equal to the potential of the pixel electrode.

【0021】なお、薄膜トランジスタの活性層は多結晶シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減圧CVD法、プラズマCVD法、スパッタ法等で行う。 [0021] Incidentally, it performs the active layer of the TFT polycrystalline silicon film is preferably, formation of the polycrystalline silicon thin film is the low pressure CVD method, a plasma CVD method, a sputtering method, or the like.
その際最初から多結晶シリコン薄膜を成膜せずに、アモルファス(非晶質)シリコン薄膜を成膜させ、 600℃程度で固相成長を行い多結晶化する方法、シリコンイオンをイオン注入した後に固相成長させる方法等を用いることにより移動度のおおきな半導体薄膜を得ることができる。 The polycrystalline silicon thin film that time from the beginning without deposition, amorphous to forming a silicon thin film, a method of polycrystalline subjected to solid phase growth at about 600 ° C., the silicon ions after ion-implantation it can be obtained large semiconductor thin film of the mobility by using a method like for solid-phase growth. ゲート絶縁膜は熱酸化膜を用いているが、常圧CV The gate insulating film is a thermal oxidation film, but normal pressure CV
D法等で作成した堆積膜を用いることもできる。 It can also be used deposited film produced by the D method. ゲート電極は不純物を添加し低抵抗化した多結晶シリコン膜を用いることができる。 The gate electrode can be used polycrystalline silicon film whose resistance is reduced by adding an impurity. ソース、ドレインの形成はゲート電極形成後にゲート電極をマスクに使って活性種を打ち込む(セルファライン方式)ことによって行うことができる。 Source, the formation of the drain can be carried out by implanting an active species with the gate electrode as a mask after the gate electrode is formed (self-alignment method). ソース、ドレイン形成後、常圧CVD法による酸化膜等で層間絶縁膜を形成し、コンタクトホールの形成、Al 膜の形成、パターンニングを行なうことによってソース、ドレイン電極を形成することができる。 Source, after drain formation, an oxide film or the like to form an interlayer insulating film by atmospheric pressure CVD, formation of contact holes, formation of Al film, it is possible to form the source and drain electrodes by performing patterning.

【0022】本発明の液晶表示装置において、画素電極および対向電極となる透明導電膜はITO(Indiu [0022] In the liquid crystal display device of the present invention, the transparent conductive film to be a pixel electrode and the counter electrode ITO (Indiu
m−Tin−Oxide)膜、酸化錫(SnO 2 )膜などが使用できる。 m-Tin-Oxide) film, a tin oxide (SnO 2) film and the like can be used.

【0023】 [0023]

【作用】上記の液晶表示装置において、画素電位を保持している時の画素部の薄膜トランジスタのOFF電流を十分小さくすることができる。 [Action] In the liquid crystal display device described above, the thin film transistor OFF current of the pixel portion when holding the pixel potential can be made sufficiently small.

【0024】すなわち、薄膜トランジスタがOFF状態になると、薄膜トランジスタの接続点の電位はバッファ回路によって画素電極の電位とほぼ等しくなる。 [0024] That is, when the thin film transistor is turned OFF, the potential at the connection point of the thin film transistor becomes substantially equal to the potential of the pixel electrode by a buffer circuit. そのため直列に接続された複数個の薄膜トランジスタのうちのバッファ出力点から画素電極側の薄膜トランジスタについてはソース電位とドレイン電位がほぼ等しくなるためOFF電流は十分小さな値となる。 Therefore OFF current because the source potential and the drain potential is substantially equal to a thin film transistor of the pixel electrode side from buffer output point of the plurality of thin film transistors connected in series becomes a sufficiently small value. この時前段の薄膜トランジスタについては大きなドレイン電圧が印加され、 Large drain voltage is applied to this case the previous stage of the thin film transistor,
大きなOFF電流が流れる場合があるが、この場合のO There is a case where a large OFF current flows, in this case O
FF電流はバッファ回路経由の電流であり、バッファ回路をMOS回路等の高入力インピーダンス回路で構成することにより画素電極の電位に影響を及ぼさないようにすることができる。 FF current is a current through the buffer circuit can be prevented from affecting the potential of the pixel electrode by forming the buffer circuit with a high input impedance circuit such as a MOS circuit.

【0025】一方、薄膜トランジスタがON状態の時には、バッファ回路は画素電極への信号電位の書き込みを阻害する方向に働くが、スイッチ素子のインピーダンスをバッファ回路の出力インピーダンスに比べて小さくするか、あるいはON状態にはバッファ回路の動作を止めてしまうことにより、ON時の動作について影響を及ぼさなくすることができる。 On the other hand, when the thin film transistor is in an ON state, the buffer circuit acts in a direction that inhibits the writing of a signal potential to the pixel electrode, but either smaller than the impedance of the switching element to the output impedance of the buffer circuit, or ON by thus stopping the operation of the buffer circuit state, it is possible to not affect the operation during oN.

【0026】 [0026]

【実施例】図1に示す等価回路図により本発明の液晶表示装置を一般的に説明する。 Generally illustrating a liquid crystal display device of the present invention by the equivalent circuit diagram shown in Embodiment 1. FIG. 駆動回路は多結晶シリコン薄膜トランジスタによるCMOS回路で、垂直駆動回路はシフトレジスタ1とゲート線駆動用のバッファ2とから、水平駆動回路はシフトレジスタ3、信号線選択用のアナログスイッチ4および信号電位保持用容量5とからなっている。 Driving circuit is a CMOS circuit according to a polycrystalline silicon thin film transistor, a vertical drive circuit shift register 1 and the gate line driving buffer 2 which, horizontal drive circuit shift register 3, the analog switch 4 for signal line selection and the signal potential retained It is made from the use capacity 5. 画素部は各画素について 2個のNMOS薄膜トランジスタ6a,6bによるアナログスイッチ、液晶セル7、蓄積容量8、および 2個の薄膜トランジスタ6a,6bの接続点と、画素電極との間に挿入されたバッファ回路10よりなっている。 Pixel unit analog switch having a two NMOS TFT 6a, 6b for each pixel, the liquid crystal cell 7, the storage capacitor 8, and two thin film transistors 6a, a connection point of 6b, inserted a buffer circuit between the pixel electrode It has become than 10.

【0027】上記構成による動作を次に説明する。 [0027] The operation will next be described by the above configuration. シフトレジスタ1によってゲート線が選択され、選択されたゲート線の電位はHighレベルに、その他のゲート線の電位はLowレベルになる。 Gate line is selected by the shift register 1, the High level potential of the selected gate line, the potential of the other gate lines becomes Low level. 信号線には信号入力端子12からの映像信号がシフトレジスタ3で選択されたアナログスイッチ4を通して入力される。 The signal line video signal from the signal input terminal 12 is input through the analog switch 4 selected by the shift register 3. 映像信号の電位はLowレベルとHighレベルの間で設定されるので、Highレベルとなったゲート線9に接続された薄膜トランジスタはONになり、映像信号が液晶セル7および蓄積容量8に入力される。 Since the potential of the video signal is set between Low level and High level, the thin film transistor connected to the gate line 9 becomes High level becomes ON, the video signal is input to the liquid crystal cell 7 and the storage capacitor 8 . この時Lowレベルとなったゲート線9に接続された薄膜トランジスタについては、 2個の薄膜トランジスタの接続点の電位がバッファ回路10によって画素電極と等電位に保持されるため、 At this time for the thin film transistors connected to the gate line 9 becomes Low level, the potential of the two thin film transistors of the connection point is maintained at an equal potential and the pixel electrode by the buffer circuit 10,
薄膜トランジスタのソースとドレイン間の電位差はほぼ The potential difference between the source and the drain of the thin film transistor is almost
0となり、良好なカットオフ特性が得られる。 0, good cutoff characteristics can be obtained.

【0028】次に本発明による液晶表示装置の一実施例の一画素の等価回路図を図2に示す。 [0028] Figure 2 shows an equivalent circuit diagram of one pixel of an embodiment of a liquid crystal display device then according to the present invention. バッファ回路10 Buffer circuit 10
はNMOS薄膜トランジスタ14およびPMOS薄膜トランジスタ15によるCMOSソースフォロア回路で、 In CMOS source follower circuit by the NMOS TFT 14 and the PMOS TFT 15,
プラス側の電源はCs線13に、マイナス側の電源は1 To the positive side of the power supply Cs line 13, the power supply of the negative side is 1
ライン前のゲート線16に接続されている。 It is connected to the gate line 16 of the previous line. この時Cs In this case Cs
線13はゲート線のHighレベル電位に設定されている。 Line 13 is set to the High level potential of the gate line. バッファ回路のNMOS薄膜トランジスタ14およびPMOS薄膜トランジスタ15は駆動回路やスイッチ用のNMOS薄膜トランジスタ6a,6bと同一のプロセスで同時に製作する。 NMOS TFT 14 and the PMOS TFT of the buffer circuit 15 is fabricated drive circuits and NMOS TFT 6a for switching, in 6b the same process at the same time. そのため14,15はエンハンスメント型のトランジスタとなり出力インピーダンスが高くなるが、カットオフ時の電流レベルは図7に示すようにONレベルに比べれば十分小さいのでバッファ回路として利用できる。 Therefore, 15 is the output impedance becomes an enhancement type transistor is high, current level at a cut-off can be used as a buffer circuit is sufficiently small compared to the ON level, as shown in FIG. また、画素電極への信号書き込み時には前述のように出力インピーダンスが大きい方が都合がよい。 Further, it is convenient large output impedance as described above at the time of signal writing to the pixel electrode. 本発明による液晶表示装置の一実施例の画素部の上面図を図3に示す。 A top view of a pixel portion of an embodiment of a liquid crystal display device according to the present invention shown in FIG. 直列に接続された 2個のNM Two of NM, which are connected in series
OS薄膜トランジスタ6a,6bおよびバッファ回路1 OS TFT 6a, 6b and the buffer circuit 1
0のNMOS薄膜トランジスタ14、PMOS薄膜トランジスタ15は上ゲート、コプラナー構造となっている。 NMOS TFT 14, PMOS thin film transistor 15 of 0 is made on the gate, and coplanar structures. 活性層18は多結晶シリコン膜である。 The active layer 18 is a polycrystalline silicon film.

【0029】ゲート絶縁膜(図示せず)は熱酸化膜を用いているが、常圧CVD法等で作製した堆積膜を用いることもできる。 The gate insulating film (not shown) is used a thermal oxide film, it is also possible to use a deposition film produced by normal-pressure CVD method or the like. ゲート電極(図示せず)は不純物を添加し低抵抗化した多結晶シリコン膜を用いている。 The gate electrode (not shown) uses a polycrystalline silicon film whose resistance is reduced by adding an impurity. ソース、ドレインの形成はゲート電極形成後にゲート電極をマスクに使って活性種を打ち込む(セルフアライン方式)ことによって行っている。 Source, the formation of the drain is done by implanting active species with the gate electrode as a mask after the gate electrode is formed (self-alignment method). ソース、ドレイン形成後、常圧CVD法による酸化膜等で層間絶縁膜(図示せず)を形成し、コンタクトホール19の形成、Al 膜2 Source, after the drain formed, an interlayer insulating film in the oxide film or the like by an atmospheric pressure CVD method (not shown), the formation of the contact hole 19, Al film 2
0の形成、パターニングを行なうことによってソース、 Formation of 0, the source by performing patterning,
ドレイン電極を形成している。 Forming a drain electrode.

【0030】蓄積容量8も薄膜トランジスタと同様にM [0030] in the same way as the storage capacitor 8 is also thin film transistor M
OS構造で形成されており、Cs線13にバイアス電圧を印加することによりMOS容量として用いている。 OS structure is formed by, it is used as a MOS capacitor by applying a bias voltage to the Cs lines 13. C
s線13はゲート線と同様に不純物を添加し低抵抗化した多結晶シリコン膜を用いて形成されている。 s line 13 is formed using a polycrystalline silicon film doped similarly to the gate line resistance reduction. 画素電極17はITO(Indium−Tin−Oxide)による透明電極で、同様に透明電極を形成した対向基板(図示せず)との間に液晶を封入することにより液晶セルを形成する。 The pixel electrode 17 a transparent electrode by ITO (Indium-Tin-Oxide), to form a liquid crystal cell by a liquid crystal is sealed between the counter substrate formed with the same transparent electrode (not shown). 信号線11はAl 膜により形成されている。 Signal line 11 is formed by Al film.

【0031】上記のように、従来例による液晶表示装置にCMOSバッファ回路10を追加するのみでスイッチ素子のリーク電流を大幅に減らすことができる液晶表示装置を実現することができる。 [0031] As described above, it is possible to realize a liquid crystal display device which can greatly reduce the leakage current of only a switch element Add CMOS buffer circuit 10 in the liquid crystal display device according to the prior art.

【0032】 [0032]

【発明の効果】本発明による液晶表示装置は、画素電極と信号線間に少なくとも 2個の薄膜MOSトランジスタが直列に接続されており、この直列に接続された少なくとも 2個の薄膜MOSトランジスタどうしの接続部と画素電極との間に画素電極側を入力端子とするバッファ回路を有しているので、画素部のスイッチ素子の保持期間中のリーク電流を大幅に減少させることが可能となり、 The present invention a liquid crystal display device according to the present invention is at least two thin film MOS transistor is connected in series between the pixel electrode and the signal line, the each other at least two thin-film MOS transistors connected to this series since a buffer circuit to the input terminal of the pixel electrode side between the connecting portion and the pixel electrode, it is possible to greatly reduce the leakage current during the holding period of the switch element in the pixel portion,
リーク電流による画素電極の電位変化を抑え、良好な画像品質をもつ液晶表示装置が得られる。 Suppressing the potential change of the pixel electrode due to leakage current, it is a liquid crystal display device having good image quality is obtained.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による液晶表示装置の一実施例で、等価回路を示す図である。 [1] In an embodiment of the liquid crystal display device according to the present invention, it is a diagram showing an equivalent circuit.

【図2】本発明による液晶表示装置の一実施例で、画素部の等価回路を示す図である。 [Figure 2] In one embodiment of the liquid crystal display device according to the present invention, is a diagram showing an equivalent circuit of a pixel portion.

【図3】本発明による液晶表示装置の一実施例で、画素部の上面を示す図である。 [3] In one embodiment of the liquid crystal display device according to the present invention, showing the upper surface of the pixel portion.

【図4】本発明による液晶表示装置のバッファ回路の一例を示す図である。 Is a diagram illustrating an example of a buffer circuit of a liquid crystal display device according to the invention; FIG.

【図5】本発明による液晶表示装置のバッファ回路の一例を示す図である。 Is a diagram illustrating an example of a buffer circuit of a liquid crystal display device according to the present invention; FIG.

【図6】本発明による液晶表示装置のバッファ回路の一例を示す図である。 Is a diagram illustrating an example of a buffer circuit of a liquid crystal display device according to the present invention; FIG.

【図7】従来の液晶表示装置に用いられている薄膜トランジスタ(NMOS、W/L=10/10(μm)、酸化物層の厚さ;tox= 450(オングストローム))のドレイン電流のゲート電圧依存性を表わす特性図である。 [7] used in conventional liquid crystal display device thin film transistor; gate voltage of the drain current of (NMOS, W / L = 10/10 (μm), the thickness of the oxide layer tox = 450 (angstroms)) depends it is a characteristic diagram representing the sex.

【図8】従来例による液晶表示装置の等価回路を示す図である。 8 is a diagram showing an equivalent circuit of a liquid crystal display device according to the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1………シフトレジスタ、2………バッファ、3……… 1 ......... shift register, 2 ......... buffer, 3 .........
シフトレジスタ、4………アナログスイッチ、5……… Shift register, 4 ......... analog switch, 5 .........
信号電位保持用容量、6a,6b………薄膜トランジスタ、7………液晶セル、8………蓄積容量、9………ゲート線、10………バッファ回路、11………信号線、 Signal potential holding capacitor, 6a, 6b ......... TFT, 7 ......... liquid crystal cell, 8 ......... storage capacitor, 9 ......... gate line, 10 ......... buffer circuit, 11 ......... signal lines,
12………信号入力端子、13………Cs線、14…… 12 ......... signal input terminal, 13 ......... Cs lines, 14 ......
…NMOS薄膜トランジスタ、15………PMOS薄膜トランジスタ、16………ゲート線、17………画素電極、18………活性層、19………コンタクトホール、 ... NMOS thin film transistor, 15 ......... PMOS TFT, 16 ......... gate line, 17 ......... pixel electrode, 18 ......... active layer, 19 ......... contact hole,
20………Al 膜。 20 ......... Al film.

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板の同一面上に、マトリックス状に形成された複数の画素部と、前記複数の画素部の周辺に形成された駆動回路部と、前記画素部と前記駆動回路部とを電気的に接続する信号線とゲート線とが形成されてなる液晶表示装置において、前記画素部を構成するスイッチ素子が直列に接続された少なくとも2個の薄膜MOS To 1. A on the same surface of the substrate, and a plurality of pixel portions formed in a matrix, wherein a plurality of the pixel unit driving circuit portion formed in the periphery of, and the driver circuit portion and the pixel portion in the liquid crystal display device comprising a signal line and a gate line electrically connected is formed, at least two thin film MOS switch elements constituting the pixel portion are connected in series
    トランジスタから形成され、前記画素部を構成する画素電極と前記信号線間に前記スイッチ素子が接続され、前記少なくとも 2個の薄膜MOSトランジスタのゲート電極が同一のゲート線に接続されており、前記直列に接続された少なくとも 2個の薄膜MOSトランジスタどうしの接続部と前記画素電極との間に前記画素電極側を入力端子とするバッファ回路を有していることを特徴とする液晶表示装置。 Is formed from transistors, the switching element is connected between the signal line and the pixel electrode constituting the pixel portion, a gate electrode of said at least two thin film MOS transistor is connected to the same gate line, the series the liquid crystal display device, characterized in that a buffer circuit to the input terminal of the pixel electrode side between the connected at least two thin film MOS transistor to each other in the connecting portion between the pixel electrodes.
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