JPH05136422A - Semiconductor memory device and its manufacture - Google Patents

Semiconductor memory device and its manufacture

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JPH05136422A
JPH05136422A JP29449791A JP29449791A JPH05136422A JP H05136422 A JPH05136422 A JP H05136422A JP 29449791 A JP29449791 A JP 29449791A JP 29449791 A JP29449791 A JP 29449791A JP H05136422 A JPH05136422 A JP H05136422A
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memory device
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memory
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Inventor
Masanori Iwahashi
正憲 岩橋
Original Assignee
Kawasaki Steel Corp
川崎製鉄株式会社
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Abstract

PURPOSE: To enhance the integration degree of memory cells while maintaining a favorable performance.
CONSTITUTION: This memory device has an address gate 107 in a MOS structure and a memory gate 106 in a MONOS structure on the region sandwiched by a source 102 and a drain 103 on a substrate 101. The memory gate 106 is long enough to operate as a memory cell. The address gate 107 is long enough to operate as a MOSFET because of structure of overlap via an oxide film (SiO2) 104 on the memory gate 106. Further, the oxide film 104 between the address gate 107 and the memory gate 106 has a sufficient thickness and a sufficient dielectric strength.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、MIOS構造(MON BACKGROUND OF THE INVENTION The present invention is, MIOS structure (MON
OS構造,MNOS構造,MAOS構造を含む)をもつ半導体不揮発性メモリに関し、特に、メモリゲート(M OS structure, MNOS structure relates to a semiconductor nonvolatile memory having a containing MAOS structure), in particular, the memory gate (M
IOS構造)及びアドレスゲート(MOS構造)の複数のゲートを有した構造のメモリセルの集積度をさらに高めるのに好適なものである。 It is suitable for further increasing the degree of integration of IOS structure) and an address gate (structure memory cells having a plurality of gates of the MOS structure).

【0002】 [0002]

【従来の技術】MIOS構造の半導体不揮発性メモリは、EEPROMと呼ばれ、何度も電気的に書き替えが可能なため、広い用途への応用が考えられている。 Semiconductor nonvolatile memory of the Prior Art MIOS structure is called a EEPROM, since many times capable of electrically rewriting believed to be applied to a wide range of applications. しかし、現在数キロビット程度の低容量のものが実用化され市販されているのが現状であり、より大容量化,高集積化が望まれている。 However, a current situation is that of a low capacity of the current several kilobits is put into practical use commercially available, more large capacity, and high integration is desired. その集積度(記憶密度)を上げるため、図4にしめすようなメモリセル構造が提案されている(1990. Symposium on VLSI Circuits p101,102 )。 Degree of integration to increase the (storage density), the memory cell structure such as that shown in FIG. 4 has been proposed (1990. Symposium on VLSI Circuits p101,102).
このメモリセルは、基板301上のソース302とドレイン303とに狭まれた領域(チャネル領域301a) The memory cell region Sebamare to the source 302 and drain 303 on the substrate 301 (the channel region 301a)
上に、MOS構造でアドレスゲート307を、MONO Above, the address gate 307 in the MOS structure, MONO
S構造でメモリゲート306を設けたものである。 It is provided with a memory gate 306 in the S configuration.

【0003】メモリゲート306はそのMONOS構造で形成された部分に電荷を保持して記憶する、といういわゆるMIOSメモリ素子となる。 [0003] The memory gate 306 and stores the holding charge in portion formed in the MONOS structure, a so-called MIOS memory device called. アドレスゲート30 Address gate 30
7は、メモリゲート306によるMIOSメモリ素子の閾値電圧が負のときにその電流をカットするためのMO 7, the threshold voltage of the MIOS memory device by the memory gate 306 for cutting the current when the negative MO
SFETである。 Is SFET. これらは図5に示すような等価回路を構成している。 These constitute the equivalent circuit shown in FIG.

【0004】 [0004]

【発明が解決しようとする課題】MIOSメモリ素子では、MIOS構造で形成された部分はできるだけ広い面積をとるのが望ましく、メモリ素子として動作させるのに、メモリゲート306のゲート長(重なっていない部分のソース・ドレイン方向の長さ)は、ある最小値L In MIOS memory device [0005] is, the portion which is formed in MIOS structure is desirable to take as large an area as possible, to be operated as a memory device, the gate length of the memory gate 306 (not overlapped portion the length of the source-drain direction) is minimum L
MIOS以上とらなくてはならない。 It must take more MIOS. また、微細化の限界によりゲート長には最小値L MINがあり、アドレスゲート307はこの長さ以上でなければならない。 Further, there is a minimum value L MIN is the gate length due to limitations in miniaturization, address gate 307 must be at least this length. このことから、図4のメモリセルでは、チャネル長は、最小値「L Therefore, the memory cell of FIG. 4, the channel length, the minimum value "L
MIOS +L MIN 」以下にはならないことになる。 MIOS + L MIN "will not fall below. これは、 this is,
単に、ドレイン領域(ソース302,ドレイン303など)をなくしただけにすぎないものになっている。 Simply, it has become merely just lost drain region (source 302, such as drain 303).

【0005】さらに、図4のメモリセルでは、その製造プロセス上、MOS構造のアドレスゲート307とともに周辺回路のMOSFETがメモリゲート306よりも先に作られている。 [0005] Further, in the memory cell of FIG. 4, the manufacturing process, MOSFET in the peripheral circuit is made before the memory gate 306 along with the address gate 307 of the MOS structure. これらのMOSFETは、メモリゲート306形成の際の高温(窒化膜形成時など)により、閾値電圧などのばらつきが大きくなり、場合によっては動作しなくなる恐れがある。 These MOSFET are due to the high temperature during the memory gate 306 formed (during nitride film formation, etc.), large variation such as threshold voltage, in some cases may not operate.

【0006】また、メモリセルに記憶させる時は、メモリゲート306に比較的高い電圧が印加される。 Further, when to be stored in the memory cell, a relatively high voltage is applied to the memory gate 306. メモリゲート306とアドレスゲート307とは十分に絶縁される必要があるが、メモリゲート306を絶縁するSi Si The memory gate 306 and address gate 307 well need to be insulated, but for insulating the memory gate 306
2 304,SiN305などの絶縁体は、記憶させるのに都合の良いように作られていて、また、段差の部分が薄くなっている。 O 2 304, SiN305 insulator such is not made to a convenient to be stored therein, also part of the step is thin. そのため、絶縁特性はあまりよくなく、電場集中によるリークがある。 Therefore, the insulating characteristic is not very good, there is leakage due to the electric field concentration. 場合によっては、周辺回路のMOSFETなどを破壊してしまう恐れがある。 In some cases, there may be destroyed and MOSFET in the peripheral circuit.

【0007】このように、前述のメモリセルでは、若干の小型化はなされたが、それに伴う問題点も生じている。 [0007] Thus, in the above-mentioned memory cell, but was made slightly smaller, has arisen a problem with it.

【0008】 [0008]

【課題を解決するための手段】上記課題を解決するために、本発明の半導体記憶装置は、MIOSメモリ素子(MONOS構造,MNOS構造,MAOS構造を含む)からなる半導体記憶装置であって、MIOSメモリ素子のソース・ドレイン間の領域上に、MIOS構造(MONOS構造,MNOS構造,MAOS構造を含む)で形成された第1のゲートとMOS構造で形成された第2のゲートとを有し、第2のゲートの一部が、絶縁物を介して第1のゲート上に設けられていることを特徴とする。 In order to solve the above problems SUMMARY OF THE INVENTION The semiconductor memory device of the present invention is a semiconductor memory device comprising a MIOS memory device (including MONOS structure, MNOS structure, a MAOS structure), MIOS have on the region between the source and the drain of the memory device, MIOS structure and a second gate formed of a first gate and a MOS structure formed by (MONOS structure, MNOS structure, including MAOS structure), part of the second gate, characterized in that provided on the first gate through an insulator.

【0009】さらに、第1のゲートがMONOS構造で形成されていることを特徴としてもよい。 Furthermore, it may be characterized in that the first gate is formed by MONOS structure.

【0010】また、本発明の半導体記憶装置の製造方法は、MIOSメモリ素子からなる半導体記憶装置の製造方法であって、MIOSメモリ素子のソース・ドレインとなる領域間の上に、MIOS構造でポリシリコンの第1のゲートを形成する第1の工程と、ポリシリコンの第1のゲートを酸化するとともにソース・ドレインとなる領域間及び第1のゲートに酸化膜を堆積する第2の工程と、MIOSメモリ素子のソース・ドレインとなる領域間の上に、MOS構造で第2のゲートを形成する第3の工程とにより、MIOSトランジスタのゲートを形成することを特徴とする。 Further, a method of manufacturing a semiconductor memory device of the present invention is a method for manufacturing a semiconductor memory device comprising a MIOS memory device, on the inter-region serving as a source and drain of the MIOS memory device, poly MIOS structure a first step of forming a first gate silicon, and a second step of depositing the inter-domain and the first gate oxide film to be the source and drain with oxidizing the first gate polysilicon, on between regions to be source and drain of the MIOS memory device, by a third step of forming a second gate of a MOS structure, and forming a gate of the MIOS transistor.

【0011】 [0011]

【作用】本発明の半導体記憶装置では、MIOS構造の第1のゲート上に、第2のゲートを設けている。 [Action] In the semiconductor memory device of the present invention, on the first gate of the MIOS structure is provided with a second gate. そのため、MIOS構造の第1のゲートのゲート長を十分にとって、残りのMIOSメモリ素子のソース・ドレインとなる領域間が第2のゲートのゲート長の最小値以下であっても、第2のゲートの一部を絶縁物を介して第1のゲート上に設けることで、第2のゲートについても、そのゲート長の最小値以上にすることができる。 Therefore, taking a sufficient first gate length of the gate of the MIOS structure, even between regions to be source and drain of the remaining MIOS memory element less than the minimum value of the gate length of the second gate, the second gate a part of the provision on the first gate through an insulator, for the second gate, can be greater than or equal to the minimum value of the gate length.

【0012】本発明の半導体記憶装置の製造方法では、 [0012] In the method of manufacturing the semiconductor memory device of the present invention,
まず、MIOS構造で第1のゲートを形成した後に、第2のゲートを形成することで、上述の半導体記憶装置が作られている。 First, after forming the first gate in MIOS structure, by forming a second gate, the above-described semiconductor memory device is made. さらに、酸化膜を形成する第2の工程及び第2のゲートを形成する第3の工程でポリシリコンの一部が酸化され絶縁用の酸化膜がより厚くなり、第1のゲートと第2のゲートとは十分に絶縁される。 Further, the second and third steps a portion of the polysilicon is oxidized with oxide film for insulating forming the second gate to form the oxide film becomes thicker, the first gate and the second It is sufficiently insulated from the gate.

【0013】 [0013]

【実施例】本発明の実施例を図面を参照して説明する。 EXAMPLES Examples of the present invention will be described with reference to the drawings.
図1には、本発明の半導体記憶装置のMIOSメモリ素子(メモリセル)構造が示されている。 Figure 1 is MIOS memory elements (memory cells) the structure of the semiconductor memory device of the present invention is shown.

【0014】この半導体記憶装置のMIOSメモリ素子は、基板101上のソース102とドレイン103とに挟まれた領域上に、MOS構造でアドレスゲート107 [0014] MIOS memory device of the semiconductor memory device, on a region sandwiched between the source 102 and drain 103 on the substrate 101, the address gate 107 in MOS structure
を、MONOS構造でメモリゲート106を有し、前述の従来例と同等の図5に示した等価回路を構成する。 And a memory gate 106 in MONOS structure, constituting the equivalent circuit shown in FIG. 5 equivalent to the conventional example described above. ここで、符号104a,104b,105はMONOS構造を構成する絶縁物で、それぞれトンネル酸化膜(Si Here, at reference numeral 104a, 104b, 105 is an insulator constituting the MONOS structure, each tunnel oxide film (Si
2 ),トップ酸化膜(SiO 2 ),窒化膜(SiN) O 2), the top oxide film (SiO 2), a nitride film (SiN)
である。 It is.

【0015】メモリゲート106は、メモリ素子として動作させるのに十分な長さとなっている。 The memory gate 106 has a sufficient length to operate as a memory element. また、アドレスゲート307も、メモリゲート106上に酸化膜(S The address gate 307 also, oxide film on the memory gate 106 (S
iO 2 )104を介して重ねられた構造になっているので、MOSFETとして動作させるのに十分な長さとなっている。 Because iO 2) has 104 superimposed structure via, and has a sufficient length to operate as a MOSFET. さらに、アドレスゲート107とメモリゲート106との間の酸化膜104は、十分な厚さを持ち、 Further, the oxide film 104 between the address gate 107 and memory gate 106 has a sufficient thickness,
十分な絶縁耐力をもっている。 It has sufficient dielectric strength. このMIOSメモリ素子は、前述の従来例と比較してこれらの点に特徴を有している。 The MIOS memory device is characterized in that these as compared with the conventional example described above.

【0016】また、チャネル長は、従来例の最小値よりも小さくすることが可能である。 Further, the channel length can be smaller than the minimum value of the conventional example. 例えば、加工最小寸法を1.0μmとしたとき(L MIN =1.0μm)、従来例で、アドレスゲート長1.0μm(最小値),メモリゲート長1.2μm,重なり0.4μmとすると、チャネル長は1.8μmで、有効メモリゲート長は最小値の0.8μmである。 For example, when a machining minimum dimension and 1.0μm (L MIN = 1.0μm), in the conventional example, the address gate length 1.0 .mu.m (minimum value), the memory gate length 1.2 [mu] m, when the overlap 0.4 .mu.m, the channel length is 1.8 .mu.m, the effective memory gate length is 0.8μm minimum. ここで、アライメントの誤差も配慮すると、有効メモリゲート長は最小値の0.8±0.1 Here, also the error of alignment considerations for the effective memory gate length 0.8 ± minimum 0.1
5μmになる。 Become 5μm. この誤差はメモリ特性のばらつきになる。 This error is a variation in the memory characteristics. 一方、本実施例では、アドレスゲート長1.0μm On the other hand, in this embodiment, the address gate length 1.0μm
(最小値),メモリゲート長1.0μm(有効メモリゲート長と同じ),重なり0.5μmとすると、チャネル長は1.5μmと小さくなる。 (Minimum value), the memory gate length 1.0 .mu.m (the effective memory gate length and the same), when the overlap 0.5 [mu] m, the channel length is reduced with 1.5 [mu] m. また、有効メモリゲート長が大きくなるので、その相対的な誤差も小さく、メモリ特性も安定する。 The effective since the memory gate length increases, the relative error is small, the memory characteristic is stabilized. アドレスゲートは単に電流をオンオフするスイッチ素子として働けばよいので、加工最小寸法以上であればよい。 Since the address gate may simply able to work as a switching element for turning on and off the current, it is sufficient processing minimum size or more. このように、メモリゲートをなるべく多く取ることで良好な動作を保つようにして、集積度を向上させている。 Thus, to keep the good operation by taking as much memory gate, thereby improving the degree of integration.

【0017】つぎに、この半導体記憶装置の製造工程を図2,図3を用いて説明する。 Next, FIG. 2 a manufacturing process of the semiconductor memory device will be described with reference to FIG.

【0018】まず、LOCOS法などにより通常の素子分離を行った基板101をフッ酸HFなどでエッチングする。 [0018] First, etching the substrate 101 subjected to ordinary isolation due LOCOS method in hydrofluoric acid HF. このとき、活性化領域表面をエッチングし、基板101のSi表面を露出させる。 In this case, the active region surface is etched to expose the Si surface of the substrate 101. つぎに、熱酸化などにより約20オングストロームの酸化膜(トンネル酸化膜104a)を形成し、その上に、LPCVD法で70〜 Then, like the formation of an oxide film of approximately 20 Angstroms (tunnel oxide film 104a) thermal oxidation thereon 70 by LPCVD
150オングストロームの窒化膜105を堆積させる。 Depositing a 150 Å nitride layer 105.
熱酸化,HTOなどにより50〜80オングストロームの酸化膜(トップ酸化膜104b)を形成し、メモリゲート用のポリシリコン106を3500オングストローム程度堆積させる(図2(a)参照)。 Thermal oxidation, such as by forming a 50 to 80 angstroms of the oxide film (top oxide film 104b) HTO, causing the polysilicon 106 for the memory gate is deposited about 3500 Å (see FIG. 2 (a)).

【0019】つぎに、パターニングを行い、ポリシリコン106,トップ酸化膜104b,窒化膜105,トンネル酸化膜104aをエッチングして、メモリゲートとなる部分以外のものを除去する(図2(b)参照)。 [0019] Next, the patterned polysilicon 106, the top oxide film 104b, a nitride film 105, by etching the tunnel oxide film 104a, the removal of other than the portion serving as the memory gate (see FIG. 2 (b) ).

【0020】それから、基板101上に酸化膜104c [0020] Then, the oxide film 104c on the substrate 101
を250オングストローム程度堆積させる。 The depositing about 250 angstroms. このとき、 At this time,
ポリシリコン106上の酸化膜104cは約400オングストロームとなっている。 Oxide film 104c on the polysilicon 106 is about 400 angstroms. この酸化膜104cごしに、ホウ素B + 25keV程度でメモリゲートの周辺及びアドレスゲート用のチャネルイオン注入を行う(図2 The oxide film 104c Goshini performs channel ion implantation for the periphery of the memory gate and the address gate at about boron B + 25 keV (Fig. 2
(c)参照)。 (C) reference).

【0021】そして、基板101上の酸化膜104cをエッチングし、ポリシリコン106を200オングストローム程度酸化させる。 [0021] Then, by etching the oxide film 104c on the substrate 101, the polysilicon 106 is oxidized about 200 Angstroms. このとき、ポリシリコン106 At this time, the polysilicon 106
の周囲の酸化膜104cは、エッチングの残りとこの酸化とで約400オングストロームになっている。 Oxide film 104c surrounding the has become about 400 angstroms and the remaining etching this oxide. その後、アドレスゲート用のポリシリコン107を堆積させる(図2(d)参照)。 Then deposited polysilicon 107 for address gate (see Figure 2 (d)). このポリシリコン107をエッチングし、アドレスゲートを形成する(図2(e)参照)。 The polysilicon 107 is etched to form an address gate (see FIG. 2 (e)).

【0022】これから後は、通常のMOSFET製造工程と同様の工程で図1のメモリ素子を完成する。 [0022] After the now completes the memory device of FIG. 1 in a conventional MOSFET manufacturing steps similar. 即ち、 In other words,
砒素Asなどのイオン注入工程で、ソース領域102, In the ion implantation process, such as arsenic As, the source region 102,
ドレイン領域103を形成し(図2(f)参照)、配線工程で配線する。 Forming a drain region 103 (see FIG. 2 (f)), wiring in the wiring process. ソース領域102,ドレイン領域10 A source region 102, drain region 10
3を形成する際に、リンPなどによりサイドウォールを付け、LDD構造を持たせることにより、より特性が向上する。 In forming the 3, with a side wall by such as phosphorus P, by providing an LDD structure, further improved characteristics.

【0023】上述の製造工程において、酸化膜104c [0023] In the above-described manufacturing process, oxide film 104c
を堆積させる工程(図2(c))とポリシリコン106 Depositing a (FIG. 2 (c)) and polysilicon 106
を酸化させる工程(図2(d))とにより、ポリシリコン106の周囲の酸化膜104cは、厚く形成される。 By the step of oxidizing the (FIG. 2 (d)), the oxide film 104c in the periphery of polysilicon 106 is formed thick.
そのため、アドレスゲート107とメモリゲート106 Therefore, the address gate 107 and memory gate 106
とを絶縁するのに十分な絶縁耐力を有することになり、 Preparative will have sufficient dielectric strength to isolate,
リークが少なく、信頼性が高くなっている。 Less leakage, is higher reliability. また、アドレスゲート用のポリシリコン107を堆積させる工程(アドレスゲートの形成工程)から以降は、通常のMO Further, since the step of depositing a polysilicon 107 for address gate (step of forming the address gate), normal MO
SFET製造工程と同様であり、周辺回路のMOSFE SFET is the same as the manufacturing process, the peripheral circuit MOSFE
Tを同時に作ることができる。 T can be made at the same time. そのため、周辺回路のM For this reason, the peripheral circuit M
OSFETは、MIOSメモリ素子の製造工程の影響(温度など)を受けることなく、良好な周辺回路が形成できる。 OSFET without receiving the influence of the manufacturing process of the MIOS memory elements (such as temperature) can be formed excellent peripheral circuit.

【0024】本発明は前述の実施例に限らず様々な変形が可能である。 The present invention is susceptible to various modifications not only to the above embodiments.

【0025】例えば、半導体記憶装置のMIOSメモリ素子は、MONOS構造のものを示したが、MNOS構造,MAOS構造などでもよく、動作はほぼ同等である。 [0025] For example, MIOS memory cell of a semiconductor memory device showed those MONOS structure, MNOS structure may be like MAOS structure, operation is almost equivalent. このとき、MIOSメモリ素子のメモリゲートの形成工程の基板(図2(a))は、これらの構造にあった絶縁膜(MAOS構造の場合、トンネル酸化膜,アルミナ膜)を形成させればよい。 In this case, the substrate of the step of forming the memory gate of MIOS memory device (FIG. 2 (a)) (in the case of MAOS structure, a tunnel oxide film, an alumina film) was insulating film to these structures it is sufficient to form a .

【0026】 [0026]

【発明の効果】以上の通り本発明の半導体記憶装置によれば、MIOS構造の第1のゲートのゲート長を十分にとっても、第2のゲートの最小ゲート長が確保されるので、十分な性能を維持しつつMIOSメモリ素子を微細に作ることができ、半導体記憶装置の記憶密度を上げることができる。 According to the semiconductor memory device of the above as the present invention, take the gate length of the first gate of the MIOS structure sufficiently, the minimum gate length of the second gate is secured, sufficient performance while maintaining the can make MIOS memory element fine, it is possible to increase the storage density of the semiconductor memory device.

【0027】また、本発明の半導体記憶装置の製造方法によれば、MIOS構造で第1のゲートを形成した後に、第2のゲートを形成することで、上述の半導体記憶装置を製作することができ、さらに、工程上絶縁用の酸化膜が厚くなるので第1のゲートと第2のゲートとは十分に絶縁でき、十分な性能を維持しつつ記憶密度の高い半導体記憶装置を製作することができる。 Further, according to the manufacturing method of the semiconductor memory device of the present invention, after forming the first gate in MIOS structure, by forming a second gate, it is made the above-described semiconductor memory device can, be further, since the oxide film for step on the insulating becomes thick enough can insulated from the first gate and the second gate, to manufacture a semiconductor memory device with high storage density while maintaining sufficient performance it can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体記憶装置のMIOSメモリ素子の構成図。 Diagram of MIOS memory cell of a semiconductor memory device of the present invention; FIG.

【図2】本発明の半導体記憶装置のMIOSメモリ素子の製造工程図。 [2] Production process diagram MIOS memory cell of a semiconductor memory device of the present invention.

【図3】本発明の半導体記憶装置のMIOSメモリ素子の製造工程図。 [3] Production process diagram MIOS memory cell of a semiconductor memory device of the present invention.

【図4】従来例のMIOSメモリ素子の構成図。 Figure 4 is a configuration diagram of a MIOS memory device of a conventional example.

【図5】MIOSメモリ素子の等価回路図。 Figure 5 is an equivalent circuit diagram of a MIOS memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

101…基板,102…ソース,103…ドレイン,1 101 ... substrate, 102 ... source, 103 ... drain, 1
04…酸化膜,106…メモリゲート,107…アドレスゲート 04 ... oxide film, 106 ... memory gate, 107 ... address gate

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 MIOSメモリ素子からなる半導体記憶装置であって、 前記MIOSメモリ素子のソース・ドレイン間の領域上に、MIOS構造で形成された第1のゲートとMOS構造で形成された第2のゲートとを有し、 前記第2のゲートの一部が、絶縁物を介して前記第1のゲート上に設けられていることを特徴とする半導体記憶装置。 1. A semiconductor memory device comprising a MIOS memory device, the MIOS on a region between the source and the drain of the memory element, the second formed by the first gate and the MOS structure formed by the MIOS structure and a gate of the semiconductor memory device in which a part of the second gate, characterized in that provided on the first gate through an insulator.
  2. 【請求項2】 前記第1のゲートがMONOS構造で形成されていることを特徴とする請求項1記載の半導体記憶装置。 2. A semiconductor memory device according to claim 1, characterized in that said first gate is formed by MONOS structure.
  3. 【請求項3】 MIOSメモリ素子からなる半導体記憶装置の製造方法であって、 前記MIOSメモリ素子のソース・ドレインとなる領域間の上に、MIOS構造でポリシリコンの第1のゲートを形成する第1の工程と、 前記ポリシリコンの第1のゲートを酸化するとともに前記ソース・ドレインとなる領域間及び前記第1のゲートに酸化膜を堆積する第2の工程と、 前記MIOSメモリ素子のソース・ドレインとなる領域間の上に、MOS構造で第2のゲートを形成する第3の工程とにより、 前記MIOSメモリ素子のゲートを形成することを特徴とする半導体記憶装置の製造方法。 A 3. A MIOS method of manufacturing a semiconductor memory device comprising a memory device, on the inter-region serving as a source and a drain of the MIOS memory device, first to form a first gate polysilicon in MIOS structure a first step, a second step of depositing an oxide film on the inter-region serving as source and drain and the first gate with oxidizing the first gate of the polysilicon, the source of the MIOS memory device on between regions serving as a drain, by a third step of forming a second gate of a MOS structure, a method of manufacturing a semiconductor memory device characterized by forming a gate of the MIOS memory device.
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