JPH05136193A - 半導体デバイスのパツケージ構造 - Google Patents
半導体デバイスのパツケージ構造Info
- Publication number
- JPH05136193A JPH05136193A JP29539791A JP29539791A JPH05136193A JP H05136193 A JPH05136193 A JP H05136193A JP 29539791 A JP29539791 A JP 29539791A JP 29539791 A JP29539791 A JP 29539791A JP H05136193 A JPH05136193 A JP H05136193A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- leads
- wire
- package
- bonded
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- Withdrawn
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 デバイス全体の嵩に対し回路部分が占める割
合を多くして、回路部分の実装密度を高める。 【構成】 半導体チップ１は一方の列のリード４ｂとの
みワイヤボンディングされており、他方の列のリード４
ａとはワイヤボンディングされていない。半導体チップ
１とリード４ｂとの間にはワイヤ５を張るため広いスペ
ースを要するが、半導体チップ１とリード４ａとの間の
スペースは、ワイヤを張る必要がなく、狭くできるので
その分だけパッケージ１７が小さくできる。よって相対
的に半導体チップ１が占める割合が増えて、回路部分の
実装密度が高まる。
合を多くして、回路部分の実装密度を高める。 【構成】 半導体チップ１は一方の列のリード４ｂとの
みワイヤボンディングされており、他方の列のリード４
ａとはワイヤボンディングされていない。半導体チップ
１とリード４ｂとの間にはワイヤ５を張るため広いスペ
ースを要するが、半導体チップ１とリード４ａとの間の
スペースは、ワイヤを張る必要がなく、狭くできるので
その分だけパッケージ１７が小さくできる。よって相対
的に半導体チップ１が占める割合が増えて、回路部分の
実装密度が高まる。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスのパッケ
ージ構造に関し、デバイス全体の嵩に対し回路部分の割
合を多くするよう工夫したものである。
ージ構造に関し、デバイス全体の嵩に対し回路部分の割
合を多くするよう工夫したものである。
【０００２】
【従来の技術】半導体デバイスの一例として、デュアル
インライン パッケージ（ＤＩＰ）形のデバイスの構
成及びアセンブリ工程を、図５〜図７を参照して説明す
る。まず半導体チップ１は、リードフレーム２のアイラ
ンド３にダイボンディングされる。次にワイヤボンディ
ング技術により、半導体チップ２内の配線に接続された
ボンディングパットと、リード４とが、ワイヤ５により
接続される。その後、樹脂モールドによりパッケージ
（プラスチックパッケージ）７が施こされ、更にフォー
ミング工程においてタイバー６等が切除されたりリード
４が曲げられて、ＤＩＰ形の半導体デバイス８が完成す
る。
インライン パッケージ（ＤＩＰ）形のデバイスの構
成及びアセンブリ工程を、図５〜図７を参照して説明す
る。まず半導体チップ１は、リードフレーム２のアイラ
ンド３にダイボンディングされる。次にワイヤボンディ
ング技術により、半導体チップ２内の配線に接続された
ボンディングパットと、リード４とが、ワイヤ５により
接続される。その後、樹脂モールドによりパッケージ
（プラスチックパッケージ）７が施こされ、更にフォー
ミング工程においてタイバー６等が切除されたりリード
４が曲げられて、ＤＩＰ形の半導体デバイス８が完成す
る。
【０００３】近年では半導体チップ１に多くの機能素子
を搭載しており、特にハイブリッドＩＣではこの傾向が
強く、半導体チップ１の面積が広いものがある。このよ
うな半導体チップ１では、多機能ではあるが、入出力す
る信号はさほど多くはなく、図６に示すように、半導体
チップ１は、多数（図６では８本）のリード４のうち、
一部のもの（図６では４本のリード）とのみ接続される
だけである。
を搭載しており、特にハイブリッドＩＣではこの傾向が
強く、半導体チップ１の面積が広いものがある。このよ
うな半導体チップ１では、多機能ではあるが、入出力す
る信号はさほど多くはなく、図６に示すように、半導体
チップ１は、多数（図６では８本）のリード４のうち、
一部のもの（図６では４本のリード）とのみ接続される
だけである。
【０００４】
【発明が解決しようとする課題】従来では図６に示すよ
うに半導体チップ１は、図中上側の列（Ａ側列）のリー
ド４にも、図中下側の列（Ｂ側列）のリード４にも、ワ
イヤ５により接続している。ワイヤボンディングをする
ときには、ワイヤ５を張るスペースが必要であるため、
Ａ側にもＢ側にも広いスペースをとってあり、パッケー
ジ７は大きいものとなっていた。したがってパッケージ
７の面積（Ｍ×Ｎ）に対し、半導体チップ１の面積（Ｐ
×Ｑ）が相対的に狭くなり、実質的な回路部分の実装密
度が低くかった。
うに半導体チップ１は、図中上側の列（Ａ側列）のリー
ド４にも、図中下側の列（Ｂ側列）のリード４にも、ワ
イヤ５により接続している。ワイヤボンディングをする
ときには、ワイヤ５を張るスペースが必要であるため、
Ａ側にもＢ側にも広いスペースをとってあり、パッケー
ジ７は大きいものとなっていた。したがってパッケージ
７の面積（Ｍ×Ｎ）に対し、半導体チップ１の面積（Ｐ
×Ｑ）が相対的に狭くなり、実質的な回路部分の実装密
度が低くかった。
【０００５】本発明は、上記従来技術に鑑み、実質的な
回路部分の実装密度の高い半導体デバイスのパッケージ
構造を提供することを目的とする。
回路部分の実装密度の高い半導体デバイスのパッケージ
構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決する本発
明の構造は、半導体チップを、特定の列のリードとワイ
ヤボンディングし、他の列のリードとは接続せず、半導
体チップと他の列のリードとの間のスペースを狭めたこ
とを特徴とする。
明の構造は、半導体チップを、特定の列のリードとワイ
ヤボンディングし、他の列のリードとは接続せず、半導
体チップと他の列のリードとの間のスペースを狭めたこ
とを特徴とする。
【０００７】
【作用】ワイヤボンディングされない列のリードと半導
体チップとの間には、ワイヤを張るためのスペースが不
要であるためスペースを狭くでき、パッケージを小さく
きる。よって、デバイス全体の大きさに対し半導体チッ
プが占める割合が多くなり、実質的な回路部分の実装密
度が高くなる。
体チップとの間には、ワイヤを張るためのスペースが不
要であるためスペースを狭くでき、パッケージを小さく
きる。よって、デバイス全体の大きさに対し半導体チッ
プが占める割合が多くなり、実質的な回路部分の実装密
度が高くなる。
【０００８】
【実施例】以下に本発明の実施例を図面に基づき詳細に
説明する。なお従来技術と同一機能をはたす部分には同
一符号を付す。図１は本発明の第１実施例を示す。モノ
リシックＩＣである半導体チップ１はアイランド３にダ
イボンディングされている。半導体チップ１は、Ｂ側列
のリード４ｂに対しワイヤ５にてワイヤボンディングさ
れているが、Ａ側列のリード４ａには接続されていな
い。なお２本のワイヤ５ａは、半導体チップ１とアイラ
ンド３とを接続して、半導体チップ１を電源につなげる
役割をしている。またリード４ａはアイランド３に接続
している。
説明する。なお従来技術と同一機能をはたす部分には同
一符号を付す。図１は本発明の第１実施例を示す。モノ
リシックＩＣである半導体チップ１はアイランド３にダ
イボンディングされている。半導体チップ１は、Ｂ側列
のリード４ｂに対しワイヤ５にてワイヤボンディングさ
れているが、Ａ側列のリード４ａには接続されていな
い。なお２本のワイヤ５ａは、半導体チップ１とアイラ
ンド３とを接続して、半導体チップ１を電源につなげる
役割をしている。またリード４ａはアイランド３に接続
している。
【０００９】本実施例のパッケージ１７では、半導体チ
ップ１とリード４ｂとの間に、ワイヤ５を張るための広
いスペースをとっているが、半導体チップ１とリード４
ａとの間のスペースは、ワイヤを張る必要がないため狭
くなっている。ちょうど半導体チップ１がリード４ａ側
に寄って搭載された構成となっている。したがって従来
と同じ大きさの半導体チップ１を搭載していても、パッ
ケージ１７の広さ（Ｍ×Ｏ）は従来のパッケージ７の広
さ（Ｍ×Ｎ）よりも小さくなる（なぜならＯ＜Ｎとなっ
ているから）。このため半導体デバイス１８の嵩が小さ
くなるとともに、全体の嵩に対して半導体チップ１が占
める割合が多くなり、実質的な回路部分の実装密度が高
くなる。
ップ１とリード４ｂとの間に、ワイヤ５を張るための広
いスペースをとっているが、半導体チップ１とリード４
ａとの間のスペースは、ワイヤを張る必要がないため狭
くなっている。ちょうど半導体チップ１がリード４ａ側
に寄って搭載された構成となっている。したがって従来
と同じ大きさの半導体チップ１を搭載していても、パッ
ケージ１７の広さ（Ｍ×Ｏ）は従来のパッケージ７の広
さ（Ｍ×Ｎ）よりも小さくなる（なぜならＯ＜Ｎとなっ
ているから）。このため半導体デバイス１８の嵩が小さ
くなるとともに、全体の嵩に対して半導体チップ１が占
める割合が多くなり、実質的な回路部分の実装密度が高
くなる。
【００１０】なお図２に示す半導体チップ１は、多くの
機能素子を有して広い面積を有しているが、入出力する
信号が少ないので、片側の列のリード４ｂに接続するだ
けで、全ての信号が入出力できる。また半導体チップ１
がハイブリッドＩＣであっても、図２と同様な構成とし
て、実質的な回路部分の実装密度を高くすることができ
る。
機能素子を有して広い面積を有しているが、入出力する
信号が少ないので、片側の列のリード４ｂに接続するだ
けで、全ての信号が入出力できる。また半導体チップ１
がハイブリッドＩＣであっても、図２と同様な構成とし
て、実質的な回路部分の実装密度を高くすることができ
る。
【００１１】図３は本発明の第２実施例を示す。この実
施例では、リード４ａのうち、右端のものだけがアイラ
ンド３に接続されており、残りの３本はタイバ−６によ
り右端のものに接続している。つまり、モールド後のフ
ォーミング工程において、図示部分のタイバー６は切除
せずにそのまま残しておくのである。したがって左側の
３本のリード４ａの位置が保持できる。他の部分は、第
１実施例と同じ構成となっている。
施例では、リード４ａのうち、右端のものだけがアイラ
ンド３に接続されており、残りの３本はタイバ−６によ
り右端のものに接続している。つまり、モールド後のフ
ォーミング工程において、図示部分のタイバー６は切除
せずにそのまま残しておくのである。したがって左側の
３本のリード４ａの位置が保持できる。他の部分は、第
１実施例と同じ構成となっている。
【００１２】図４は本発明の第３実施例を示す。この実
施例は、パッケージ２７の４つの列Ａ，Ｂ，Ｃ，Ｄから
リード２４ａ，２４ｂ，２４ｃ，２４ｄを取り出したＱ
ＦＰ（quad flat package)形の半導体デバイス２８であ
る。モノリシックＩＣまたはハイブリッドＩＣでなる半
導体チップ２１は、アイランド２３にダイボンディング
されており、ワイヤ２５によりリード２４ａ，２４ｂ，
２４ｃにワイヤボンディングされている。リード２４ｄ
は半導体チップ２１にワイヤボンディングされておら
ず、リード２４ｄと半導体チップ２１との間は、ワイヤ
を張る必要がないので狭くなっている。このようにリー
ド２４ｄと半導体チップ２１との間のスペースを狭くで
きるので、全体の嵩に対して半導体チップ２１が占める
割合が多くなり、実質的な回路部分の実装密度が高くな
る。
施例は、パッケージ２７の４つの列Ａ，Ｂ，Ｃ，Ｄから
リード２４ａ，２４ｂ，２４ｃ，２４ｄを取り出したＱ
ＦＰ（quad flat package)形の半導体デバイス２８であ
る。モノリシックＩＣまたはハイブリッドＩＣでなる半
導体チップ２１は、アイランド２３にダイボンディング
されており、ワイヤ２５によりリード２４ａ，２４ｂ，
２４ｃにワイヤボンディングされている。リード２４ｄ
は半導体チップ２１にワイヤボンディングされておら
ず、リード２４ｄと半導体チップ２１との間は、ワイヤ
を張る必要がないので狭くなっている。このようにリー
ド２４ｄと半導体チップ２１との間のスペースを狭くで
きるので、全体の嵩に対して半導体チップ２１が占める
割合が多くなり、実質的な回路部分の実装密度が高くな
る。
【００１３】図４の例では３本のリード２４ｄがすべて
アイランド２３に接続されていたが、リード２４ｄのう
ちの１本のみをアイランド２３に接続し、残りの２本は
タイバーにより、アイランド２３に接続されている１本
のものに、接続するようにしてもよい。
アイランド２３に接続されていたが、リード２４ｄのう
ちの１本のみをアイランド２３に接続し、残りの２本は
タイバーにより、アイランド２３に接続されている１本
のものに、接続するようにしてもよい。
【００１４】更に、ＱＦＰ形において、２つの列のピン
にワイヤボンディングすれば足りる場合は、残りの２つ
の列と半導体チップとの間のスペースを狹めるよう構成
することもできる。
にワイヤボンディングすれば足りる場合は、残りの２つ
の列と半導体チップとの間のスペースを狹めるよう構成
することもできる。
【００１５】
【発明の効果】以上説明したように本発明では、リード
の列のうち特定の列のリードはワイヤボンディングせ
ず、ワイヤボンディングしていないリードと半導体チッ
プとの間のスペースを狹めるようなパッケージ構造とし
たため、全体の嵩に対して半導体チップが占める割合が
多くなり、実質的な回路部分の実装密度が高くなる。
の列のうち特定の列のリードはワイヤボンディングせ
ず、ワイヤボンディングしていないリードと半導体チッ
プとの間のスペースを狹めるようなパッケージ構造とし
たため、全体の嵩に対して半導体チップが占める割合が
多くなり、実質的な回路部分の実装密度が高くなる。
【図１】本発明の第１実施例を示す斜視図。
【図２】第１実施例を示す断面図。
【図３】第２実施例を示す断面図。
【図４】第３実施例を示す断面図。
【図５】従来技術に係る半導体デバイスを示す斜視図。
【図６】従来技術を示す断面図。
【図７】リードフレームを示す平面図。
１，２１ 半導体チップ ２ リードフレーム ３，２３ アイランド ４，４ａ，４ｂ，２４ａ，２４ｂ，２４ｃ，２４ｄ リ
ード ５，２５ ワイヤ ６ タイバー ７，１７，２７ パッケージ ８，１８，２８ 半導体デバイス
ード ５，２５ ワイヤ ６ タイバー ７，１７，２７ パッケージ ８，１８，２８ 半導体デバイス
Claims (4)
- 【請求項１】 パッケージ内に半導体チップを備え、パ
ッケージの２つの列にそれぞれ複数のリードを備えたデ
ュアル インライン パッケージ形の半導体デバイスに
おいて、 半導体チップは一方の列のリードとのみワイヤボンディ
ングされており、 ワイヤボンディングがされた一方の列のリードと半導体
チップとの間に、ワイヤを張ることができる程度のスペ
ースがあり、ワイヤボンディングがされていない他方の
列のリードと半導体チップとの間のスペースが狭くなっ
た状態で、パッケージが形成されていることを特徴とす
る半導体デバイスのパッケージ構造。 - 【請求項２】 パッケージ内に半導体チップを備え、パ
ッケージの４つの列にそれぞれ複数のリードを備えたク
アッド フラット パッケージ形の半導体デバイスにお
いて、 半導体チップは２ないし３の列のリードとのみワイヤボ
ンディングされており、 ワイヤボンディングがされた列のリードと半導体チップ
との間に、ワイヤを張ることができる程度のスペースが
あり、ワイヤボンディングがされていない列のリードと
半導体チップとの間のスペースが狭くなった状態で、パ
ッケージが形成されていることを特徴とする半導体デバ
イスのパッケージ構造。 - 【請求項３】 請求項１または請求項２において、ワイ
ヤボンディングがされていない列のリードの少なくとも
一部がアイランドに接続されていることを特徴とする半
導体デバイスのパッケージ構造。 - 【請求項４】 請求項１または請求項２または請求項３
において、ワイヤボンディングがされていない列のリー
ドの少なくとも一部が、相互にタイバーで接続されたま
まとなっていることを特徴とする半導体デバイスのパッ
ケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29539791A JPH05136193A (ja) | 1991-11-12 | 1991-11-12 | 半導体デバイスのパツケージ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29539791A JPH05136193A (ja) | 1991-11-12 | 1991-11-12 | 半導体デバイスのパツケージ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136193A true JPH05136193A (ja) | 1993-06-01 |
Family
ID=17820088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29539791A Withdrawn JPH05136193A (ja) | 1991-11-12 | 1991-11-12 | 半導体デバイスのパツケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5647527A (en) * | 1995-02-09 | 1997-07-15 | Nec Corporation | Method of determining order of wire-bonding |
-
1991
- 1991-11-12 JP JP29539791A patent/JPH05136193A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5647527A (en) * | 1995-02-09 | 1997-07-15 | Nec Corporation | Method of determining order of wire-bonding |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |