JPH05129536A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH05129536A
JPH05129536A JP3287614A JP28761491A JPH05129536A JP H05129536 A JPH05129536 A JP H05129536A JP 3287614 A JP3287614 A JP 3287614A JP 28761491 A JP28761491 A JP 28761491A JP H05129536 A JPH05129536 A JP H05129536A
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semiconductor
region
insulating layer
buried insulating
forming
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JP3287614A
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Inventor
Yoshiyuki Ishigaki
Kazuto Niwano
和人 庭野
佳之 石垣
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE: To avoid that a defect is caused by a method wherein a plurality of elements are formed on the same semiconductor substrate and an SOI structure in which the formation depth of insulating films suitable for the respective elements differs is adopted.
CONSTITUTION: In a bipolar-element formation region DB, an insulating layer 2a is formed in a deep position from the surface in a silicon substrate 1. In a MOS-element formation region DM, an insulating layer 2b is formed in a shallow region. After oxygen ions have been implanted into the silicon substrate 1 and before a heat treatment to form the insulating layers 2a, 2b is executed, grooves which are deeper than the position of the implanted oxygen ions are formed around both regions DB, DM. After the oxide-film insulating layers 2a, 2b have been formed by the heat treatment, the grooves are filled and isolation regions are formed. Thereby, it is possible to restrain a stress and a crystal defect from being caused due to the expansion of a volume when the insulating layers 2a, 2b are formed, and it is possible to prevent the characteristic deterioration of elements even when the stress and the crystal defect are caused.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、バイポーラ型半導体素子とMOS型半導体素子とを備えた半導体装置に関し、特にSOI構造と溝型分離領域とを備えた半導体装置及びその製造方法に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor device including a bipolar semiconductor device and a MOS-type semiconductor devices, and more particularly to a semiconductor device and a manufacturing method thereof and a SOI structure and a trench isolation region .

【0002】 [0002]

【従来の技術】SOI(Silicon On Insulator)技術とは、例えば、シリコン半導体基板中に酸素イオンを高エネルギーで打ち込み高温の熱処理を加えることによって酸素イオンとシリコン原子を結合させて酸化膜の埋設絶縁層を基板中に形成するSIMOX(Seperation by IM The Background of the Invention SOI (Silicon On Insulator) technology, for example, buried insulating oxide film by bonding the oxygen ions and silicon atoms by heat treatment of high temperature implantation of oxygen ions into a silicon semiconductor substrate with high energy SIMOX to form a layer in the substrate (Seperation by IM
planted OXygen)法などに代表される、絶縁層(Insula planted OXygen) method typified, insulating layer (Insula
tor )の上(On)にシリコン層(Silicon )を形成する技術の総称である。 It is a general term for a technology of forming silicon layer (Silicon) on tor) on the (On).

【0003】MOS(Metal-Oxside-Semiconductor)型半導体素子においては、素子の動作の中心となるのはゲート絶縁膜直下の半導体層(ウェル領域)の表面(または表面付近)に形成されるキャリアの通り道(チャネル)であり、その下のチャネルの形成されないウェル部分や、チャネルからの電極取り出し領域であソース(あるいはドレイン)領域とウェルとのダイオード接合は寄生素子を形成し、素子動作を劣化させることになる。 [0003] MOS in (Metal-Oxside-Semiconductor) type semiconductor device, the carrier Central to the operation of the element formed on the surface (or near surface) of the semiconductor layer immediately below the gate insulating film (well region) a path (channel), and the well portion which is not formed in the channel below it, the diode junction between the electrode extraction region der source (or drain) region and the well from the channel forms a parasitic element, degrade the device operation It will be.

【0004】MOS型素子にSOI技術を適用して絶縁層上に形成した非常に浅いシリコン層(〜0.1μm程度)に素子を形成することにより、上記のような素子動作に寄与しないウェル領域を極力減らす事ができること、ゲート下のウェル領域が狭いためにゲートによるキャリア電荷の制御性が向上すること、ソース(ドレイン)とウェルとの接合容量を大幅に減少させることができること、さらに相補型MOSデバイスではPチャネル素子を形成するNウェルとNチャネル素子を形成するP [0004] By forming the element in a very shallow silicon layer by applying the SOI technology is formed on the insulating layer in the MOS type element (about ~0.1μm), the well region does not contribute to the device operation such as the that it is possible to reduce as much as possible, that the well region under the gate is improved controllability of the carrier charge by the gate for narrow, it can greatly reduce the junction capacitance between the well and the source (drain), further complementary P to form the N-well and N-channel devices for forming a P-channel device in the MOS device
ウェルが完全に分離されるため、ラッチアップに対する耐性が非常に高くなることなどの利点から、近年、研究・開発が盛んに行われてきている。 Since the well is completely separated from the advantages such that the resistance to latch-up is very high, in recent years, research and development have been actively carried out.

【0005】この場合の一例として、SIMOX法を適用したPチャネル型MOSトランジスタの製造方法における主要工程の断面図を図8乃至図11に示す。 As an example of this case, a cross-sectional view of the main processes in a method of manufacturing a P-channel type MOS transistor according to the SIMOX method in FIGS. 8 to 11. 図8乃至図11において、1はN -型シリコン基板、2は酸化膜絶縁層、3はシリコン層、4は素子分離用酸化膜、5 8 to 11, 1 is the N - type silicon substrate, 2 is an oxide film insulating layer, 3 is a silicon layer, the element isolation oxide film 4, 5
はゲート絶縁膜、6はゲート電極、7及び8はソース及びドレイン領域、9は絶縁膜、10はソース電極用配線、11はゲート電極用配線、12はドレイン電極用配線である。 Gate insulating film, a gate electrode 6, 7 and 8 are the source and drain regions, 9 insulating film, 10 is the wiring for the source electrode, 11 for a gate electrode wiring, 12 denotes a wiring for the drain electrode.

【0006】まず、図8に示すように、N -型シリコン基板1全面に、イオン注入法により酸素イオンをシリコン酸化膜(SiO 2 )を形成するに十分な量を打ち込み、高温の熱処理を加えることによりN -型シリコン基板1のシリコン原子と酸素原子を結合させ、N -型シリコン基板1中に酸化膜絶縁層2を、表面に0.1μm程度以下のシリコン層3が形成されるように形成する。 [0006] First, as shown in FIG. 8, N - -type silicon substrate 1 over the entire surface, the oxygen ion implantation to an amount sufficient to form a silicon oxide film (SiO 2) by ion implantation, addition of high-temperature heat treatment N by - silicon atoms and oxygen atoms of the type silicon substrate 1 is bonded, N - -type silicon substrate oxide insulation layer 2 in 1, so that 0.1μm about less silicon layer 3 is formed on the surface Form.

【0007】次に、図9に示すように、素子形成領域以外の領域には素子分離としてシリコン層3表面に公知のLOCOS分離法により分離用酸化膜4を形成し、素子形成領域であるシリコン層3の表面を酸化してゲート絶縁膜5を形成し、その後、基板全面にゲート電極材料(例えば高不純物濃度の多結晶シリコン)を推積、公知のリソグラフィ技術によりゲート電極のパターンをゲート電極材料上に形成し、エッチング技術によりゲート電極6を形成する。 [0007] Next, as shown in FIG. 9, the silicon in the region other than the element forming region to form isolation oxide film 4 by a known LOCOS isolation method in the silicon layer 3 surface as an element isolation, an element formation region by oxidizing the surface of the layer 3 to form a gate insulating film 5, then 推積 gate electrode material (e.g., polycrystalline silicon having a high impurity concentration) on the entire surface of the substrate, a gate electrode pattern of the gate electrode by a known lithography technique It is formed on the material to form the gate electrode 6 by etching.

【0008】次に、図10に示すように、ゲート電極6 [0008] Next, as shown in FIG. 10, a gate electrode 6
及び素子分離用酸化膜4を注入マスクとしてイオン注入法により不純物を導入することにより自己整合的にソース領域7及びドレイン領域8を形成する。 And forming a self-aligned manner source region 7 and the drain region 8 by introducing an impurity by ion implantation an element isolation oxide film 4 as an implantation mask. これにより、 As a result,
ゲート直下のシリコン層3はMOSトランジスタのウェルとなる。 Silicon layer 3 immediately under the gate becomes a well of the MOS transistor.

【0009】次に、図11に示すように、全面を絶縁膜9で覆った後、ソース電極用配線10、ゲート電極用配線11、ドレイン電極用配線12を形成して素子が完成する。 [0009] Next, as shown in FIG. 11, after covering the entire surface with an insulating film 9, the source electrode wiring 10, the gate electrode wiring 11, the element to form the drain electrode wiring 12 is completed.

【0010】従来より、MOS型素子を用いたデバイスでは、素子間の電気的分離を行う方法として、一般にシリコン基板表面を選択的に酸化して酸化膜を形成するL [0010] Conventionally, in a device using a MOS type element, as a method for electrical isolation between devices, generally a silicon substrate surface is selectively oxidized to form an oxide film L
OCOS法による分離が用いられており、その酸化膜厚さは数千オングストローム程度必要であるが、SOI構造を適用すると酸化膜の厚さはシリコン層(〜0.1μ OCOS method and separation are used by, but its oxide thickness is required several thousands angstroms, the thickness of the oxide film to apply the SOI structure silicon layer (~0.1Myu
m)の厚さ分を酸化すれば素子全体を分離することができるので製造時間が短縮でき、また酸化膜厚が薄くなることにより酸化膜の素子形成領域への食い込み(バーズビーク)や酸化膜周辺での酸化膜段差(バーズヘッド) Since the thickness of the m) can be separated the whole device if the oxidation can be shortened manufacturing time and biting into the element formation region of the oxide film by the oxide film thickness decreases (bird's beak) and oxide film around oxide film step in (bird's head)
が減るため集積度を上げられるという利点がある。 There is an advantage that is increasing the degree of integration for is reduced.

【0011】一方、バイポーラ(Bipolar )型素子においても、SOI技術の適用が研究されてきている。 Meanwhile, even in a bipolar (Bipolar) type devices, the application of SOI technologies have been studied. バイポーラ素子に適用した場合の利点としては、主にコレクタ領域と基板との接合によって形成される寄生ダイオード、特にその大きな接合容量を低減できるところにある。 The advantage in the case of applying the bipolar devices, primarily parasitic diode formed by the interface between the collector region and the substrate, there is to the particular can reduce the large junction capacitance. 近年、ベース、エミッタ領域の形成方法がリソグラフィにおけるパターニング用マスクがいらない自己接合プロセスになってきており、これら寄生容量は小さくなってきて全寄生容量に占めるコレクタ−基板間容量の比率が大きくなっているのでこの方法は有効である。 Recently, the base, the method of forming the emitter region has been become self bonding process that does not need the patterning mask in a lithographic, these parasitic capacitances collector in the total parasitic capacitance been reduced - increases the ratio of substrate capacitance this method because there is effective. ただし、トランジスタの動作は、MOS型素子の場合と異なり、素子の主動作電流であるエミッタ電流が基板表面のエミッタ領域からその下のベース領域を通って更に下のコレクタ領域に達してコレクタ電流となるという縦方向動作である。 However, the operation of the transistor, unlike the MOS-type devices, the collector current emitter current reaches the collector region below further through the base region below the emitter region of the substrate surface is the main operating current of the device it is a longitudinal behavior of becoming. このために、コレクタ領域から基板表面まで電流を取り出す電流径路の電気抵抗を低減する目的で、高不純物濃度の埋め込み(コレクタ)層を形成することが多く、埋め込み層の厚さは数μm程度になることも多い。 Therefore, the purpose of reducing the electrical resistance of the current path taking out current from the collector region to the substrate surface, often to form a buried (collector) layer of high impurity concentration, thickness of the buried layer is about several μm It made often. これらのことから、SOI構造においてバイポーラ素子を形成するために必要なシリコン層の厚さは、 For these reasons, the thickness of the silicon layer necessary for forming the bipolar devices in the SOI structure,
MOS型素子に適用した場合に比べて非常に厚いことが要求される。 It is required very thick as compared with the case of applying to a MOS type element.

【0012】バイポーラ型素子を用いたデバイスでは、 [0012] In the device using a bipolar type element,
素子の形成に必要な領域が基板表面から深い領域に渡るためMOS型デバイスのような薄い絶縁膜では素子間の分離ができない。 Region required for the formation of the element can not separate between elements in a thin insulating layer such as a MOS type device to cross the deep region from the substrate surface.

【0013】このため、基板中に形成した分離用のPN [0013] PN of this order, for separation was formed in the substrate
接合によって行うPN分離法や、LOCOS法を改良して1μm以上といった、厚い酸化膜を形成する酸化膜分離法などが利用されている。 And PN separation method carried out by bonding to say more than 1μm to improve the LOCOS method, such as an oxide film isolation method is used to form a thick oxide film. これに対し、近年の高集積化に対応し分離領域の幅を大幅に縮小できる分離領域形成方法として、基板表面から深い溝を形成し溝内部を絶縁物(シリコン酸化膜や多結晶シリコンなど)で充填するという溝型分離法が用いられるようになってきている。 In contrast, as a separation region forming method can significantly reduce the width of the corresponding isolation region recent high integration, the internal groove insulator to form a deep trench from the substrate surface (such as a silicon oxide film or polycrystalline silicon) has become into use trench isolation method that in filling. ただし、この方法を用いた場合には、溝側面における接合リーク電流の発生を防ぐために溝内壁を酸化し酸化膜を形成するなど、溝形成時の幅よりも最終的な幅が大きくなるために、近年の高集積MOSデバイスの場合のような1μm以下の分離幅にすることは難しい面がある。 However, when using this method, etc. to form an oxide and oxide film a groove inner wall in order to prevent the occurrence of junction leakage current at the groove flank, to the final width than at the groove formation is increased , is difficult surface to the 1μm following separation width as in the case of recent highly integrated MOS device.

【0014】この場合の素子の製造方法の一例として、 [0014] As an example of the manufacturing method for the device in this case,
SOI構造(SIMOX法)と溝型分離を適用したNP NP to which the trench isolation and SOI structure (SIMOX method)
N型バイポーラトランジスタの製造方法における主要工程の断面図を図12乃至図15に示す。 The cross-sectional view of the main steps in the production method of N-type bipolar transistor shown in FIGS. 12 to 15. 図12乃至図1 12 to 1
5において、1はN -型シリコン基板、2は酸化膜絶縁層、21はN +埋め込み層、22はエピタキシャル層、 In 5, 1 N - type silicon substrate, 2 is oxide insulation layer, 21 an N + buried layer, 22 is an epitaxial layer,
3はN +埋め込み層21とエピタキシャル層22により構成されたシリコン層、23は溝型分離領域、24はコレクタ電極取り出し領域、25はエミッタ領域、26はベース領域、28はコレクタ電極、29はエミッタ電極、30はベース電極、9は絶縁膜である。 3 N + buried layer 21 and the epitaxial layer a silicon layer formed by 22, 23 trench isolation region, region extraction collector electrodes 24, 25 is an emitter region, 26 is a base region, 28 denotes a collector electrode, 29 is an emitter electrode, 30 is a base electrode, 9 denotes an insulating film.

【0015】まず、図12に示すように、前記図8で示したMOS型素子の場合の製造方法と同様な方法によりSOI構造を形成し、全面に埋め込み(コレクタ)層を形成するために例えばアンチモン(Sb)を10 15 /cm [0015] First, as shown in FIG. 12, in order to form the view of the SOI structure is formed by the manufacturing method similar to the method in the case of the MOS type element described in 8, the entire surface to the buried (collector) layer e.g. antimony (Sb) 10 15 / cm
2程度注入する。 To about 2 injection.

【0016】次に、図13に示すように、注入されたイオンを熱処理により活性化し、N +埋め込み層21を形成し、その後N -エピタキシャル層22を形成することにより、半導体基板1上に酸化膜絶縁層2が形成され、 [0016] Next, as shown in FIG. 13, the implanted ions are activated by heat treatment, to form an N + buried layer 21, then, by using N - forming an epitaxial layer 22, oxide on the semiconductor substrate 1 film insulating layer 2 is formed,
さらに酸化膜絶縁層2上にシリコン層3が形成され、バイポーラトランジスタを形成するのに十分な厚さのシリコン層を持ったSOI構造となる。 Further the silicon layer 3 is formed on the oxide insulation layer 2, a SOI structure having a silicon layer of sufficient thickness to form the bipolar transistor.

【0017】次に、図14に示すように、酸化膜絶縁層2を終点検出として酸化膜絶縁層2に達するようにシリコン層3に溝を堀り、例えばシリコン酸化膜を溝に充填することにより溝型分離領域23が形成される。 [0017] Next, as shown in FIG. 14, filling digging a trench in the silicon layer 3 to reach the oxide insulation layer 2 an oxide insulation layer 2 as an end point detection, for example, a silicon oxide film in the groove trench isolation region 23 is formed.

【0018】次に、図15に示すように、公知の接合形成及び電極形成技術により、コレクタ電極取り出し領域24、エミッタ領域25、ベース領域26を形成し、絶縁膜9で全面を覆った後、コレクタ電極28、エミッタ電極29、ベース電極30を形成して素子が完成する。 Next, as shown in FIG. 15, by known bonding and electrode formation technology, the collector electrode extraction region 24, emitter region 25, to form a base region 26, after covering the entire surface with an insulating film 9, collector electrode 28, emitter electrode 29, the element to form the base electrode 30 is completed.

【0019】一方、近年盛んに研究されてきている分野として、同一半導体基板上にMOS型素子とバイポーラ型素子(通常NPNトランジスタ)を形成するBiCM Meanwhile, as a field that have been recently actively studied, BICM forming a MOS type element and a bipolar element (normally NPN transistor) on the same semiconductor substrate
OS(Bipolar Complementary MOS )型半導体デバイスがある。 There is an OS (Bipolar Complementary MOS) type semiconductor device. BiCMOSでは、バイポーラ型素子回路とM In BiCMOS, bipolar type element circuit and M
OS型素子回路あるいは融合型回路などを適宜選択できることから、バイポーラ素子の特徴である高速動作・高電流駆動能力とMOS型素子の低消費電力・高集積性の両方を生かすことができる。 Because it can appropriately select an OS type element circuit or fusion type circuit, it is possible to take advantage of both low power and high integration of high-speed operation and high current drive capability which is characteristic of a bipolar element and MOS type element. このため、MOS型素子のみを用いたデバイスでは達成できない高速動作を、MO Therefore, the high speed operation can not be achieved with devices using only MOS type element, MO
S型素子のみを用いたデバイスと同程度の低消費電力・ Low power devices and the same degree using only S-type device,
高集積度を持ちつつ行なわせることができる。 It can be performed while maintaining a high degree of integration.

【0020】BiCMOSデバイスにおいては、MOS [0020] In BiCMOS devices, MOS
とバイポーラの両方の素子分離を行わなければいが、前記の通りMOS部の素子間分離はトレンチ分離は使えないことから、両素子の基板表面部における分離形成法としてLOCOS法などを用い、基板中における分離としては通常、MOS型素子領域ではPN接合分離を、バイポーラ型素子領域ではPN接合分離(または溝型分離) Without isolation of both bipolar and bur, since said element isolation street MOS portion of which must not be used trench isolation, using a LOCOS method as a separation method for forming the substrate surface portion of the both elements, the substrate normally the separation in the PN junction isolation in MOS type element region, PN junction isolation in bipolar device region (or trench isolation)
を用いることになる。 It will be used.

【0021】この一例として、NPNバイポーラトランジスタとPMOSトランジスタを同一基板の一方主面上に形成したBiCMOSデバイスの断面図を図16に示す。 [0021] As an example, it illustrates a cross-sectional view of a BiCMOS device forming the NPN bipolar transistor and PMOS transistors on one main surface of the same substrate in Fig. 図16において、31はP -型半導体基板、その他の図に用いられている符号で前記したMOS及びバイポーラ型素子の説明に用いた図11及び図15と同一符号は図11及び図15と同一内容または相当部分を示す。 16, 31 is P - type semiconductor substrate, the same as in FIG. 11 and FIG. 15 the same reference numerals 11 and 15 used in the description of the MOS and bipolar devices described above with reference numeral used in the other figures showing the contents or corresponding parts.
この例においてはMOSトランジスタとバイポーラトランジスタは、素子表面に形成された酸化膜4と、P -型半導体基板31とシリコン層3、N +埋め込み層21或いはエピタキシャル層22とのPN接合によって分離されている。 MOS transistors and bipolar transistors in this example, the oxide film 4 formed on the surface of the device, P - separated by PN junction type semiconductor substrate 31 and the silicon layer 3, N + buried layer 21 or the epitaxial layer 22 there.

【0022】 [0022]

【発明が解決しようとする課題】従来の半導体装置及びその製造方法は以上のように構成されており、前述したようにMOS型素子の実効的な動作領域はゲート絶縁膜5の直下でありバイポーラ型素子では基板表面深くにある埋め込み層21までである。 THE INVENTION Problems to be Solved by the conventional semiconductor device and a manufacturing method thereof is constituted as described above, the effective operation region of the MOS type element as described above is directly below the gate insulating film 5 Bipolar the mold element is up to the buried layer 21 located deep in the substrate surface. 従って、図16からも明らかなように、前述したような各々の素子に対するSO Therefore, as is apparent from FIG. 16, SO for each element as described above
I構造を適用しようとしても、素子の動作領域の深さが異なるために適用できないという問題点があった。 If you try to apply the I structure, there is a problem that can not be applied to the depth of the active region of the element are different.

【0023】また、各々の素子に対応して従来例のSO Further, conventionally corresponding to each of the elements example SO
I構造の製造方法により絶縁層を異なる深さに一度に形成しようとすると、例えばSIMOX法などを用いた場合では注入した酸素イオンとシリコン原子が結合するときに体積膨張が起こるので、深さの異なる領域を一つの基板上に形成すると応力や結晶欠陥が発生することになり、接合のリーク電流の発生など素子の性能劣化及び歩留まりの低下をもたらしてしまうという問題点があった。 If an attempt is made to form at once to the production method by the insulating layer to different depths of the I structure, for example volume since expansion occurs when in case of using a SIMOX method is that implanted oxygen ions and silicon atoms are bonded, the depth of the will be stress and crystal defects occur when forming the different regions on a single substrate, there is performance degradation and disadvantageously resulting in lowering of the yield of the elements such as the occurrence of a leakage current of the junction.

【0024】本発明は上記のよう問題点を解消するためになされたもので、例えばBiCMOS型デバイスのように素子の動作領域の深さが異なる半導体装置においてもSOI構造を適用し、SOI構造を採用したMOS型素子及びバイポーラ型素子の各々の利点を得て、高速化・高性能化したBiCMOSデバイスを得るとともに、 [0024] The present invention has been made to solve the problems as described above, for example, also by applying the SOI structure in a semiconductor device the depth of active region of the element are different as BiCMOS type devices, the SOI structure to obtain each of the advantages of employing the MOS type element and a bipolar element, together with obtaining a BiCMOS device speed and higher performance,
BiCMOSデバイスにSOI構造を採用するとき、体積膨張による応力や結晶欠陥の発生に伴う素子の特性劣化を防止することを目的としている。 When employing the SOI structure BiCMOS devices are intended to prevent deterioration of the characteristics of the device due to the generation of stress and crystal defects due to volume expansion.

【0025】 [0025]

【課題を解決するための手段】第1の発明に係る半導体装置の製造方法は、半導体基体の一方主面から所定深さの一部の領域に埋設絶縁層を形成したSOI構造を有する半導体装置の製造方法であって、前記半導体基体の前記埋設絶縁層を形成すべき領域にイオン注入する工程と、前記半導体基体の前記イオン注入した領域の周囲に前記半導体基体の一方主面から前記イオン注入した領域より深く溝を掘って溝型分離領域を形成する工程と、前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンにより前記埋設絶縁層を形成する工程とを備えて構成されている。 Means for Solving the Problems A method of manufacturing a semiconductor device according to a first aspect of the present invention, a semiconductor device having an SOI structure forming a buried insulating layer on a partial region of a predetermined depth from the main surface one semiconductor substrate a method of manufacturing, the buried insulating layer and the step of ion-implanted into a region to be formed, the ion implantation from one main surface of the semiconductor body around the ion-implanted region of said semiconductor substrate of said semiconductor body forming a trench isolation region digging deeper grooves than the region, after forming the trench isolation region, a step of forming the buried insulating layer by the implanted ions by heat treatment to said semiconductor substrate It is configured to include a.

【0026】第2の発明に係る半導体装置は、半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置であって、前記半導体基体における前記第1の半導体素子の形成領域に形成された前記半導体基体の一方主面より第1の深さにある第1の埋設絶縁層と、前記第1の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第1の埋設絶縁層より深い領域まで達する溝型分離領域と、前記半導体基体における前記第2の半導体素子の形成領域に形成された前記半導体基体の一方主面より第2の深さにある第2の埋設絶縁層と、前記第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域とを備えて構成されている。 The semiconductor device according to a second invention is a semiconductor device having a first semiconductor element and the second semiconductor element on one major surface of the semiconductor substrate, the first semiconductor in the semiconductor body a first buried insulating layer on one first depth from the main surface of said semiconductor body formed in the formation region of the element, which is formed around the first buried insulating layer, one of said semiconductor body a trench isolation region extending from the main surface to the first region deeper than the buried insulating layer, one second depth from the main surface of said semiconductor body formed in the formation region of the second semiconductor element in said semiconductor body a second buried insulating layer in of, and the second formed around the buried insulating layer, said semiconductor substrate while said from the main surface second trench isolation region reaching deeper region than buried insulating layer It is configured to include a.

【0027】第3の発明に係る半導体装置の製造方法は、半導体基体の一方主面上に第1の半導体素子と第2 The method of manufacturing a semiconductor device according to the third invention, the first semiconductor element on one major surface of the semiconductor substrate and the second
の半導体素子とを有する半導体装置の製造方法であって、前記半導体基体表面に選択的に、前記第1及び第2 A manufacturing method of a semiconductor device a semiconductor device having the semiconductor substrate selectively to the surface, the first and second
の半導体素子の形成領域においてそれぞれ注入深さが異なるようにイオンを注入する工程と、前記注入深さの異なる両イオン注入領域の各々の周囲に、前記半導体基体の一方主面から各イオン注入領域より深く溝を掘って溝型分離領域を形成する工程と、前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって前記第1及び第2の半導体素子の形成領域に深さの異なる埋設絶縁層を形成する工程とを備えて構成されている。 Of a step of each implantation depth in the formation region of the semiconductor device injects ions differently, around each of the two ion-implanted regions having the different injection depth, the one each ion implantation from the main surface region of the semiconductor substrate forming a trench isolation region digging deeper grooves, formation of the trench after the isolation regions are formed, the semiconductor said by the implanted ions substrates subjected to heat treatment first and second semiconductor devices It is configured and the step of forming the different buried insulating layer depths in the region of.

【0028】第4の発明に係る半導体装置は、半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置であって、前記半導体基体の一方主面から第1の深さにおいて、前記半導体基体の全面に形成された第1の埋設絶縁層と、前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さにおいて、前記半導体基体の一部に形成された第2の埋設絶縁層と、前記第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域と、前記第2の埋設絶縁層の無い前記第1の埋設絶縁層上の前記半導体基体に設けられた前記第1の半導体素子の形成領域と、前記第2 The semiconductor device according to a fourth invention is a semiconductor device having a first semiconductor element and the second semiconductor element on one major surface of the semiconductor substrate, first from one main surface of said semiconductor body in one depth, the a first buried insulating layer formed on the entire surface of the semiconductor substrate, at one shallow second depth than the from the main surface a first depth of said semiconductor substrate, said semiconductor body a second buried insulating layer formed on a part, the formed around the second buried insulating layer, trench extending from one main surface of said semiconductor body to said second region deeper than the buried insulating layer and isolation regions, and forming region of the second said no buried insulating layer and the first provided in the semiconductor substrate on the buried insulating layer and the first semiconductor element, the second
の埋設絶縁層上の前記半導体基体に設けられた前記第2 The second provided in the semiconductor substrate on the buried insulating layer
の半導体素子の形成領域とを備えて構成されている。 It is configured to include a formation region of the semiconductor device.

【0029】第5の発明に係る半導体装置の製造方法は、半導体基体の一方主面上に第1の半導体素子と第2 The method of manufacturing a semiconductor device according to the fifth invention, the first semiconductor element on one major surface of the semiconductor substrate and the second
の半導体素子とを有する半導体装置の製造方法であって、前記半導体基体の一方主面から第1の深さにおいて、前記半導体基体の全面に第1の埋設絶縁層を形成する工程と、前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さに達するように、前記半導体基体の一方主面の一部に選択的にイオンを注入する工程と、前記半導体基体の前記イオンを注入した領域の周囲に前記半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程と、前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって第2の埋設絶縁層を形成する工程と、前記第2の埋設絶縁層の無い前記第1の埋設絶縁層上の前記半導体基体に前記第1の半導体素子を形成する工程 A method of manufacturing a semiconductor device having a semiconductor element, wherein the one from the main surface a first depth of the semiconductor substrate, forming a first buried insulating layer on the entire surface of the semiconductor substrate, the semiconductor as from one main surface of the substrate reaches a shallower second depth than the first depth, a step of selectively implanting ions into a portion of one major surface of said semiconductor body, said the semiconductor body forming a trench isolation region from one main surface of said semiconductor substrate around a region injected with ions digging deeper grooves than implanted region the ions, after forming the trench isolation region, the semiconductor forming a second buried insulating layer by the implanted ions by heat treatment to the substrate, the first semiconductor in the semiconductor substrate on the second the first buried insulating layer without buried insulating layer forming an element 、前記第2の埋設絶縁層上の前記半導体基体に前記第2の半導体素子を形成する工程とを備えて構成されている。 It is configured and the step of forming the second semiconductor element to the semiconductor substrate on the second buried insulating layer.

【0030】 [0030]

【作用】第1の発明による半導体装置の製造方法においては、半導体基体のイオン注入した領域の周囲に前記半導体基体の一方主面から前記イオン注入した領域より深く溝を掘って溝型分離領域を形成する工程を備えており、素子分離用の溝型分離領域を形成するために深い溝を形成する工程を、SOI構造における埋設絶縁層を形成する工程よりも先に行うようにしたので、埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 [Action] In the method of manufacturing a semiconductor device according to the first invention, the ion-implanted region trench isolation region from one main surface of said semiconductor body around digging deeper grooves than the ion-implanted region of the semiconductor body includes a step of forming, a step of forming a deep trench in order to form a trench isolation region for element isolation, since to carry out before the step of forming the buried insulating layer in SOI structures, buried it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the insulating layer forming.

【0031】第2の発明による半導体装置においては、 [0031] In the semiconductor device according to the second invention,
第1の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から第1の埋設絶縁層より深い領域まで達する溝型分離領域と、第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域とを備えているので、第1の半導体素子や第2の半導体素子の形成領域から他の領域を分離することができるとともに、第1及び第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 Formed around the first buried insulating layer, and the trench isolation region extending from the one main surface of said semiconductor substrate region deeper than the first buried insulating layer, formed around the second buried insulating layer the so from one major surface of the semiconductor substrate and a trench isolation region reaching deeper region than said second buried insulating layer, the other area from the formation region of the first semiconductor element and the second semiconductor element the it is possible to separate, it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the first and second buried insulating layer formed.

【0032】第3の発明による半導体装置の製造方法においては、注入深さの異なる両イオン注入領域の各々の周囲に、半導体基体の一方主面から各イオン注入領域より深く溝を掘って溝型分離領域を形成する工程を備えており、素子分離用の溝型分離領域を形成するために深い溝を形成する工程を、SOI構造における埋設絶縁層を形成する工程よりも先に行うようにしたので、第1及び第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 [0032] In the method of manufacturing a semiconductor device according to the third invention, the periphery of each of the two ion-implanted regions having different implantation depth, trench digging one deep groove from each ion implantation region from the main surface of the semiconductor substrate It includes a step of forming an isolation region, a step of forming a deep trench in order to form a trench isolation region for device isolation and to perform before the step of forming the buried insulating layer in SOI structure since, it is possible to suppress the generation of stress and crystal defects due to volume expansion during the first and second buried insulating layer formed. また、半導体基体表面に選択的に、第1及び第2の半導体素子の形成領域においてそれぞれ注入深さが異なるようにイオンを注入する工程を備えているので、深さの異なる第1及び第2の埋設絶縁層を持つSOI構造を一度に形成することができる。 Also, optionally the semiconductor substrate surface, since each implantation depth in the formation region of the first and second semiconductor devices comprises a step of implanting differently ions, first different depths and the second it is possible to form a SOI structure with a buried insulating layer at a time.

【0033】第4の発明による半導体装置においては、 [0033] In the semiconductor device according to the fourth invention,
第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から第2の埋設絶縁層より深い領域まで達する溝型分離領域を備えているので、第2の半導体素子の形成領域と他の領域とを分離することができると伴に、 Formed around the second buried insulating layer, the so from one major surface of the semiconductor substrate includes a trench isolation region reaching deeper than the second buried insulating layer region, forming a region of the second semiconductor element Ban on the can and separating the other regions,
第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 It is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the second buried insulating layer formed. また、半導体基体の全面に形成された第1の埋設絶縁層と、第2の半導体素子の形成領域に形成された前記第1の埋設絶縁層よりも浅い第2の埋設絶縁層とを備えており、第2の半導体素子領域は第1及び第2の埋設絶縁層によって2重のSOI構造になり、1層のSOI構造の場合よりSOI Also, includes a first buried insulating layer formed on the entire surface of the semiconductor substrate, a second shallower than the first buried insulating layer formed on the formation region of the semiconductor element and the second buried insulating layer cage, the second semiconductor element region is a double SOI structure by the first and second buried insulating layer, SOI than in the SOI structure 1 layer
としての効果を上げることができる。 Effect as can be increased.

【0034】第5の発明による半導体装置の製造方法においては、半導体基体のイオンを注入した領域の周囲に半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程を備えており、素子分離用の溝型分離領域を形成するために深い溝を形成する工程を、SOI構造における第2の埋設絶縁層を形成する工程よりも先に行うようにしたので、第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 [0034] In the method of manufacturing a semiconductor device according to a fifth invention, the main surface from the injected dug deeper grooves than the region trench isolation region the ions of the semiconductor substrate around a region injected with ions of the semiconductor substrate includes a step of forming a forming a deep trench in order to form a trench isolation region for element isolation, as performed prior to the step of forming the second buried insulating layer in SOI structure since the, it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the second buried insulating layer formed. また、半導体基体の一方主面から第1の深さにおいて、半導体基体の全面に第1の埋設絶縁層を形成する工程と、前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さに達するように、前記半導体基体の一方主面の一部に選択的にイオンを注入する工程と、前記半導体基体のイオンを注入した領域の周囲に前記半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程と、前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって第2の埋設絶縁層を形成する工程を備えており、第2の半導体素子領域は第1及び第2の埋設絶縁層によって2重のSOI構造を容易に形成でき、1層のS Further, in one direction from the main surface a first depth of the semiconductor substrate, forming a first buried insulating layer on the entire surface of the semiconductor body, shallower than one from the main surface of the first depth of the semiconductor body first to reach a second depth, a step of selectively implanting ions into a portion of one main surface of the semiconductor substrate, from one main surface of the semiconductor body around the implanted ions of said semiconductor body region forming a trench isolation region digging deeper grooves than a region injected with the ions, after forming the trench isolation region, the second buried insulating by ion was said injection subjected to heat treatment to said semiconductor substrate includes a step of forming a layer, the second semiconductor device region can be easily formed a double SOI structure by the first and second buried insulating layer, the first layer S
OI構造の場合よりSOIとしての効果を上げることができる。 Than in the case of OI structure can be effective as SOI.

【0035】 [0035]

【実施例】以下、この発明の第1実施例を図1乃至図3 EXAMPLES Hereinafter, FIGS. 1 to 3 a first embodiment of the present invention
を用いて説明する。 It will be described with reference to. 図1乃至図3に示す断面図は、NP Figure 1 to the sectional view shown in FIG. 3, NP
NバイポーラトランジスタとPMOSトランジスタを一つの半導体基体上に形成した場合の半導体装置の製造方法の主要工程の断面図である。 N is a cross-sectional view of the main steps of a manufacturing method of a semiconductor device in the case of forming a bipolar transistor and the PMOS transistor of one of the semiconductor body on. そして、図1乃至図3において、1はN -型シリコン基板、2a,2bは酸化膜絶縁層、3a,3bはSOI構造におけるシリコン層、 Then, 1 to 3, 1 is the N - type silicon substrate, 2a, 2b are oxide insulation layer, 3a, 3b is a silicon layer in the SOI structure,
100はマスク膜、DOはN -型シリコン基板1に注入した酸素イオン、DMはMOSトランジスタを形成するMOS型素子形成領域、DBはバイポーラトランジスタを形成するバイポーラ型素子形成領域、4〜12の図1 100 mask film, DO is N - oxygen ions implanted -type silicon substrate 1, DM is a MOS type element formation region for forming a MOS transistor, DB is a bipolar element forming region for forming a bipolar transistor, in 4-12 Figure 1
1と同一の符号は図11と同一もしくは相当部分を示し、また21〜26及び28〜30の図15と同一の符号は図11と同一もしくは相当部分を示す。 1 the same reference numerals and denote the same or corresponding parts in FIG. 11, the same reference numerals as also 21-26 and 15 of 28 to 30 denote the same or corresponding parts as FIG.

【0036】まず、図1に示すように、次のイオン注入工程で注入に対するマスクとなるマスク膜100をN - First, as shown in FIG. 1, the mask film 100 as a mask for implantation in the subsequent ion implantation process N -
型シリコン基板1上のMOS型素子形成領域に選択的に形成し、そしてシリコン基板1中にシリコン酸化膜を形成するに十分な量の酸素イオンをマスク膜100の有無に応じて深さの異なるように打ち込む。 Selectively forming a MOS type element formation region on the -type silicon substrate 1, and different depths in accordance with a sufficient amount of oxygen ions in the presence or absence of the mask layer 100 to form a silicon oxide film in the silicon substrate 1 typing so. つまり、マスク膜100の形成されているMOS型素子形成領域DMに注入された酸素イオンDOは、マスク膜100の影響でN -型シリコン基板1表面から浅い位置にとどまり、マスク膜100の形成されていないバイポーラ型素子形成領域DBに注入された酸素イオンDOは、N -型シリコン基板1表面から深い位置まで達する。 That is, oxygen ions DO injected into the MOS element forming region DM, which is formed of the mask film 100, N due to the influence of the mask film 100 - remains at a shallow position from the mold surface of the silicon substrate 1 is formed of the mask film 100 oxygen ions dO injected into bipolar element forming region DB not is, N - reach -type silicon substrate 1 surface to a deep position.

【0037】次に、図2に示すように、マスク膜100 Next, as shown in FIG. 2, the mask layer 100
を除去した後、注入深さの異なる酸素イオンDOを有するMOS型素子形成領域DMとバイポーラ型素子形成領域DBそれぞれの周囲に深い溝を形成し、その後、高温の熱処理を加えることによりN -型シリコン基板1でシリコン原子と酸素イオンを結合させてバイポーラ型素子形成領域DBにはN -型シリコン基板1表面から深い位置に絶縁層2aを形成し、MOS形成領域DMにはN - After removal of the MOS type element formation region DM and bipolar device forming regions DB respective deep grooves around with implantation depth different oxygen ions DO formed, then, N by the addition of high-temperature heat treatment - type in the silicon substrate 1 by bonding the silicon atoms and oxygen ions in the bipolar element forming region DB N - -type silicon substrate 1 surface at a deep position to form an insulating layer 2a, the MOS formation region DM N -
型シリコン基板1表面から浅い位置に絶縁層2bを形成する。 A shallow position from the mold surface of the silicon substrate 1 to form an insulating layer 2b. この時、溝があるため、シリコン原子と酸素イオンを結合させるときに生ずる体積膨張による応力や結晶欠陥の発生を防止して、接合のリーク電流の発生など素子の性能劣化及び歩留まりの低下を防ぐことができる。 At this time, because of the groove, to prevent the occurrence of stress and crystal defects due to volume expansion which occurs when linking the silicon atoms and oxygen ions to prevent degradation of performance degradation and yield of devices such as the occurrence of a leakage current of the junction be able to.

【0038】最後に、図3に示すように、シリコン酸化膜等で溝を充填して溝型分離領域23を形成した後、例えば、バイポーラ埋め込み層21を形成するためのイオンを高加速エネルギーで注入する等、その後の工程は、 [0038] Finally, as shown in FIG. 3, after forming the trench isolation region 23 by filling the groove with a silicon oxide film or the like, for example, the ions for forming the bipolar buried layer 21 at a high acceleration energy etc. to be injected, the subsequent steps,
従来技術の項で述べたと同様な方法あるいはその他の公知の製造方法により、バイポーラ型素子及びMOS型素子を形成する。 By the same method or other method known manufacturing and described in the prior art section, forming a bipolar element and MOS type element.

【0039】次に、この発明の第2実施例について図4 Next, FIG. 4 for the second embodiment of the present invention
乃至図7を用いて説明する。 To be described with reference to FIG. 図4乃至図7に示す断面図は、NPNバイポーラトランジスタとPMOSトランジスタを一つの半導体基体上に形成した場合の半導体装置の製造方法の主要工程の断面図である。 4 to the sectional view shown in FIG. 7 is a cross-sectional view of the main steps of a manufacturing method of a semiconductor device in the case of forming an NPN bipolar transistor and PMOS transistors on a single semiconductor substrate. そして、図4乃至図7において、1はN -型シリコン基板、2aは酸化膜絶縁層、2bは酸化膜絶縁層、3はシリコン層、DO Then, in FIGS. 4-7, 1 N - type silicon substrate, 2a is oxide insulation layer, 2b oxide film insulating layer, 3 is a silicon layer, DO
はN -型シリコン基板1に注入された酸素イオン、DB The N - type silicon substrate 1 in the implanted oxygen ions, DB
はNPNバイポーラトランジスタを形成するバイポーラ型素子形成領域、DMはPMOSトランジスタを形成するMOS型素子形成領域、100はマスク膜、また図3 Bipolar element forming region for forming an NPN bipolar transistor, DM is MOS type element formation region for forming a PMOS transistor, 100 is a mask film, and FIG. 3
と同一符号のものは図3と同一内容もしくは相当部分を示す。 It shows the identical content or corresponding parts in FIG 3 of the same sign as.

【0040】まず、図4のように、N -型シリコン基板1全面にシリコン酸化膜を形成するに十分な量の酸素イオンを打ち込み、高温の熱処理を加えることにより基板シリコン原子と酸素イオンを結合させて基板表面から深い位置に第1の絶縁層2aを形成する。 Firstly, as shown in FIG. 4, N - type silicon substrate 1 over the entire surface implanting oxygen ions in an amount sufficient to form a silicon oxide film, combining the substrate silicon atoms and oxygen ions by applying a high-temperature heat treatment It is allowed to form a first insulating layer 2a at a deep position from the substrate surface.

【0041】次に、図5に示すように、MOS型素子形成領域DMに次のイオン注入工程で注入に対するマスクとなるマスク膜100を選択的に形成し、しかる後マスク膜100をマスクとしてMOS型素子形成領域DMに選択的にシリコン酸化膜を形成するに十分な量の酸素イオンをを打ち込む。 Next, as shown in FIG. 5, the mask layer 100 to the MOS type element formation region DM serving as a mask for the implantation in the subsequent ion implantation process is selectively formed, MOS the whereafter the mask film 100 as a mask implanting a sufficient amount of oxygen ions to selectively form a silicon oxide film on the type element formation region DM.

【0042】次に、図6に示すように、マスク膜100 Next, as shown in FIG. 6, the mask film 100
を除去した後、MOS型素子形成領域DMとバイポーラ型素子形成領域DBのそれぞれの周囲に深い溝を形成し、しかる後、高温の熱処理を加えることによりN -型シリコン基板1のシリコン原子と酸素イオンを結合させてMOS型素子形成領域DMにはN -型シリコン基板1 After removal of the deep grooves are formed around each of the MOS type element formation region DM and bipolar device forming regions DB, thereafter, N by adding high-temperature heat treatment - silicon atoms of type silicon substrate 1 and the oxygen to bind the ions to the MOS type element formation region DM and the N - type silicon substrate 1
表面から浅い位置に絶縁層2bを形成する。 A shallow position from the surface to form an insulating layer 2b. この時、溝があるため、シリコン原子と酸素原子を結合させるときに生ずる体積膨張による応力や結晶欠陥の発生を防止して、接合のリーク電流の発生など素子の性能劣化及び歩留まりの低下を防ぐことができる。 At this time, because of the groove, to prevent the occurrence of stress and crystal defects due to volume expansion which occurs when linking the silicon atom and an oxygen atom, prevent a decrease in performance degradation and yield of devices such as the occurrence of a leakage current of the junction be able to.

【0043】最後に、図7に示すように、シリコン酸化膜等で溝を充填して溝型分離領域23を形成した後、バイポーラ埋め込み層21を形成するためのイオンを高加速エネルギーで注入する等、従来技術の項で述べたと同様な方法あるいはその他の公知の製造方法によりバイポーラ型素子及びMOS型素子を形成する。 [0043] Finally, as shown in FIG. 7, after forming the trench isolation region 23 by filling the groove with a silicon oxide film or the like, implanting ions for forming the bipolar buried layer 21 at a high acceleration energy etc., to form a bipolar element and a MOS type element by the same method or other method known manufacturing and described in the prior art section. なお、上記第1及び第2実施例では、第1の素子として縦型バイポーラトランジスタ、第2の素子としてMOSトランジスタを用いた例を示したが、第2の素子として上記各実施例のMOSトランジスタのゲート絶縁膜5を開口してベース電極を形成した横型バイポーラトランジスタを用いてもよく、上記第1及び第2実施例と同様の効果を奏する。 In the above first and second embodiments, a vertical bipolar transistor as the first element, although an example using MOS transistors as a second element, the MOS transistor of each embodiment as a second element may be used lateral bipolar transistor forming the base electrode is open the gate insulating film 5, the same effect as the first and second embodiments.

【0044】 [0044]

【発明の効果】以上のように、請求項1記載の半導体装置の製造方法によれば、半導体基体のイオン注入した領域の周囲に前記半導体基体の一方主面から前記イオン注入した領域より深く溝を掘って溝型分離領域を形成する工程を備えており、埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができ、応力や結晶欠陥の発生に伴う素子の特性劣化を防止することができるという効果がある。 As is evident from the foregoing description, according to the manufacturing method of a semiconductor device according to claim 1, wherein, deeper grooves than one from said main surface is ion implanted region of said semiconductor body around the ion-implanted region of the semiconductor substrate dug comprises a step of forming a trench isolation region, it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during buried insulating layer formed, the characteristic deterioration of the element due to the generation of stress and crystal defects there is an effect that it is possible to prevent.

【0045】また、請求項2記載の半導体装置によれば、第1の埋設絶縁層の周囲に形成された第1の絶縁層より深い溝型分離領域と、第2の半導体素子の形成領域の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域とを備えているので、第1の半導体素子や第2の半導体素子の形成領域から他の領域を分離することができるとともに、第1及び第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができ、応力や結晶欠陥の発生に伴う素子の特性劣化を防止することができるという効果がある。 Further, according to the semiconductor device according to claim 2, a first insulating layer deeper than trench isolation region formed around the first buried insulating layer, the formation region of the second semiconductor element It formed around the formation of the so from one major surface of the semiconductor substrate and a trench isolation region reaching the second region deeper than the buried insulating layer, the first semiconductor element and the second semiconductor element it is possible to isolate the other regions from the region, it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the first and second buried insulating layer formed, the element due to the generation of stress and crystal defects there is an effect that it is possible to prevent characteristic degradation.

【0046】また、請求項3記載の半導体装置の製造方法によれば、注入深さの異なる両イオン注入領域の各々の周囲に、半導体基体の一方主面から各イオン注入領域より深く溝を掘って溝型分離領域を形成する工程を備えており、素子分離用の溝型分離領域を形成するために深い溝を形成する工程を、SOI構造における埋設絶縁層を形成する工程よりも先に行うようにしたので、第1及び第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができ、応力や結晶欠陥の発生に伴う素子の特性劣化を防止することができるという効果がある。 [0046] Further, according to the manufacturing method of the semiconductor device according to claim 3, around each of the implantation depth of the two different ion-implanted region, digging a deep trench from the ion implantation region from the one major surface of the semiconductor substrate performing includes a step of forming a trench isolation region, forming a deep trench in order to form a trench isolation region for element isolation, before the step of forming the buried insulating layer in SOI structures Te It was so so, it is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the first and second buried insulating layer formed, it is possible to prevent deterioration of the characteristics of the device due to the generation of stress and crystal defects there is an effect that. また、半導体基体表面に選択的に、第1及び第2の半導体素子の形成領域においてそれぞれ注入深さが異なるようにイオンを注入する工程を備えているので、深さの異なる第1及び第2の埋設絶縁層を持つSOI構造を一度に形成することができ、工程を簡素化できるという効果がある。 Also, optionally the semiconductor substrate surface, since each implantation depth in the formation region of the first and second semiconductor devices comprises a step of implanting differently ions, first different depths and the second SOI structure with buried insulating layer can be a formed at one time, there is an effect that the process can be simplified.

【0047】また、請求項4記載の半導体装置によれば、第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から第2の埋設絶縁層より深い領域まで達する溝型分離領域を備えているので、第2の半導体素子の形成領域と他の領域とを分離することができると伴に、第2の埋設絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができる。 Further, according to the semiconductor device according to claim 4, which is formed around the second buried insulating layer, trench extending from one main surface of said semiconductor substrate region deeper than the second buried insulating layer is provided with the separation region, the wake to be able to separate the second formation region and another region of the semiconductor element, the occurrence of stress and crystal defects due to volume expansion during the second buried insulating layer formed it can be suppressed. また、半導体基体の全面に形成された第1の埋設絶縁層と、第2の半導体素子の形成領域に形成された前記第1の埋設絶縁層よりも浅い第2の埋設絶縁層とを備えており、第2の半導体素子領域は第1及び第2の埋設絶縁層によって2 Also, includes a first buried insulating layer formed on the entire surface of the semiconductor substrate, a second shallower than the first buried insulating layer formed on the formation region of the semiconductor element and the second buried insulating layer cage, the second semiconductor device region 2 by the first and second buried insulating layer
重のSOI構造になり、1層のSOI構造の場合よりS Becomes heavy SOI structure, S than the SOI structure of one layer
OIとしての効果を上げることができ、素子の特性を向上することができるという効果がある。 Can be effective as OI, there is an effect that it is possible to improve the characteristics of the device.

【0048】また、請求項5記載の半導体装置の製造方法によれば、半導体基体のイオンを注入した領域の周囲に半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程を備えており、素子分離用の溝型分離領域を形成するために深い溝を形成する工程を、SOI構造における第2の埋設絶縁層を形成する工程よりも先に行うようにしたので、 [0048] Further, according to the manufacturing method of a semiconductor device according to claim 5, groove digging deeper grooves than a region injected with the ions from the one major surface of the semiconductor substrate around a region injected with ions of the semiconductor substrate It includes a step of forming a mold separation region, a step of forming a deep trench in order to form a trench isolation region for element isolation, before the step of forming the second buried insulating layer in SOI structure because to carry out,
第2の絶縁層形成時における体積膨張による応力や結晶欠陥の発生を抑えることができ、応力や結晶欠陥の発生に伴う素子の特性劣化を防止することができるという効果がある。 It is possible to suppress the occurrence of stress and crystal defects due to volume expansion during the second insulating layer formation, there is an effect that it is possible to prevent deterioration of the characteristics of the device due to the generation of stress and crystal defects. また、半導体基体の全面に第1の埋設絶縁層を形成する工程と、前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さに達するように、前記半導体基体の一方主面の一部に選択的にイオンを注入する工程と、前記半導体基体のイオンを注入した領域の周囲に前記半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程と、前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって第2の埋設絶縁層を形成する工程を備えており、第2の半導体素子領域は第1及び第2の埋設絶縁層によって2重のSOI Further, a step of forming a first buried insulating layer on the entire surface of the semiconductor body, wherein as the one major surface of the semiconductor substrate reaches a second depth shallower than said first depth, one of said semiconductor body a step of selectively implanting ions into a portion of the main surface, said semiconductor substrate ion implanted regions trench from one major surface of said semiconductor body around digging deeper grooves than implanted region the ions of the forming an isolation region, after forming the trench isolation region comprises a step of forming a second buried insulating layer by the previously described injected subjected to heat treatment to the semiconductor substrate ion, the second semiconductor device region SOI double by the first and second buried insulating layer
構造を容易に形成でき、1層のSOI構造の場合よりS Structure can easily form, S than the SOI structure of one layer
OIとしての効果を上げることができ、素子の特性を向上することができるという効果がある。 Can be effective as OI, there is an effect that it is possible to improve the characteristics of the device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の第1実施例による半導体装置の製造方法の主要工程を示す断面図である。 1 is a cross-sectional view showing the main steps of a method for manufacturing a semiconductor device according to a first embodiment of the invention.

【図2】この発明の第1実施例による半導体装置の製造方法の主要工程を示す断面図である。 2 is a sectional view showing the main steps of a method for manufacturing a semiconductor device according to a first embodiment of the invention.

【図3】この発明の第1実施例による半導体装置の製造方法の主要工程を示す断面図である。 3 is a cross-sectional view showing the main steps of a method for manufacturing a semiconductor device according to a first embodiment of the invention.

【図4】この発明の第2実施例による半導体装置の製造方法の主要工程を示す断面図である。 4 is a sectional view showing the main steps of a method for manufacturing a semiconductor device according to a second embodiment of the invention.

【図5】この発明の第2実施例による半導体装置の製造方法の主要工程を示す断面図である。 5 is a cross-sectional view showing the main steps of a method for manufacturing a semiconductor device according to a second embodiment of the invention.

【図6】この発明の第2実施例による半導体装置の製造方法の主要工程を示す断面図である。 6 is a sectional view showing the main steps of a method for manufacturing a semiconductor device according to a second embodiment of the invention.

【図7】この発明の第2実施例による半導体装置の製造方法の主要工程を示す断面図である。 7 is a sectional view showing the main steps of a method for manufacturing a semiconductor device according to a second embodiment of the invention.

【図8】SOI構造を採用した従来のMOS型半導体素子の製造方法の主要工程を示す断面図である。 8 is a sectional view showing the main steps of a manufacturing method of a conventional MOS-type semiconductor device employing the SOI structure.

【図9】SOI構造を採用した従来のMOS型半導体素子の製造方法の主要工程を示す断面図である。 9 is a sectional view showing the main steps of a manufacturing method of a conventional MOS-type semiconductor device employing the SOI structure.

【図10】SOI構造を採用した従来のMOS型半導体素子の製造方法の主要工程を示す断面図である。 10 is a cross-sectional view showing the main steps of a manufacturing method of a conventional MOS-type semiconductor device employing the SOI structure.

【図11】SOI構造を採用した従来のMOS型半導体素子の製造方法の主要工程を示す断面図である。 11 is a sectional view showing the main steps of a manufacturing method of a conventional MOS-type semiconductor device employing the SOI structure.

【図12】SOI構造を採用した従来のバイポーラ型半導体素子の製造方法の主要工程を示す断面図である。 12 is a sectional view showing the main steps of a manufacturing method of a conventional bipolar type semiconductor device employing the SOI structure.

【図13】SOI構造を採用した従来のバイポーラ型半導体素子の製造方法の主要工程を示す断面図である。 13 is a cross-sectional view showing the main steps of a manufacturing method of a conventional bipolar type semiconductor device employing the SOI structure.

【図14】SOI構造を採用した従来のバイポーラ型半導体素子の製造方法の主要工程を示す断面図である。 14 is a cross-sectional view showing the main steps of a manufacturing method of a conventional bipolar type semiconductor device employing the SOI structure.

【図15】SOI構造を採用した従来のバイポーラ型半導体素子の製造方法の主要工程を示す断面図である。 15 is a cross-sectional view showing the main steps of a manufacturing method of a conventional bipolar type semiconductor device employing the SOI structure.

【図16】従来のBiCMOS型半導体素子の構造を示す断面図である。 16 is a sectional view showing a structure of a conventional BiCMOS semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 N -型シリコン基板 2 絶縁層 3 シリコン層 4 素子分離用酸化膜 5 ゲート絶縁膜 6 ゲート電極 7 ソース領域 8 ドレイン領域 9 絶縁膜 10 ソース電極配線 11 ゲート電極配線 12 ドレイン電極配線 21 N +埋め込み層 22 N -エピタキシャル層 23 溝型分離領域 24 コレクタ電極引き出し領域 25 エミッタ領域 26 ベース領域 28 コレクタ電極配線 29 エミッタ電極配線 38 ベース電極配線 100 マスク膜 1 N - -type silicon substrate 2 insulating layer 3 silicon layer 4 for element isolation oxide film 5 the gate insulating film 6 gate electrode 7 a source region 8 drain region 9 insulating film 10 source electrode wiring 11 gate electrode wiring 12 a drain electrode wiring 21 N + buried layer 22 N - epitaxial layer 23 trench isolation region 24 collector contact region 25 the emitter region 26 a base region 28 a collector electrode wire 29 an emitter electrode wiring 38 base electrode wiring 100 mask film

───────────────────────────────────────────────────── ────────────────────────────────────────────────── ───

【手続補正書】 [Procedure amendment]

【提出日】平成4年3月5日 [Filing date] 1992 March 5 days

【手続補正1】 [Amendment 1]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0035 [Correction target item name] 0035

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0035】 [0035]

【実施例】以下、この発明の第1実施例を図1乃至図3 EXAMPLES Hereinafter, FIGS. 1 to 3 a first embodiment of the present invention
を用いて説明する。 It will be described with reference to. 図1乃至図3に示す断面図は、NP Figure 1 to the sectional view shown in FIG. 3, NP
NバイポーラトランジスタとPMOSトランジスタを一つの半導体基体上に形成した場合の半導体装置の製造方法の主要工程の断面図である。 N is a cross-sectional view of the main steps of a manufacturing method of a semiconductor device in the case of forming a bipolar transistor and the PMOS transistor of one of the semiconductor body on. そして、図1乃至図3において、1はN -型シリコン基板、2a,2bは酸化膜絶縁層、3a,3bはSOI構造におけるシリコン層、 Then, 1 to 3, 1 is the N - type silicon substrate, 2a, 2b are oxide insulation layer, 3a, 3b is a silicon layer in the SOI structure,
100はマスク膜、DOはN -型シリコン基板1に注入した酸素イオン、DMはMOSトランジスタを形成するMOS型素子形成領域、DBはバイポーラトランジスタを形成するバイポーラ型素子形成領域、4〜12の図1 100 mask film, DO is N - oxygen ions implanted -type silicon substrate 1, DM is a MOS type element formation region for forming a MOS transistor, DB is a bipolar element forming region for forming a bipolar transistor, in 4-12 Figure 1
1と同一の符号は図11と同一もしくは相当部分を示し、また21〜26及び28〜30の図15と同一の符号は図1 と同一もしくは相当部分を示す。 Same reference numerals 1 and designate the same or corresponding parts in FIG. 11, also 21 to 26 and the same reference numerals as in FIG. 15 of 28 to 30 denote the same or corresponding parts in FIG 5.

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基体の一方主面から所定深さの一部の領域に埋設絶縁層を形成したSOI構造を有する半導体装置の製造方法であって、 前記半導体基体の前記埋設絶縁層を形成すべき領域にイオン注入する工程と、 前記半導体基体の前記イオン注入した領域の周囲に前記半導体基体の一方主面から前記イオン注入した領域より深く溝を掘って溝型分離領域を形成する工程と、 前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンにより前記埋設絶縁層を形成する工程と、 を備えた半導体装置の製造方法。 1. A method of manufacturing a semiconductor device having an SOI structure formed a predetermined depth buried insulating layer on a part of the region from one major surface of the semiconductor substrate, forming the buried insulating layer of said semiconductor body a step of ion implantation should do region, and forming said semiconductor substrate said ion-implanted region and the main surface from the ion-implanted deeply dug trench trench isolation region than the region one of the semiconductor substrate around the the the after forming the trench isolation region, a method of manufacturing a semiconductor device including a step, of forming the buried insulating layer by ions said injection subjected to heat treatment to said semiconductor substrate.
  2. 【請求項2】 半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置であって、 前記半導体基体における前記第1の半導体素子の形成領域に形成された前記半導体基体の一方主面より第1の深さにある第1の埋設絶縁層と、 前記第1の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第1の埋設絶縁層より深い領域まで達する溝型分離領域と、 前記半導体基体における前記第2の半導体素子の形成領域に形成された前記半導体基体の一方主面より第2の深さにある第2の埋設絶縁層と、 前記第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域と、 を備えた半導体装置。 2. A semiconductor device having a first on one major surface of the semiconductor substrate 1 of the semiconductor element and the second semiconductor element, which is formed in the formation region of the first semiconductor element in said semiconductor body a first buried insulating layer on one major surface than the first depth of the semiconductor substrate, wherein formed around the first buried insulating layer, buried from one main surface of said semiconductor substrate of said first a trench isolation region reaching deeper than the insulating layer region, the second buried insulating on one major surface than the second depth of the formed forming region of the second semiconductor element in the semiconductor substrate wherein the semiconductor body a semiconductor device having a layer, wherein formed around the second buried insulating layer, and a trench isolation region reaching deeper than the second buried insulating layer region from the main surface one of said semiconductor body.
  3. 【請求項3】 半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置の製造方法であって、 前記半導体基体表面に選択的に、前記第1及び第2の半導体素子の形成領域においてそれぞれ注入深さが異なるようにイオンを注入する工程と、 前記注入深さの異なる両イオン注入領域の各々の周囲に、前記半導体基体の一方主面から各イオン注入領域より深く溝を掘って溝型分離領域を形成する工程と、 前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって前記第1及び第2の半導体素子の形成領域に深さの異なる埋設絶縁層を形成する工程と、 を備えた半導体装置の製造方法。 3. A method of manufacturing a first semiconductor device on one major surface of the semiconductor substrate a semiconductor device and a second semiconductor element, selectively to the semiconductor substrate surface, said first and second a step of each implantation depth in the formation region of the second semiconductor element is implanted differently ions around each of the two ion-implanted regions having the different injection depth, the ion implantation from one main surface of said semiconductor body forming a trench isolation region digging deeper grooves than the region, after forming the trench isolation region, by the previously described injected subjected to heat treatment in the semiconductor body ions of the first and second semiconductor devices method for manufacturing a semiconductor device comprising the steps, a form different buried insulating layer depths in the formation region.
  4. 【請求項4】 半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置であって、 前記半導体基体の一方主面から第1の深さにおいて、前記半導体基体の全面に形成された第1の埋設絶縁層と、 前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さにおいて、前記半導体基体の一部に形成された第2の埋設絶縁層と、 前記第2の埋設絶縁層の周囲に形成された、前記半導体基体の一方主面から前記第2の埋設絶縁層より深い領域まで達する溝型分離領域と、 前記第2の埋設絶縁層の無い前記第1の埋設絶縁層上の前記半導体基体に設けられた前記第1の半導体素子の形成領域と、 前記第2の埋設絶縁層上の前記半導体基体に設けられた前記第2の半導体素子の形成領域と、 を備えた半導体装置 4. A semiconductor device having a first on one major surface of the semiconductor substrate 1 of the semiconductor element and the second semiconductor element, in the one main surface a first depth of the semiconductor substrate, the semiconductor a first buried insulating layer formed on the entire surface of the substrate, the at one from said major surface a first depth shallower second depth than the semiconductor substrate, the second formed in a part of the semiconductor substrate of the buried insulating layer, wherein formed around the second buried insulating layer, wherein the one from said main surface second trench isolation region reaching deeper region than buried insulating layer of the semiconductor body, the second formation region of the first semiconductor element provided on the semiconductor substrate buried insulating layer without the first buried insulating layer and the second provided in said semiconductor substrate on said second buried insulating layer semiconductor device including a formation region of the second semiconductor element, the .
  5. 【請求項5】 半導体基体の一方主面上に第1の半導体素子と第2の半導体素子とを有する半導体装置の製造方法であって、 前記半導体基体の一方主面から第1の深さにおいて、前記半導体基体の全面に第1の埋設絶縁層を形成する工程と、 前記半導体基体の一方主面から前記第1の深さよりも浅い第2の深さに達するように、前記半導体基体の一方主面の一部に選択的にイオンを注入する工程と、 前記半導体基体の前記イオンを注入した領域の周囲に前記半導体基体の一方主面から前記イオンを注入した領域より深く溝を掘って溝型分離領域を形成する工程と、 前記溝型分離領域を形成した後、前記半導体基体に熱処理を施して前記注入したイオンによって第2の埋設絶縁層を形成する工程と、 前記第2の埋設絶縁層の無い前記第1の埋 5. A method of manufacturing a first semiconductor device on one major surface of the semiconductor substrate a semiconductor device and a second semiconductor element, the one from the main surface a first depth of the semiconductor body the the step of entire surface forming a first buried insulating layer of the semiconductor body, wherein as the one major surface of the semiconductor substrate reaches the shallow second depth than said first depth, one of said semiconductor body a step of selectively implanting ions into a portion of the major surface, digging the semiconductor substrate one major surface from deeper grooves than implanted region the ions of the semiconductor body around the ions are implanted region of the groove forming a type isolation region, after forming the trench isolation region, forming a second buried insulating layer by the previously described injected subjected to heat treatment to the semiconductor substrate ion, the second buried insulating embedding the first without a layer 絶縁層上の前記半導体基体に前記第1の半導体素子を形成する工程と、 前記第2の埋設絶縁層上の前記半導体基体に前記第2の半導体素子を形成する工程と、 を備えた半導体装置の製造方法。 Semiconductor device including a step of forming the first semiconductor element to the semiconductor substrate on the insulating layer, and forming a second semiconductor element to the semiconductor substrate on the second buried insulating layer the method of production.
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