JPH0511553U

JPH0511553U - 制御回路

Info

Publication number: JPH0511553U
Application number: JP5614891U
Authority: JP
Inventors: 茂樹山川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-18
Filing date: 1991-07-18
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】アナログスイッチの阻止特性が、良好でか
つ、直流もスイッチングできる制御回路を得る。【構成】Ｎch−ＪＦＥＴで構成されるアナログスイッ
チ等の回路において、Ｎｃｈ−ＪＦＥＴのゲートバイア
スをＰｃｈ−ＪＦＥＴで制御する。【効果】ＣＭＯＳロジックで直接駆動でき、チャンネ
ル間クロストークも軽減できると共に直流も制御可能と
なる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、論理回路にて制御するアナログスイッチ等の制御回路に関するものである。

【０００２】

【従来の技術】

図４は例えばＡＮＺＡＣ社カタログ“RF & Microwave Signal Processing Com ponents",1989 年版に示された従来の制御回路であり、図において、１はアナログスイッチ回路であり、1a，1b，1c，1dはＮｃｈ−ＪＦＥＴ、1e，1f，1g，1h， 1j，1kは抵抗、1l, 1mはダイオードである。また、２，３，４は直流阻止用コンデンサ、５，６はバイパスコンデンサ、７，８，９，10はバイアス抵抗、11，12 はＣＭＯＳインバータ、13は信号共通端子、14は信号端子（１）、15は信号端子（２）、16はＴＴＬ制御入力端子である。

【０００３】次に、動作について説明する。アナログスイッチ回路１はＮｃｈ−ＪＦＥＴにて単極双投スイッチを構成している。各ＦＥＴは抵抗７，８，９，10によりそれぞれ＋Ｖ_CCにバイアスされており、直流阻止用コンデンサ２，３，４を通じて各信号端子13, 14, 15に結合されている。また、バイパスコンデンサ５，６は信号周波数において十分低インピーダンスとなるよう設定されている。ここで、ＴＴＬ制御入力端子16をＴＴＬハイレベルとすると、ＣＭＯＳインバータ11の出力はほぼ０Ｖとなり、ＦＥＴ1a及び1cのゲート・ドレイン電圧Ｖ_GSはほぼ−Ｖ_CCとなってカットオフとなる。また、ＣＭＯＳインバータ12出力はほぼ＋Ｖ_CCとなり、ＦＥＴ1b及び1dのＶ_GSはほぼ０Ｖとなって、導通状態となるので、信号共通端子13〜信号端子（１）14間が導通、信号共通端子13〜信号端子（２）15間が阻止状態となる。ＴＴＬ制御入力端子16をＴＴＬローレベルとした場合は、上記と全く逆の動作となる。

【０００４】

【考案が解決しようとする課題】従来の制御回路は以上のように構成されているので、電源及びバイパスコンデンサ５，６のインピーダンスが十分低くない場合、バイアス抵抗７，８，９, 10 を通じ信号端子（１）14〜信号端子（２）15間が結合し、阻止特性が劣化し、また、各信号端子13, 14, 15はコンデンサにより結合されるため直流はスイッチングできないなどの問題点があった。

【０００５】この考案は上記のような問題点を解消するためになされたもので、阻止特性が良好で、かつ直流もスイッチングできる制御回路を得ることを目的とする。

【０００６】

【課題を解決するための手段】

この考案に係る制御回路は、Ｎｃｈ−ＪＦＥＴのゲートバイアス回路をＰｃｈ −ＪＦＥＴを用いて制御するものである。

【０００７】

【作用】

この考案における制御回路は、ＣＭＯＳゲートによりＰｃｈ−ＪＦＥＴをスイッチングし、Ｎｃｈ−ＪＦＥＴのゲートバイアスを制御する。

【０００８】

【実施例】

実施例１．以下、この考案の一実施例を図について説明する。図１において、17, 18は制御用Ｐｃｈ−ＪＦＥＴ、19, 20はプルダウン抵抗である。１及び1a〜1m, 11〜16 は図４の従来の制御回路と同様である。

【０００９】次に、動作について説明する。アナログスイッチ回路１は従来のものと同様であるが、各信号端子13, 14, 15へはコンデンサを介さず直結になっているため、直流もスイッチングすることが可能である。この状態で、ＴＴＬ制御端子をＴＴＬハイレベルとすると、ＣＭＯＳインバータ11出力はほぼ０Ｖとなり、Ｐｃｈ−ＪＦＥＴ17のゲート・ドレイン電圧Ｖ_GSはほぼ０Ｖになるので導通状態となる。この時、Ｎｃｈ−ＪＦＥＴ1b及び1dのＶ_GS もほぼ０Ｖとなり、導通状態となる。また、ＣＭＯＳインバータ12出力はほぼ＋Ｖ_Ccとなり、Ｐｃｈ−ＪＦＥＴ18のＶ_GSはほぼ＋Ｖ_Ccとなるのでカットオフとなる。この時、Ｎｃｈ−ＪＦＥＴ1a及び1cのＶ_GSはプルダウン抵抗20を通じてほぼ −Ｖ_EEとなり、カットオフとなる。従って、この状態では信号共通端子13〜信号端子（１）14間が導通、信号共通端子13〜信号端子（２）15間が阻止状態となる。ＴＴＬ制御入力端子16をＴＴＬローレベルとした場合は、上記と全く逆の動作となる。上記の構成では、信号端子（１）14、信号端子（２）15間に共通インピーダンスが存在せず、またＦＥＴ1a, 1dのソースは直接接地できるため、信号端子（１）14〜信号端子（２）15間のクロストークは軽減することができる。

【００１０】実施例２．なお、上記実施例では、Ｐｃｈ−ＪＦＥＴでＮｃｈ−ＪＦＥＴのゲートバイアスを直接制御するものを示したが、第２図に示すように、ＰＮＰ型バイポーラトランジスタ21, 22を介して制御してもよい。この場合、バイポーラトランジスタの導通時のコレクターエミッタ間飽和電圧は、一般にＦＥＴのドレイン−ソース間飽和電圧に比べ小さいため、Ｎｃｈ−ＪＦＥＴのゲートバイアス回路の入力インピーダンスが低い場合でも、十分Ｎｃｈ−ＪＦＥＴを導通状態に保つことができる。ただし、この場合はＴＴＬ制御論理は逆となる。

【００１１】また、上記実施例ではアナログスイッチ回路の制御に用いた場合を示したが、他のＮｃｈ−ＪＦＥＴのゲートバイアスを制御する回路であってもよく、上記実施例と同様の効果を奏する。

【００１２】実施例３．また、上記実施例では、単一の制御回路で、単一のアナログスイッチを制御する例を示したが、図３に示すように、単一のＰｃｈ−ＪＦＥＴを用いた制御回路で、複数のＮｃｈ−ＪＦＥＴを用いたアナログスイッチを制御するようにしてもよい。

【００１３】図３において、アナログスイッチ回路１−１〜１−ｎは、Ｐｃｈ−ＪＦＥＴ17 及び18により制御され、多チャンネルのアナログスイッチとして動作する。

【００１４】

【考案の効果】

以上のように、この考案によれば、Ｎｃｈ−ＪＦＥＴのゲートバイアスをＰｃｈ−ＪＦＥＴにより制御することにより、ＣＭＯＳロジック回路で直接制御でき、かつ、直流まで制御できると共にチャンネル間クロストークも軽減できる。

【図面の簡単な説明】

【図１】この考案の一実施例における制御回路を示す回
路構成図。

【図２】この考案の他の実施例を示す回路構成図。

【図３】この考案の他の実施例を示す回路構成図。

【図４】従来の制御回路を示す回路構成図。

【符号の説明】

１，１−１，１−ｎアナログスイッチ回路 1a Ｎｃｈ−ＪＦＥＴ 1b Ｎｃｈ−ＪＦＥＴ 1c Ｎｃｈ−ＪＦＥＴ 1d Ｎｃｈ−ＪＦＥＴ 1e 抵抗 1f 抵抗 1g 抵抗 1h 抵抗 1j 抵抗 1k 抵抗 1l ダイオード 1m ダイオード２直流阻止用コンデンサ３直流阻止用コンデンサ４直流阻止用コンデンサ５バイパスコンデンサ６バイパスコンデンサ７バイアス抵抗８バイアス抵抗９バイアス抵抗 10 バイアス抵抗 11 ＣＭＯＳインバータ 12 ＣＭＯＳインバータ 13，13−１，13−ｎ信号共通端子 14, 14−１，14−ｎ信号端子（１） 15, 15−１，15−ｎ信号端子（２） 16 ＴＴＬ制御入力端子 17 Ｐｃｈ−ＪＦＥＴ 18 Ｐｃｈ−ＪＦＥＴ 19 プルダウン抵抗 20 プルダウン抵抗 21 ＰＮＰ型バイポーラトランジスタ 22 ＰＮＰ型バイポーラトランジスタ 23 プルダウン抵抗 24 プルダウン抵抗

Claims

【実用新案登録請求の範囲】【請求項１】Ｎチャネル接合型電界効果トランジスタ
（以下Ｎｃｈ−ＪＦＥＴと略す）のゲートバイアスを変
化させることにより制御するアナログスイッチ等の回路
において、ゲートバイアス回路にＰチャネル接合型電界
効果トランジスタ（以下Ｐｃｈ−ＪＦＥＴと略す）を用
いたことを特徴とする制御回路。