JPH0511415B2 - - Google Patents
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- JPH0511415B2 JPH0511415B2 JP60061693A JP6169385A JPH0511415B2 JP H0511415 B2 JPH0511415 B2 JP H0511415B2 JP 60061693 A JP60061693 A JP 60061693A JP 6169385 A JP6169385 A JP 6169385A JP H0511415 B2 JPH0511415 B2 JP H0511415B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体の比抵抗・伝導型を制御する半
導体材料特性の制御方法に関する。
導体材料特性の制御方法に関する。
半導体の基本特性である比抵抗・伝導型は、バ
ンドギヤツプ内のエネルギ準位により決定され
る。通常は、ドナ不純物（シリコンを例にとれば
族元素）あるいはアクセプタ不純物（同じく
族元素）の添加により発生するエネルギ準位を利
用して、比抵抗・伝導型の制御が行なわれる。
LSIに代表される半導体素子では、比抵抗・伝導
型を空間的に、精密に、制御できることが必要で
あり、素子作製技術には上記の不純物を基板に精
度よく、局所的に添加できることが要求される。
従来、基板に不純物を局所的に添加することによ
りエネルギ準位を導入する方法として、拡散ある
いはイオン打込が用いられている。これらの方法
は制御性は良いが、ウエハ全体を高温で熱処理す
る工程を含むため材料特性の劣化が生じる、局所
的な不純物添加を行なうための表面被覆膜の形成
にホトリソを含む複雑な工程を要する、大掛りな
装置を必要とするため処理コストが高くなる等の
欠点がある。
ンドギヤツプ内のエネルギ準位により決定され
る。通常は、ドナ不純物（シリコンを例にとれば
族元素）あるいはアクセプタ不純物（同じく
族元素）の添加により発生するエネルギ準位を利
用して、比抵抗・伝導型の制御が行なわれる。
LSIに代表される半導体素子では、比抵抗・伝導
型を空間的に、精密に、制御できることが必要で
あり、素子作製技術には上記の不純物を基板に精
度よく、局所的に添加できることが要求される。
従来、基板に不純物を局所的に添加することによ
りエネルギ準位を導入する方法として、拡散ある
いはイオン打込が用いられている。これらの方法
は制御性は良いが、ウエハ全体を高温で熱処理す
る工程を含むため材料特性の劣化が生じる、局所
的な不純物添加を行なうための表面被覆膜の形成
にホトリソを含む複雑な工程を要する、大掛りな
装置を必要とするため処理コストが高くなる等の
欠点がある。
上記の方法の欠点を除くため、エネルギ準位の
導入にドナあるいはアクセプタ不純物を用いず
に、シリコン中の欠陥によるエネルギ準位を活用
する次の二つの方法が提案されている。これらの
方法では、シリコン中の酸素は単独ではエネルギ
準位を形成しないが、450℃付近の熱処理により
複数個集合し結晶欠陥を形成するとドナ（酸素ド
ナ）となる性質を利用している。第一の方法は、
ｐ型引上げ結晶中の酸素濃度を成長条件により周
期的に変化させ、然る後に酸素ドナを発生させる
熱処理を施し、酸素濃度の高い領域をｎ型、低い
領域をｐ型に制御するものである。この方法で
は、酸素濃度分布が結晶成長時の融体内での現象
により支配されるため、酸素ドナ濃度の空間的分
布の制御性が悪く、微細な半導体素子の形成は出
来ない。別の方法として、シリコン基板へ酸素を
イオン打込したのち熱処理を行ない、イオン打込
領域に酸素ドナを発生させる方法が提案されてい
る。この方法では酸素ドナ濃度の空間的分布の制
御性は良いが、大掛りなイオン打込装置を使用す
る点で従来の手法と相違がなくまた酸素のイオン
打込量を増加すると熱処理により欠陥が発生する
ため、得られる最大ドナ濃度は1015／cm3で低抵抗
は得られない。
導入にドナあるいはアクセプタ不純物を用いず
に、シリコン中の欠陥によるエネルギ準位を活用
する次の二つの方法が提案されている。これらの
方法では、シリコン中の酸素は単独ではエネルギ
準位を形成しないが、450℃付近の熱処理により
複数個集合し結晶欠陥を形成するとドナ（酸素ド
ナ）となる性質を利用している。第一の方法は、
ｐ型引上げ結晶中の酸素濃度を成長条件により周
期的に変化させ、然る後に酸素ドナを発生させる
熱処理を施し、酸素濃度の高い領域をｎ型、低い
領域をｐ型に制御するものである。この方法で
は、酸素濃度分布が結晶成長時の融体内での現象
により支配されるため、酸素ドナ濃度の空間的分
布の制御性が悪く、微細な半導体素子の形成は出
来ない。別の方法として、シリコン基板へ酸素を
イオン打込したのち熱処理を行ない、イオン打込
領域に酸素ドナを発生させる方法が提案されてい
る。この方法では酸素ドナ濃度の空間的分布の制
御性は良いが、大掛りなイオン打込装置を使用す
る点で従来の手法と相違がなくまた酸素のイオン
打込量を増加すると熱処理により欠陥が発生する
ため、得られる最大ドナ濃度は1015／cm3で低抵抗
は得られない。
本発明は上記の事情に鑑みてなされたもので、
所謂ドナやアクセプタ不純物を用いることなく半
導体の比抵抗・伝導型を局所的に制御できる半導
体材料特性の制御方法を提供することを目的とす
る。
所謂ドナやアクセプタ不純物を用いることなく半
導体の比抵抗・伝導型を局所的に制御できる半導
体材料特性の制御方法を提供することを目的とす
る。
本発明では、正規の格子位置にあつてはエネル
ギ準位を形成しないかあるいは形成しにくいが欠
陥位置でエネルギ準位を形成する不純物、もしく
は単独ではエネルギ準位を形成しないかあるいは
形成しにくいが複合化し欠陥となることによつて
初めてエネルギ準位を形成する不純物や点欠陥
を、エネルギ準位の導入に利用する。すなわち、
欠陥位置を占める不純物、または不純物、点欠陥
の複合した欠陥（以下では両者を合わせて単に欠
陥と呼ぶ）に起因するエネルギ準位を、局所的な
熱処理（融解を伴なう場合を含む）で基板結晶に
導入することにより、その比抵抗・伝導型の空間
的分布を制御する。
ギ準位を形成しないかあるいは形成しにくいが欠
陥位置でエネルギ準位を形成する不純物、もしく
は単独ではエネルギ準位を形成しないかあるいは
形成しにくいが複合化し欠陥となることによつて
初めてエネルギ準位を形成する不純物や点欠陥
を、エネルギ準位の導入に利用する。すなわち、
欠陥位置を占める不純物、または不純物、点欠陥
の複合した欠陥（以下では両者を合わせて単に欠
陥と呼ぶ）に起因するエネルギ準位を、局所的な
熱処理（融解を伴なう場合を含む）で基板結晶に
導入することにより、その比抵抗・伝導型の空間
的分布を制御する。
第１図は本発明による局所加熱源を用いた半導
体基板へのエネルギ準位の導入を示す図である。
レーザ光等の局所加熱源１で半導体基板２を部分
的に加熱することにより、加熱領域に欠陥を発生
させ、そのエネルギ準位を導入する。以下、実施
例に基づいて本発明を説明する。
体基板へのエネルギ準位の導入を示す図である。
レーザ光等の局所加熱源１で半導体基板２を部分
的に加熱することにより、加熱領域に欠陥を発生
させ、そのエネルギ準位を導入する。以下、実施
例に基づいて本発明を説明する。
第２図はレーザ光でシリコン基板を局所的に融
解させることにより、シリコンのバンドギヤツプ
中にドナ準位を形成する欠陥の一つである酸素ド
ナを発生させ、これによる比抵抗の変化を広がり
抵抗法で測定した例である。基板は比抵抗
0.83Ω・cmのｎ型CZウエハである。レーザ光源は
波長0.53μｍのNd：YAGレーザ逓培光で、照射
条件はパルス周波数4kHz、走査速度10mm／Ｓ、
レーザパワー0.3Wである。図よりレーザ光照射
領域３では、比抵抗が0.09Ω・cmに減少してい
る。比抵抗とドナ濃度とは反比例関係にあるた
め、レーザ光照射によりドナ濃度が増加している
のがわかる。レーザ光照射により発生したドナが
酸素ドナであることは、ドナが650℃の短時間熱
処理により消滅し450℃の長時間熱処理により発
生するという酸素ドナ固有の熱的挙動を示すこと
から容易に確認できる。
解させることにより、シリコンのバンドギヤツプ
中にドナ準位を形成する欠陥の一つである酸素ド
ナを発生させ、これによる比抵抗の変化を広がり
抵抗法で測定した例である。基板は比抵抗
0.83Ω・cmのｎ型CZウエハである。レーザ光源は
波長0.53μｍのNd：YAGレーザ逓培光で、照射
条件はパルス周波数4kHz、走査速度10mm／Ｓ、
レーザパワー0.3Wである。図よりレーザ光照射
領域３では、比抵抗が0.09Ω・cmに減少してい
る。比抵抗とドナ濃度とは反比例関係にあるた
め、レーザ光照射によりドナ濃度が増加している
のがわかる。レーザ光照射により発生したドナが
酸素ドナであることは、ドナが650℃の短時間熱
処理により消滅し450℃の長時間熱処理により発
生するという酸素ドナ固有の熱的挙動を示すこと
から容易に確認できる。
第３図は、上記の照射条件でレーザパワーを変
えた場合の酸素ドナ濃度とレーザパワーとの関係
である。図より、酸素ドナはシリコンが融解しは
じめる0.14W付近から発生し、レーザパワーの増
加につれて濃度が直接的に増加する。このように
酸素ドナ濃度のレーザパワーにたいする変化は単
調であるため、その制御は容易である。レーザパ
ワー0.30Wでは酸素ドナ濃度は1.15×1017／cm3で、
先述した酸素のイオン打込によりえられるドナ濃
度の最大値1.0×1015／cm3よりも２桁以上高く、
本発明によれば低抵抗領域を形成することができ
る。以上はｎ型シリコン基板を用いた場合である
が、ｐ型シリコン基板でも、また表面に窒化シリ
コン膜、酸化シリコン膜等の薄膜が有る場合でも
同様のことができることが確かめられている。レ
ーザ光の波長を変えてもまた電子ビーム加熱の場
合にも同様の効果が得られる。
えた場合の酸素ドナ濃度とレーザパワーとの関係
である。図より、酸素ドナはシリコンが融解しは
じめる0.14W付近から発生し、レーザパワーの増
加につれて濃度が直接的に増加する。このように
酸素ドナ濃度のレーザパワーにたいする変化は単
調であるため、その制御は容易である。レーザパ
ワー0.30Wでは酸素ドナ濃度は1.15×1017／cm3で、
先述した酸素のイオン打込によりえられるドナ濃
度の最大値1.0×1015／cm3よりも２桁以上高く、
本発明によれば低抵抗領域を形成することができ
る。以上はｎ型シリコン基板を用いた場合である
が、ｐ型シリコン基板でも、また表面に窒化シリ
コン膜、酸化シリコン膜等の薄膜が有る場合でも
同様のことができることが確かめられている。レ
ーザ光の波長を変えてもまた電子ビーム加熱の場
合にも同様の効果が得られる。
上記実施例は欠陥がシリコン中の酸素ドナの場
合であるが、冒頭に述べたようにシリコン中のそ
の他の例えばアクセプタ等の欠陥でもまた他の半
導体材料の欠陥であつても、バンドギヤツプ中に
エネルギ準位を形成する欠陥であれば、当然本手
法が有効なことは言うまでもない。また実施例は
融解を伴なう局所的熱処理の場合であるが、融解
を伴なわない場合でも本方法を同様に適用しう
る。
合であるが、冒頭に述べたようにシリコン中のそ
の他の例えばアクセプタ等の欠陥でもまた他の半
導体材料の欠陥であつても、バンドギヤツプ中に
エネルギ準位を形成する欠陥であれば、当然本手
法が有効なことは言うまでもない。また実施例は
融解を伴なう局所的熱処理の場合であるが、融解
を伴なわない場合でも本方法を同様に適用しう
る。
以上述べたように本発明によれば、半導体基板
に局所的熱処理を行なうだけで、欠陥のエネルギ
準位に起因するドナあるいはアクセプタ濃度の空
間的分布を制御できるため、トナやアクセプタ不
純物の添加は不要であり、また添加のための基板
を高温に保持することがないので基板特性の劣化
が起こらない等大きな利点が生じる。さらに、本
発明により得られる酸素ドナの最大濃度は、冒頭
にて述べた酸素のイオン打込により得られる最大
濃度よりも二桁以上高く、本発明では欠陥による
ドナあるいはアクセプタの濃度の制御範囲を広く
できるという特徴がある。本発明によれば、オー
ミツク接触のための低抵抗層あるいは素子分離の
ための高抵抗層のほかpn接合の形成も可能であ
る。
に局所的熱処理を行なうだけで、欠陥のエネルギ
準位に起因するドナあるいはアクセプタ濃度の空
間的分布を制御できるため、トナやアクセプタ不
純物の添加は不要であり、また添加のための基板
を高温に保持することがないので基板特性の劣化
が起こらない等大きな利点が生じる。さらに、本
発明により得られる酸素ドナの最大濃度は、冒頭
にて述べた酸素のイオン打込により得られる最大
濃度よりも二桁以上高く、本発明では欠陥による
ドナあるいはアクセプタの濃度の制御範囲を広く
できるという特徴がある。本発明によれば、オー
ミツク接触のための低抵抗層あるいは素子分離の
ための高抵抗層のほかpn接合の形成も可能であ
る。
第１図は本発明による局所加熱源を用いた半導
体基板へのエネルギ準位の導入を説明するための
構成図、第２図は本発明の実施例によるレーザ光
照射で発生した酸素ドナによる比抵抗変化の広が
り抵抗法による測定例を示す図、第３図は本発明
の実施例による酸素ドナ濃度のレーザパワー依存
性を示す図である。 １……局所加熱源、２……半導体基板、３……
レーザ光照射領域。
体基板へのエネルギ準位の導入を説明するための
構成図、第２図は本発明の実施例によるレーザ光
照射で発生した酸素ドナによる比抵抗変化の広が
り抵抗法による測定例を示す図、第３図は本発明
の実施例による酸素ドナ濃度のレーザパワー依存
性を示す図である。 １……局所加熱源、２……半導体基板、３……
レーザ光照射領域。
Claims (1)
- １ シリコン結晶のバンドギヤツプ中にエネルギ
準位を形成する酸素ドナ欠陥を、シリコン基板の
レーザ光による数秒以内の融解を伴なう局所的熱
処理で発生させ、欠陥のエネルギ準位に対応する
酸素ドナの濃度の空間的分布を制御することを特
徴とする半導体材料特性の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169385A JPS61220339A (ja) | 1985-03-26 | 1985-03-26 | 半導体材料特性の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169385A JPS61220339A (ja) | 1985-03-26 | 1985-03-26 | 半導体材料特性の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220339A JPS61220339A (ja) | 1986-09-30 |
| JPH0511415B2 true JPH0511415B2 (ja) | 1993-02-15 |
Family
ID=13178584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169385A Granted JPS61220339A (ja) | 1985-03-26 | 1985-03-26 | 半導体材料特性の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220339A (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6993222B2 (en) | 1999-03-05 | 2006-01-31 | Rj Mears, Llc | Optical filter device with aperiodically arranged grating elements |
| GB2385943B (en) | 1999-03-05 | 2003-11-05 | Nanovis Llc | Mach-Zehnder interferometer with aperiodic grating |
| JP4659300B2 (ja) | 2000-09-13 | 2011-03-30 | 浜松ホトニクス株式会社 | レーザ加工方法及び半導体チップの製造方法 |
| TWI326626B (en) | 2002-03-12 | 2010-07-01 | Hamamatsu Photonics Kk | Laser processing method |
| EP2400539B1 (en) | 2002-03-12 | 2017-07-26 | Hamamatsu Photonics K.K. | Substrate dividing method |
| TWI520269B (zh) | 2002-12-03 | 2016-02-01 | Hamamatsu Photonics Kk | Cutting method of semiconductor substrate |
| US7586116B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
| US6830964B1 (en) | 2003-06-26 | 2004-12-14 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| US7202494B2 (en) | 2003-06-26 | 2007-04-10 | Rj Mears, Llc | FINFET including a superlattice |
| US7033437B2 (en) | 2003-06-26 | 2006-04-25 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| US7491587B2 (en) | 2003-06-26 | 2009-02-17 | Mears Technologies, Inc. | Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer |
| US7045377B2 (en) | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US7531829B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| US7535041B2 (en) | 2003-06-26 | 2009-05-19 | Mears Technologies, Inc. | Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7659539B2 (en) | 2003-06-26 | 2010-02-09 | Mears Technologies, Inc. | Semiconductor device including a floating gate memory cell with a superlattice channel |
| US7514328B2 (en) | 2003-06-26 | 2009-04-07 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween |
| US7612366B2 (en) | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| US7531850B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a memory cell with a negative differential resistance (NDR) device |
| US7229902B2 (en) | 2003-06-26 | 2007-06-12 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction |
| US7227174B2 (en) | 2003-06-26 | 2007-06-05 | Rj Mears, Llc | Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US7598515B2 (en) | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
| AU2004300982B2 (en) | 2003-06-26 | 2007-10-25 | Mears Technologies, Inc. | Semiconductor device including MOSFET having band-engineered superlattice |
| US7586165B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Microelectromechanical systems (MEMS) device including a superlattice |
| US7045813B2 (en) | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Semiconductor device including a superlattice with regions defining a semiconductor junction |
| US7446002B2 (en) | 2003-06-26 | 2008-11-04 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a superlattice dielectric interface layer |
| US7517702B2 (en) | 2005-12-22 | 2009-04-14 | Mears Technologies, Inc. | Method for making an electronic device including a poled superlattice having a net electrical dipole moment |
| US7718996B2 (en) | 2006-02-21 | 2010-05-18 | Mears Technologies, Inc. | Semiconductor device comprising a lattice matching layer |
| US7781827B2 (en) | 2007-01-24 | 2010-08-24 | Mears Technologies, Inc. | Semiconductor device with a vertical MOSFET including a superlattice and related methods |
| US7928425B2 (en) | 2007-01-25 | 2011-04-19 | Mears Technologies, Inc. | Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods |
| US7863066B2 (en) | 2007-02-16 | 2011-01-04 | Mears Technologies, Inc. | Method for making a multiple-wavelength opto-electronic device including a superlattice |
| US7880161B2 (en) | 2007-02-16 | 2011-02-01 | Mears Technologies, Inc. | Multiple-wavelength opto-electronic device including a superlattice |
| US7812339B2 (en) | 2007-04-23 | 2010-10-12 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures |
| CN106104805B (zh) | 2013-11-22 | 2020-06-16 | 阿托梅拉公司 | 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法 |
| WO2015077580A1 (en) | 2013-11-22 | 2015-05-28 | Mears Technologies, Inc. | Semiconductor devices including superlattice depletion layer stack and related methods |
| WO2015191561A1 (en) | 2014-06-09 | 2015-12-17 | Mears Technologies, Inc. | Semiconductor devices with enhanced deterministic doping and related methods |
| US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
| WO2016187042A1 (en) | 2015-05-15 | 2016-11-24 | Atomera Incorporated | Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods |
| US9721790B2 (en) | 2015-06-02 | 2017-08-01 | Atomera Incorporated | Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control |
| US9558939B1 (en) | 2016-01-15 | 2017-01-31 | Atomera Incorporated | Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source |
| EP3635789B1 (en) | 2017-05-16 | 2022-08-10 | Atomera Incorporated | Semiconductor device and method including a superlattice as a gettering layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638828A (en) * | 1979-09-07 | 1981-04-14 | Sony Corp | Manufacture of semiconductor device |
| JPS5740939A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | P-n junction formation |
-
1985
- 1985-03-26 JP JP6169385A patent/JPS61220339A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638828A (en) * | 1979-09-07 | 1981-04-14 | Sony Corp | Manufacture of semiconductor device |
| JPS5740939A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | P-n junction formation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220339A (ja) | 1986-09-30 |
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