JPH05108348A - 並列演算処理装置 - Google Patents
並列演算処理装置Info
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- JPH05108348A JPH05108348A JP3264584A JP26458491A JPH05108348A JP H05108348 A JPH05108348 A JP H05108348A JP 3264584 A JP3264584 A JP 3264584A JP 26458491 A JP26458491 A JP 26458491A JP H05108348 A JPH05108348 A JP H05108348A
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Abstract
(57)【要約】
【目的】複合命令中にロード命令が含まれていて、同命
令がキャッシュミスとなった場合でも、後続の複合命令
の不要な待ち時間を減らすようにする。 【構成】複合命令中にロード命令が含まれていると、書
込み先のレジスタファイル３内レジスタに対応するビッ
トが真値となる信号４１が解読／レジスタリード機構４
から出力され、依存関係検出回路９内のフラグレジスタ
１０の対応ビットがセットされる。後続の複合命令が上
記機構４によって解読されると、その命令中にレジスタ
ファイル３内レジスタをアクセス先とする命令が含まれ
ていれば、そのレジスタに対応するビットが真値となる
信号４２が同機構４から出力される。もし、先のロード
命令がキャッシュミスとなっても、信号４１，４２の対
応ビットの組に共に真値をとるものが無いならば、アン
ドゲート１１〜１４の各出力は偽となり、パイプライン
制御機構２５はパイプロックを控える。
令がキャッシュミスとなった場合でも、後続の複合命令
の不要な待ち時間を減らすようにする。 【構成】複合命令中にロード命令が含まれていると、書
込み先のレジスタファイル３内レジスタに対応するビッ
トが真値となる信号４１が解読／レジスタリード機構４
から出力され、依存関係検出回路９内のフラグレジスタ
１０の対応ビットがセットされる。後続の複合命令が上
記機構４によって解読されると、その命令中にレジスタ
ファイル３内レジスタをアクセス先とする命令が含まれ
ていれば、そのレジスタに対応するビットが真値となる
信号４２が同機構４から出力される。もし、先のロード
命令がキャッシュミスとなっても、信号４１，４２の対
応ビットの組に共に真値をとるものが無いならば、アン
ドゲート１１〜１４の各出力は偽となり、パイプライン
制御機構２５はパイプロックを控える。
Description
【０００１】
【産業上の利用分野】この発明は、複数の命令を並列に
処理することが可能なパイプライン方式の並列演算処理
装置に係り、特に、先行する複数の命令中に少なくとも
１つのロード命令が含まれる場合に好適なロード命令処
理制御方式に関する。
処理することが可能なパイプライン方式の並列演算処理
装置に係り、特に、先行する複数の命令中に少なくとも
１つのロード命令が含まれる場合に好適なロード命令処
理制御方式に関する。
【０００２】
【従来の技術】従来、ＶＬＩＷ（Very Long Instructio
n Word）方式やスーパスカラ方式等の複数命令を並列
（同時）に処理する形式の計算機（並列演算処理装置）
では、同時に投入する複数命令（ここでは、複合命令と
呼ぶ）間でレジスタやメモリ等での参照関係が存在する
場合には、実行順序関係を保証するための待ち時間が発
生し、処理性能が大きく低下する。このため、この種の
計算機では、コンパイラによる静的なプログラムのスケ
ジューリングを行うことによって、上記の参照関係によ
る待ちを減少させることが知られていた。
n Word）方式やスーパスカラ方式等の複数命令を並列
（同時）に処理する形式の計算機（並列演算処理装置）
では、同時に投入する複数命令（ここでは、複合命令と
呼ぶ）間でレジスタやメモリ等での参照関係が存在する
場合には、実行順序関係を保証するための待ち時間が発
生し、処理性能が大きく低下する。このため、この種の
計算機では、コンパイラによる静的なプログラムのスケ
ジューリングを行うことによって、上記の参照関係によ
る待ちを減少させることが知られていた。
【０００３】
【発明が解決しようとする課題】しかし、コンパイラに
よる静的なスケジューリングでは、メモリアドレス等の
動的に決定される依存関係を取扱うことが困難である。
したがって、これら動的な依存関係はハードウェア的な
サポートによって解析され実行順序を保証しなければな
らない。
よる静的なスケジューリングでは、メモリアドレス等の
動的に決定される依存関係を取扱うことが困難である。
したがって、これら動的な依存関係はハードウェア的な
サポートによって解析され実行順序を保証しなければな
らない。
【０００４】上記の動的な依存関係を発生させる代表的
な命令にロード命令（メモリデータの読出し）がある。
このロード命令によるメモリアクセスは通常はキャッシ
ュメモリを介して行われる。このため、キャッシュにヒ
ットする限り、ロード命令に依存する命令の順序関係を
保証しようとしても性能への影響は少ない。ところが、
キャッシュミスヒットの場合にはブロックリードが発生
するため、ロードデータが得られるまでには、キャッシ
ュヒット時の数倍から数十倍のオーバヘッドが発生す
る。従来の並列演算処理装置では、ロード命令ミスヒッ
ト時には、無条件に後続の複合命令を待たせるのみであ
ったため、大きな性能低下を招いていた。
な命令にロード命令（メモリデータの読出し）がある。
このロード命令によるメモリアクセスは通常はキャッシ
ュメモリを介して行われる。このため、キャッシュにヒ
ットする限り、ロード命令に依存する命令の順序関係を
保証しようとしても性能への影響は少ない。ところが、
キャッシュミスヒットの場合にはブロックリードが発生
するため、ロードデータが得られるまでには、キャッシ
ュヒット時の数倍から数十倍のオーバヘッドが発生す
る。従来の並列演算処理装置では、ロード命令ミスヒッ
ト時には、無条件に後続の複合命令を待たせるのみであ
ったため、大きな性能低下を招いていた。
【０００５】この発明は上記事情に鑑みてなされたもの
でその目的は、ロード命令がキャッシュミスヒットの場
合でも、後続の複合命令の待ち時間をできるだけ少なく
し、処理性能を向上させることができる並列演算処理装
置を提供することにある。
でその目的は、ロード命令がキャッシュミスヒットの場
合でも、後続の複合命令の待ち時間をできるだけ少なく
し、処理性能を向上させることができる並列演算処理装
置を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、命令フェッ
チ機構によってフェッチされた複数の命令（複合命令）
を並列に処理することが可能なパイプライン方式の並列
演算処理装置において、先にフェッチされた複合命令
（先行複合命令）と後にフェッチされた複合命令（後続
の複合命令）との間に、少なくとも１つの依存関係が存
在することを検出するための依存関係検出手段と、この
依存関係検出手段の検出結果に応じてパイプラインの流
れを制御するパイプライン制御機構とを備え、先行複合
命令と後続複合命令との間に依存関係が存在しない場合
には、先行複合命令中にロード命令が含まれていても後
続複合命令を待たせないようにしたことを特徴とするも
のである。
チ機構によってフェッチされた複数の命令（複合命令）
を並列に処理することが可能なパイプライン方式の並列
演算処理装置において、先にフェッチされた複合命令
（先行複合命令）と後にフェッチされた複合命令（後続
の複合命令）との間に、少なくとも１つの依存関係が存
在することを検出するための依存関係検出手段と、この
依存関係検出手段の検出結果に応じてパイプラインの流
れを制御するパイプライン制御機構とを備え、先行複合
命令と後続複合命令との間に依存関係が存在しない場合
には、先行複合命令中にロード命令が含まれていても後
続複合命令を待たせないようにしたことを特徴とするも
のである。
【０００７】また、この発明は、上記の依存関係検出手
段を、先行複合命令中にロード命令が含まれている場合
に、同ロード命令で指定されるロードデータ書込み先が
使用状態にあることを示す状態保持手段と、この状態保
持手段によって示されているロードデータ書込み先が、
上記後続複合命令中のいずれかの命令によって指定され
るアクセス先に一致することを検出するための一致検出
手段とで構成したことをも特徴とする。
段を、先行複合命令中にロード命令が含まれている場合
に、同ロード命令で指定されるロードデータ書込み先が
使用状態にあることを示す状態保持手段と、この状態保
持手段によって示されているロードデータ書込み先が、
上記後続複合命令中のいずれかの命令によって指定され
るアクセス先に一致することを検出するための一致検出
手段とで構成したことをも特徴とする。
【０００８】
【作用】上記の構成では、先行複合命令と後続複合命令
との間に依存関係が存在するか否かが依存関係検出手段
により検出される。この検出のために状態保持手段およ
び一致検出手段が用意される。状態保持手段には、フェ
ッチされた複合命令の解読の結果、ロード命令が含まれ
ていることが判明した場合に、同ロード命令で指定され
るロードデータ書込み先が使用状態にあることを示す状
態情報が保持される。一致検出手段は、命令フェッチ機
構によって新たに複合命令（後続複合命令）がフェッチ
された場合には、その時点において状態保持手段によっ
て示されている使用状態にあるロードデータ書込み先、
即ち先行複合命令にロード命令が含まれている場合に同
命令で指定されるロードデータ書込み先が、上記後続複
合命令中のいずれかの命令によって指定されるアクセス
先に一致するか否かを調べ、その結果をパイプライン制
御機構に通知する。
との間に依存関係が存在するか否かが依存関係検出手段
により検出される。この検出のために状態保持手段およ
び一致検出手段が用意される。状態保持手段には、フェ
ッチされた複合命令の解読の結果、ロード命令が含まれ
ていることが判明した場合に、同ロード命令で指定され
るロードデータ書込み先が使用状態にあることを示す状
態情報が保持される。一致検出手段は、命令フェッチ機
構によって新たに複合命令（後続複合命令）がフェッチ
された場合には、その時点において状態保持手段によっ
て示されている使用状態にあるロードデータ書込み先、
即ち先行複合命令にロード命令が含まれている場合に同
命令で指定されるロードデータ書込み先が、上記後続複
合命令中のいずれかの命令によって指定されるアクセス
先に一致するか否かを調べ、その結果をパイプライン制
御機構に通知する。
【０００９】パイプライン制御機構は、（依存関係検出
手段内の）一致検出手段からの一致／不一致通知を受け
ると、一致通知の場合には、上記後続複合命令と先行複
合命令との間に、少なくとも１つの依存関係が存在する
ものとして、後続複合命令の実行を待たせる。これに対
して不一致通知の場合には、パイプライン制御機構は、
後続複合命令と先行する複合命令との間に依存関係が存
在しないものとして、後続複合命令の実行を許可する。
これにより、先行する複合命令中にロード命令が含まれ
ており、且つ同命令がキャッシュミスヒットとなってブ
ロックリード中であったとしても、そのブロックリード
処理の完了を待たずに、後続複合命令が実行され、不要
な待ち時間が回避される。
手段内の）一致検出手段からの一致／不一致通知を受け
ると、一致通知の場合には、上記後続複合命令と先行複
合命令との間に、少なくとも１つの依存関係が存在する
ものとして、後続複合命令の実行を待たせる。これに対
して不一致通知の場合には、パイプライン制御機構は、
後続複合命令と先行する複合命令との間に依存関係が存
在しないものとして、後続複合命令の実行を許可する。
これにより、先行する複合命令中にロード命令が含まれ
ており、且つ同命令がキャッシュミスヒットとなってブ
ロックリード中であったとしても、そのブロックリード
処理の完了を待たずに、後続複合命令が実行され、不要
な待ち時間が回避される。
【００１０】
【実施例】図１はこの発明の一実施例に係る並列演算処
理装置の構成を示すブロック図である。この図１の並列
演算処理装置は、例えば複合命令フェッチのステージ
（Ｉステージ）、複合命令デコードのステージ（Ｄステ
ージ）、複合命令実行（ロード命令のキャッシュアクセ
スを含む）のステージ（Ｅステージ）、および結果の書
込み（レジスタライトバック）のステージ（Ｗステー
ジ）の４ステージのパイプライン方式を適用する４命令
並列実行の４ステージパイプライン処理計算機であるも
のとする。なお、図１の演算処理装置では、並列処理さ
れる４命令中に含まれるロード命令は１つに制限されて
いるものとする。
理装置の構成を示すブロック図である。この図１の並列
演算処理装置は、例えば複合命令フェッチのステージ
（Ｉステージ）、複合命令デコードのステージ（Ｄステ
ージ）、複合命令実行（ロード命令のキャッシュアクセ
スを含む）のステージ（Ｅステージ）、および結果の書
込み（レジスタライトバック）のステージ（Ｗステー
ジ）の４ステージのパイプライン方式を適用する４命令
並列実行の４ステージパイプライン処理計算機であるも
のとする。なお、図１の演算処理装置では、並列処理さ
れる４命令中に含まれるロード命令は１つに制限されて
いるものとする。
【００１１】図１において、１は並列に実行すべき４命
令を命令キャッシュ或いは主メモリなどのプログラム格
納装置（図示せず）からフェッチする命令フェッチ機
構、２は命令フェッチ機構１によってフェッチされた４
命令を保持するための命令レジスタである。
令を命令キャッシュ或いは主メモリなどのプログラム格
納装置（図示せず）からフェッチする命令フェッチ機
構、２は命令フェッチ機構１によってフェッチされた４
命令を保持するための命令レジスタである。
【００１２】３は例えば４つのレジスタＲ１〜Ｒ４から
なる汎用のレジスタファイル、４は解読／レジスタリー
ド機構である。解読／レジスタリード機構４は、命令レ
ジスタ２に保持されている４命令の解読を各命令毎に並
列に行うと共に、同命令でレジスタファイル３内レジス
タがソース指定されている場合に、そのレジスタ内容を
ソースデータとしてリードする。解読／レジスタリード
機構４は、解読した４命令中にレジスタファイル３内の
レジスタＲ１〜Ｒ４をロードデータ書込み先とするロー
ド命令があるか否かを示す（４ビットの）レジスタ使用
信号４１、および解読した４命令中にレジスタファイル
３内のレジスタＲ１〜Ｒ４をアクセス先（参照または書
込み先）とする命令があるか否かを示す（４ビットの）
レジスタ使用信号４２を出力するようになっている。
なる汎用のレジスタファイル、４は解読／レジスタリー
ド機構である。解読／レジスタリード機構４は、命令レ
ジスタ２に保持されている４命令の解読を各命令毎に並
列に行うと共に、同命令でレジスタファイル３内レジス
タがソース指定されている場合に、そのレジスタ内容を
ソースデータとしてリードする。解読／レジスタリード
機構４は、解読した４命令中にレジスタファイル３内の
レジスタＲ１〜Ｒ４をロードデータ書込み先とするロー
ド命令があるか否かを示す（４ビットの）レジスタ使用
信号４１、および解読した４命令中にレジスタファイル
３内のレジスタＲ１〜Ｒ４をアクセス先（参照または書
込み先）とする命令があるか否かを示す（４ビットの）
レジスタ使用信号４２を出力するようになっている。
【００１３】５は解読／レジスタリード機構４の４命令
分の解読結果等を命令毎に保持するための解読結果レジ
スタである。解読結果レジスタ５に保持される情報に
は、命令によっては、解読／レジスタリード機構４によ
ってリードされたレジスタデータ、或いは後述するロー
ド実行機構７によって読出されたロードデータが含まれ
る。
分の解読結果等を命令毎に保持するための解読結果レジ
スタである。解読結果レジスタ５に保持される情報に
は、命令によっては、解読／レジスタリード機構４によ
ってリードされたレジスタデータ、或いは後述するロー
ド実行機構７によって読出されたロードデータが含まれ
る。
【００１４】６は解読結果レジスタ５に演算命令の解読
結果が保持されている場合に、その解読結果の示す演算
を実行する演算実行機構である。演算実行機構６は、最
大４命令分のの並列演算処理を実行するために、４つの
演算器から構成される。７は解読結果レジスタ５にロー
ド命令（メモリデータをロードデータとして読出して解
読結果レジスタ５内レジスタに書込む命令）の解読結果
が保持されている場合に、その解読結果の示すロード処
理を実行するロード実行機構である。ロード実行機構７
はオペランドキャッシュ（図示せず）を内蔵しており、
ロード命令で指定されたデータが同キャッシュに存在す
るか否かを調べるヒットチェックを行い、ミスヒット検
出時にはメモリからのブロックリードを実行する。また
ロード実行機構７は、ヒット検出時に真値（論理
“１”）となるヒット検出信号８を出力するようになっ
ている。
結果が保持されている場合に、その解読結果の示す演算
を実行する演算実行機構である。演算実行機構６は、最
大４命令分のの並列演算処理を実行するために、４つの
演算器から構成される。７は解読結果レジスタ５にロー
ド命令（メモリデータをロードデータとして読出して解
読結果レジスタ５内レジスタに書込む命令）の解読結果
が保持されている場合に、その解読結果の示すロード処
理を実行するロード実行機構である。ロード実行機構７
はオペランドキャッシュ（図示せず）を内蔵しており、
ロード命令で指定されたデータが同キャッシュに存在す
るか否かを調べるヒットチェックを行い、ミスヒット検
出時にはメモリからのブロックリードを実行する。また
ロード実行機構７は、ヒット検出時に真値（論理
“１”）となるヒット検出信号８を出力するようになっ
ている。
【００１５】９は先行する複合命令中にロード命令が含
まれていた場合に、そのロード命令と後続の複合命令と
の間にレジスタファイル３内のレジスタ使用についての
依存関係（参照関係）が存在することを検出するための
依存関係検出回路である。
まれていた場合に、そのロード命令と後続の複合命令と
の間にレジスタファイル３内のレジスタ使用についての
依存関係（参照関係）が存在することを検出するための
依存関係検出回路である。
【００１６】依存関係検出回路９は、解読／レジスタリ
ード機構４から出力されるレジスタＲ１〜Ｒ４に対応し
たレジスタ使用信号４１の真値を保持するための４ビッ
ト（b0〜b3）のフラグレジスタ１０と、フラグレジスタ
１０の各ビットb0〜b3の論理値、解読／レジスタリード
機構４から出力されるレジスタＲ１〜Ｒ４に対応したレ
ジスタ使用信号４２の論理値、およびロード実行機構７
から出力されるヒット検出信号８のレベル反転信号の論
理値のＡＮＤ（論理積）をとるアンドゲート１１〜１４
とから構成される。
ード機構４から出力されるレジスタＲ１〜Ｒ４に対応し
たレジスタ使用信号４１の真値を保持するための４ビッ
ト（b0〜b3）のフラグレジスタ１０と、フラグレジスタ
１０の各ビットb0〜b3の論理値、解読／レジスタリード
機構４から出力されるレジスタＲ１〜Ｒ４に対応したレ
ジスタ使用信号４２の論理値、およびロード実行機構７
から出力されるヒット検出信号８のレベル反転信号の論
理値のＡＮＤ（論理積）をとるアンドゲート１１〜１４
とから構成される。
【００１７】フラグレジスタ１０の各ビットb0〜b3は、
対応するレジスタＲ１〜Ｒ４を書き込み先とするロード
命令の実行完了によりリセットされるようになってい
る。アンドゲート１１〜１４は、アンドゲート条件成立
時に、現在解読／レジスタリード機構４で処理されてい
る複合命令以降の命令の実行を待たせることを指示する
ＷＡＩＴ信号２１〜２４を出力する。
対応するレジスタＲ１〜Ｒ４を書き込み先とするロード
命令の実行完了によりリセットされるようになってい
る。アンドゲート１１〜１４は、アンドゲート条件成立
時に、現在解読／レジスタリード機構４で処理されてい
る複合命令以降の命令の実行を待たせることを指示する
ＷＡＩＴ信号２１〜２４を出力する。
【００１８】２５は図１の装置のパイプライン制御を司
るパイプライン制御機構である。パイプライン制御機構
２５は、（依存関係検出回路９内の）アンドゲート１１
〜１４からのＷＡＩＴ信号２１〜２４のいずれかが真の
場合に、現在解読／レジスタリード機構４で処理されて
いる複合命令以降の命令の実行を待たせる。
るパイプライン制御機構である。パイプライン制御機構
２５は、（依存関係検出回路９内の）アンドゲート１１
〜１４からのＷＡＩＴ信号２１〜２４のいずれかが真の
場合に、現在解読／レジスタリード機構４で処理されて
いる複合命令以降の命令の実行を待たせる。
【００１９】３１〜３４は演算実行機構６の４命令に対
応した演算結果またはロード実行機構７によってメモリ
から読出されたロードデータのいずれか一方を選択する
ためのセレクタ（ＳＥＬ）である。セレクタ３１〜３４
は、通常状態では演算実行機構６側を選択するように設
定されている。なお、上記の演算結果およびロードデー
タには、その書込み先を示す識別子（例えばレジスタ番
号）が付加されるようになっている。３５はセレクタ３
１〜３４によって選択されたデータを保持するための演
算結果レジスタである。この演算結果レジスタ３５の保
持データは、そのデータに付加された識別子の指定する
書込み先（例えばレジスタファイル３内レジスタ）に書
込まれる。
応した演算結果またはロード実行機構７によってメモリ
から読出されたロードデータのいずれか一方を選択する
ためのセレクタ（ＳＥＬ）である。セレクタ３１〜３４
は、通常状態では演算実行機構６側を選択するように設
定されている。なお、上記の演算結果およびロードデー
タには、その書込み先を示す識別子（例えばレジスタ番
号）が付加されるようになっている。３５はセレクタ３
１〜３４によって選択されたデータを保持するための演
算結果レジスタである。この演算結果レジスタ３５の保
持データは、そのデータに付加された識別子の指定する
書込み先（例えばレジスタファイル３内レジスタ）に書
込まれる。
【００２０】次に、図１の構成の動作を、ロード命令を
含む３つの複合命令を順に実行する場合を例に、複合命
令間にレジスタの参照関係（ＲＡＷ；ReadAfter Writ
e）が無いケース（ケース１）と、参照関係が有るケー
ス（ケース２）とについて順に説明する。
含む３つの複合命令を順に実行する場合を例に、複合命
令間にレジスタの参照関係（ＲＡＷ；ReadAfter Writ
e）が無いケース（ケース１）と、参照関係が有るケー
ス（ケース２）とについて順に説明する。
【００２１】（ケース１）まず、ケース１について、図
２のタイミングチャートを参照して説明する。ここで
は、図２に示すように、先頭の複合命令ＣＩ１が、ロー
ド命令Ｌ→Ｒ１（メモリからロードデータを読出してレ
ジスタＲ１に書込むロード命令）、加算命令＋、乗算命
令×、および減算命令−の４命令であり、複合命令ＣＩ
２が、ロード命令Ｌ→Ｒ２、減算命令−、加算命令＋、
および乗算命令×の４命令であり、複合命令ＣＩ３が、
ロード命令Ｌ→Ｒ３、減算命令−、除算命令÷、および
減算命令−の４命令であり、複合命令ＣＩ１→ＣＩ２→
ＣＩ３間にレジスタの参照関係（ＲＡＷ；Read After W
rite）が無いものとする。
２のタイミングチャートを参照して説明する。ここで
は、図２に示すように、先頭の複合命令ＣＩ１が、ロー
ド命令Ｌ→Ｒ１（メモリからロードデータを読出してレ
ジスタＲ１に書込むロード命令）、加算命令＋、乗算命
令×、および減算命令−の４命令であり、複合命令ＣＩ
２が、ロード命令Ｌ→Ｒ２、減算命令−、加算命令＋、
および乗算命令×の４命令であり、複合命令ＣＩ３が、
ロード命令Ｌ→Ｒ３、減算命令−、除算命令÷、および
減算命令−の４命令であり、複合命令ＣＩ１→ＣＩ２→
ＣＩ３間にレジスタの参照関係（ＲＡＷ；Read After W
rite）が無いものとする。
【００２２】まず、サイクルＴ１では、命令フェッチ機
構１によりＩステージが行われ、先頭の複合命令ＣＩ１
がフェッチされる。この複合命令ＣＩ１は命令レジスタ
２に保持される。
構１によりＩステージが行われ、先頭の複合命令ＣＩ１
がフェッチされる。この複合命令ＣＩ１は命令レジスタ
２に保持される。
【００２３】次のサイクルＴ２では、命令レジスタ２に
保持された複合命令ＣＩ１の各命令を対象とするＤステ
ージ、即ち命令解読が、解読／レジスタリード機構４に
よって行われ、その解読結果が命令別に解読結果レジス
タ５に保持される。同時に、命令フェッチ機構１によっ
て次のＩステージが行われ、複合命令ＣＩ１の次の複合
命令ＣＩ２がフェッチされて命令レジスタ２に保持され
る。
保持された複合命令ＣＩ１の各命令を対象とするＤステ
ージ、即ち命令解読が、解読／レジスタリード機構４に
よって行われ、その解読結果が命令別に解読結果レジス
タ５に保持される。同時に、命令フェッチ機構１によっ
て次のＩステージが行われ、複合命令ＣＩ１の次の複合
命令ＣＩ２がフェッチされて命令レジスタ２に保持され
る。
【００２４】また、複合命令ＣＩ１のＤステージでは、
同ＣＩ１にロード命令Ｌ→Ｒ１が含まれているために、
Ｒ１，Ｒ２，Ｒ３，Ｒ４のうちのＲ１に対応するビット
が真値の４ビットレジスタ使用信号４１“１０００”が
解読／レジスタリード機構４から出力される。このレジ
スタ使用信号４１は依存関係検出回路９の４ビットフラ
グレジスタ１０に供給され、同信号４１中の真値をとる
ビットに対応するフラグレジスタ１０内のビットが、サ
イクルＴ２の終了時にセットされる。ここでは、Ｒ１に
対応するフラグレジスタ１０内のビットb0がセットさ
れ、フラグレジスタ１０の内容は“１０００”となる。
同ＣＩ１にロード命令Ｌ→Ｒ１が含まれているために、
Ｒ１，Ｒ２，Ｒ３，Ｒ４のうちのＲ１に対応するビット
が真値の４ビットレジスタ使用信号４１“１０００”が
解読／レジスタリード機構４から出力される。このレジ
スタ使用信号４１は依存関係検出回路９の４ビットフラ
グレジスタ１０に供給され、同信号４１中の真値をとる
ビットに対応するフラグレジスタ１０内のビットが、サ
イクルＴ２の終了時にセットされる。ここでは、Ｒ１に
対応するフラグレジスタ１０内のビットb0がセットさ
れ、フラグレジスタ１０の内容は“１０００”となる。
【００２５】次のサイクルＴ３では、解読結果レジスタ
５に保持された複合命令ＣＩ１中の＋，×，−の各命令
の解読結果に従い、演算実行機構６において＋，×，−
の各演算（Ｅステージ）が並列に行われる。この結果は
セレクタ３２〜３４によってそれぞれ選択されて演算結
果レジスタ３５に保持される。
５に保持された複合命令ＣＩ１中の＋，×，−の各命令
の解読結果に従い、演算実行機構６において＋，×，−
の各演算（Ｅステージ）が並列に行われる。この結果は
セレクタ３２〜３４によってそれぞれ選択されて演算結
果レジスタ３５に保持される。
【００２６】またサイクルＴ３では、解読結果レジスタ
５に保持された複合命令ＣＩ１中のロード命令Ｌ→Ｒ１
の解読結果に従い、ロード実行機構７において、ロード
データ読出しのための処理が行われる。この処理では、
まず目的ロードデータがオペランドキャッシュに存在す
るか否かを調べるためのヒットチェックが行われる。こ
こでは、ミスヒットであるものとすると、ロード実行機
構７は目的データを含むブロックデータをメモリから読
むためのブロックリードを開始し、ヒット検出信号８を
真値としない。
５に保持された複合命令ＣＩ１中のロード命令Ｌ→Ｒ１
の解読結果に従い、ロード実行機構７において、ロード
データ読出しのための処理が行われる。この処理では、
まず目的ロードデータがオペランドキャッシュに存在す
るか否かを調べるためのヒットチェックが行われる。こ
こでは、ミスヒットであるものとすると、ロード実行機
構７は目的データを含むブロックデータをメモリから読
むためのブロックリードを開始し、ヒット検出信号８を
真値としない。
【００２７】更にサイクルＴ３では、命令レジスタ２に
保持された２番目の複合命令ＣＩ２の各命令を対象とす
るＤステージが解読／レジスタリード機構４によって行
われ、その結果が解読結果レジスタ５に保持される。同
時に、複合命令ＣＩ２の次の複合命令ＣＩ３が命令フェ
ッチ機構１によってフェッチされ、命令レジスタ２に保
持される。
保持された２番目の複合命令ＣＩ２の各命令を対象とす
るＤステージが解読／レジスタリード機構４によって行
われ、その結果が解読結果レジスタ５に保持される。同
時に、複合命令ＣＩ２の次の複合命令ＣＩ３が命令フェ
ッチ機構１によってフェッチされ、命令レジスタ２に保
持される。
【００２８】上記複合命令ＣＩ２のＤステージでは、解
読した４命令中にレジスタファイル３内のレジスタＲ２
をアクセス先（書込み先）とするロード命令Ｌ→Ｒ２が
あるために、解読／レジスタリード機構４から値が“０
１００”の４ビットレジスタ使用信号４１が出力され
る。また、他の３命令中にレジスタファイル３内のレジ
スタをアクセス先（参照先、書込み先）とする命令が無
いものとすると、解読／レジスタリード機構４からは値
が“０１００”の４ビットレジスタ使用信号４２が出力
される。このときフラグレジスタ１０の内容は“１００
０”であり、アンドゲート１１〜１４の出力信号である
ＷＡＩＴ信号２１〜２４は真値とはならない。
読した４命令中にレジスタファイル３内のレジスタＲ２
をアクセス先（書込み先）とするロード命令Ｌ→Ｒ２が
あるために、解読／レジスタリード機構４から値が“０
１００”の４ビットレジスタ使用信号４１が出力され
る。また、他の３命令中にレジスタファイル３内のレジ
スタをアクセス先（参照先、書込み先）とする命令が無
いものとすると、解読／レジスタリード機構４からは値
が“０１００”の４ビットレジスタ使用信号４２が出力
される。このときフラグレジスタ１０の内容は“１００
０”であり、アンドゲート１１〜１４の出力信号である
ＷＡＩＴ信号２１〜２４は真値とはならない。
【００２９】このようにＷＡＩＴ信号２１〜２４が全て
偽値の場合、パイプライン制御機構２５はパイプライン
中の複合命令間にレジスタ参照関係が無いものとして、
パイプラインの流れを止めること（パイプロック）を控
える。この結果、次のサイクルＴ４では、以下に述べる
ように、現在Ｅステージにある複合命令ＣＩ１はブロッ
クリード中のロード命令Ｌ→Ｒ１を除き（おいてきぼり
にして）Ｗステージに入り、Ｄステージにある複合命令
ＣＩ２はＥステージに入り、Ｉステージにある複合命令
ＣＩ３はＤステージに入る。これは、複合命令ＣＩ２中
に、レジスタファイル３内のレジスタをアクセス先とす
る命令があったとしても、そのアクセス先がＲ１でなけ
れば、同様の結果となる。
偽値の場合、パイプライン制御機構２５はパイプライン
中の複合命令間にレジスタ参照関係が無いものとして、
パイプラインの流れを止めること（パイプロック）を控
える。この結果、次のサイクルＴ４では、以下に述べる
ように、現在Ｅステージにある複合命令ＣＩ１はブロッ
クリード中のロード命令Ｌ→Ｒ１を除き（おいてきぼり
にして）Ｗステージに入り、Ｄステージにある複合命令
ＣＩ２はＥステージに入り、Ｉステージにある複合命令
ＣＩ３はＤステージに入る。これは、複合命令ＣＩ２中
に、レジスタファイル３内のレジスタをアクセス先とす
る命令があったとしても、そのアクセス先がＲ１でなけ
れば、同様の結果となる。
【００３０】さて、サイクルＴ３では、上記したように
解読／レジスタリード機構４から値が“０１００”の４
ビットレジスタ使用信号４１が出力されることから、Ｒ
２に対応するフラグレジスタ１０内のビットb1が、サイ
クルＴ３の終了時にセットされる。これにより、フラグ
レジスタ１０の内容は“１０００”から“１１００”と
なる。
解読／レジスタリード機構４から値が“０１００”の４
ビットレジスタ使用信号４１が出力されることから、Ｒ
２に対応するフラグレジスタ１０内のビットb1が、サイ
クルＴ３の終了時にセットされる。これにより、フラグ
レジスタ１０の内容は“１０００”から“１１００”と
なる。
【００３１】次のサイクルＴ４では、演算結果レジスタ
３５に保持された複合命令ＣＩ１中の＋，×，−の各命
令の演算結果を指定された書込み先に書込むためのＷス
テージが行われる。また、解読結果レジスタ５に保持さ
れた複合命令ＣＩ２中の−，＋，×の各命令の解読結果
に従い、演算実行機構６において−，＋，×の各演算
（Ｅステージ）が並列に行われ、セレクタ３２〜３４を
介して演算結果レジスタ３５に保持される。
３５に保持された複合命令ＣＩ１中の＋，×，−の各命
令の演算結果を指定された書込み先に書込むためのＷス
テージが行われる。また、解読結果レジスタ５に保持さ
れた複合命令ＣＩ２中の−，＋，×の各命令の解読結果
に従い、演算実行機構６において−，＋，×の各演算
（Ｅステージ）が並列に行われ、セレクタ３２〜３４を
介して演算結果レジスタ３５に保持される。
【００３２】またサイクルＴ４では、解読結果レジスタ
５に保持された複合命令ＣＩ２中のロード命令Ｌ→Ｒ２
の解読結果に従い、ロード実行機構７において、ロード
データ読出しのための処理が行われる。ここで、目的ロ
ードデータがオペランドキャッシュに存在しないミスヒ
ットが検出されたものとすると、ブロックリードが開始
され、ヒット検出信号８は偽値のままとなる。
５に保持された複合命令ＣＩ２中のロード命令Ｌ→Ｒ２
の解読結果に従い、ロード実行機構７において、ロード
データ読出しのための処理が行われる。ここで、目的ロ
ードデータがオペランドキャッシュに存在しないミスヒ
ットが検出されたものとすると、ブロックリードが開始
され、ヒット検出信号８は偽値のままとなる。
【００３３】更にサイクルＴ４では、命令レジスタ２に
保持された３番目の複合命令ＣＩ３の各命令を対象とす
るＤステージが解読／レジスタリード機構４によって行
われ、その結果が解読結果レジスタ５に保持される。
保持された３番目の複合命令ＣＩ３の各命令を対象とす
るＤステージが解読／レジスタリード機構４によって行
われ、その結果が解読結果レジスタ５に保持される。
【００３４】上記複合命令ＣＩ３のＤステージでは、解
読した４命令中にロード命令Ｌ→Ｒ３があるために、解
読／レジスタリード機構４から値が“００１０”の４ビ
ットレジスタ使用信号４１が出力される。また、他の３
命令中にレジスタファイル３内のレジスタをアクセス先
（参照先、書込み先）とする命令が無いものとすると、
解読／レジスタリード機構４から値が“００１０”の４
ビットレジスタ使用信号４２が出力される。このときフ
ラグレジスタ１０の内容は“１１００”であり、アンド
ゲート１１〜１４の出力信号であるＷＡＩＴ信号２１〜
２４は真値とはならない。このため、パイプロックはな
されず、次のサイクルＴ５では、現在Ｅステージにある
複合命令ＣＩ２はブロックリード中のロード命令Ｌ→Ｒ
２をおいてきぼりにしてＷステージに入り、Ｄステージ
にある複合命令ＣＩ３はＥステージに入る。
読した４命令中にロード命令Ｌ→Ｒ３があるために、解
読／レジスタリード機構４から値が“００１０”の４ビ
ットレジスタ使用信号４１が出力される。また、他の３
命令中にレジスタファイル３内のレジスタをアクセス先
（参照先、書込み先）とする命令が無いものとすると、
解読／レジスタリード機構４から値が“００１０”の４
ビットレジスタ使用信号４２が出力される。このときフ
ラグレジスタ１０の内容は“１１００”であり、アンド
ゲート１１〜１４の出力信号であるＷＡＩＴ信号２１〜
２４は真値とはならない。このため、パイプロックはな
されず、次のサイクルＴ５では、現在Ｅステージにある
複合命令ＣＩ２はブロックリード中のロード命令Ｌ→Ｒ
２をおいてきぼりにしてＷステージに入り、Ｄステージ
にある複合命令ＣＩ３はＥステージに入る。
【００３５】（ケース２）次に、ケース２について、図
３のタイミングチャートを参照して説明する。ここで
は、図３に示すように、先頭の複合命令ＣＩ１１が、ロ
ード命令Ｌ→Ｒ１、加算命令＋、乗算命令×、および減
算命令−の４命令であり、複合命令ＣＩ１２が、ロード
命令Ｌ→Ｒ２、減算命令−、レジスタＲ１，Ｒ２の各内
容を加算する加算命令Ｒ１＋Ｒ２、および乗算命令×の
４命令であり、複合命令ＣＩ１３が、ロード命令Ｌ→Ｒ
３、減算命令−、除算命令÷、および減算命令−の４命
令であり、複合命令ＣＩ１１→ＣＩ１２間にレジスタＲ
１の参照関係が有るものとする。
３のタイミングチャートを参照して説明する。ここで
は、図３に示すように、先頭の複合命令ＣＩ１１が、ロ
ード命令Ｌ→Ｒ１、加算命令＋、乗算命令×、および減
算命令−の４命令であり、複合命令ＣＩ１２が、ロード
命令Ｌ→Ｒ２、減算命令−、レジスタＲ１，Ｒ２の各内
容を加算する加算命令Ｒ１＋Ｒ２、および乗算命令×の
４命令であり、複合命令ＣＩ１３が、ロード命令Ｌ→Ｒ
３、減算命令−、除算命令÷、および減算命令−の４命
令であり、複合命令ＣＩ１１→ＣＩ１２間にレジスタＲ
１の参照関係が有るものとする。
【００３６】このケース２では、まずサイクルＴ１で、
複合命令ＣＩ１１をフェッチするＩステージが行われ
る。次のサイクルＴ２では、複合命令ＣＩ１１を解読す
るＤステージが行われると共に、複合命令ＣＩ１１の次
の複合命令ＣＩ１２をフェッチするＩステージが行われ
る。複合命令ＣＩ１１のＤステージでは、同ＣＩ１にロ
ード命令Ｌ→Ｒ１が含まれているために、値が“１００
０”のレジスタ使用信号４１が解読／レジスタリード機
構４から出力され、これによりサイクルＴ２の終了時に
は、フラグレジスタ１０の内容が“１０００”となる。
複合命令ＣＩ１１をフェッチするＩステージが行われ
る。次のサイクルＴ２では、複合命令ＣＩ１１を解読す
るＤステージが行われると共に、複合命令ＣＩ１１の次
の複合命令ＣＩ１２をフェッチするＩステージが行われ
る。複合命令ＣＩ１１のＤステージでは、同ＣＩ１にロ
ード命令Ｌ→Ｒ１が含まれているために、値が“１００
０”のレジスタ使用信号４１が解読／レジスタリード機
構４から出力され、これによりサイクルＴ２の終了時に
は、フラグレジスタ１０の内容が“１０００”となる。
【００３７】次のサイクルＴ３では、複合命令ＣＩ１１
中の＋，×，−の各命令のＤステージの結果に従い、演
算実行機構６において＋，×，−の各演算（Ｅステー
ジ）が並列に行われ、セレクタ３２〜３４を介して演算
結果レジスタ３５に保持される。
中の＋，×，−の各命令のＤステージの結果に従い、演
算実行機構６において＋，×，−の各演算（Ｅステー
ジ）が並列に行われ、セレクタ３２〜３４を介して演算
結果レジスタ３５に保持される。
【００３８】またサイクルＴ３では、複合命令ＣＩ１１
中のロード命令Ｌ→Ｒ１のＤステージの結果に従い、ロ
ード実行機構７において、ロードデータ読出しのための
処理が行われる。ここで、目的ロードデータがオペラン
ドキャッシュに存在しないミスヒットが検出されたもの
とすると、ブロックリードが開始され、ヒット検出信号
８は偽値のままとなる。
中のロード命令Ｌ→Ｒ１のＤステージの結果に従い、ロ
ード実行機構７において、ロードデータ読出しのための
処理が行われる。ここで、目的ロードデータがオペラン
ドキャッシュに存在しないミスヒットが検出されたもの
とすると、ブロックリードが開始され、ヒット検出信号
８は偽値のままとなる。
【００３９】更にサイクルＴ３では、２番目の複合命令
ＣＩ１２の各命令を対象とするＤステージが解読／レジ
スタリード機構４によって行われる。同時に、複合命令
ＣＩ１２の次の複合命令ＣＩ１３が命令フェッチ機構１
によってフェッチされる。
ＣＩ１２の各命令を対象とするＤステージが解読／レジ
スタリード機構４によって行われる。同時に、複合命令
ＣＩ１２の次の複合命令ＣＩ１３が命令フェッチ機構１
によってフェッチされる。
【００４０】さて、複合命令ＣＩ１２のＤステージで
は、同命令ＣＩ１２にロード命令Ｌ→Ｒ２が含まれてい
るために、値が“０１００”のレジスタ使用信号４１が
解読／レジスタリード機構４から出力される。また、命
令ＣＩ１２には、加算命令Ｒ１＋Ｒ２も含まれているこ
とから、残りの命令中にレジスタファイル３内のレジス
タをアクセス先（参照先、書込み先）とする命令が無い
ものとすると、解読／レジスタリード機構４からは値が
“１１００”の４ビットレジスタ使用信号４２が出力さ
れる。このときフラグレジスタ１０の内容は“１００
０”、ヒット検出信号８は偽値であることから、アンド
ゲート１１〜１４からのＷＡＩＴ信号２１〜２４のう
ち、ＷＡＩＴ信号２１だけが真値となる。
は、同命令ＣＩ１２にロード命令Ｌ→Ｒ２が含まれてい
るために、値が“０１００”のレジスタ使用信号４１が
解読／レジスタリード機構４から出力される。また、命
令ＣＩ１２には、加算命令Ｒ１＋Ｒ２も含まれているこ
とから、残りの命令中にレジスタファイル３内のレジス
タをアクセス先（参照先、書込み先）とする命令が無い
ものとすると、解読／レジスタリード機構４からは値が
“１１００”の４ビットレジスタ使用信号４２が出力さ
れる。このときフラグレジスタ１０の内容は“１００
０”、ヒット検出信号８は偽値であることから、アンド
ゲート１１〜１４からのＷＡＩＴ信号２１〜２４のう
ち、ＷＡＩＴ信号２１だけが真値となる。
【００４１】このようにＷＡＩＴ信号２１〜２４のうち
の少なくとも１つ（ここではＷＡＩＴ信号２１）が真値
の場合、パイプライン制御機構２５は現在実行中の複合
命令と後続の複合命令との間にレジスタ参照関係が有る
ものとして、パイプラインの流れを止めるパイプロック
を行う。これにより、実行中複合命令ＣＩ１１の次の
（加算命令Ｒ１＋Ｒ２を含む）複合命令ＣＩ１２はＤス
テージで、更に次の複合命令ＣＩ１３はＩステージで、
それぞれ以下に述べるように複合命令ＣＩ１中のロード
命令Ｌ→Ｒ１の実行完了まで待たされる。
の少なくとも１つ（ここではＷＡＩＴ信号２１）が真値
の場合、パイプライン制御機構２５は現在実行中の複合
命令と後続の複合命令との間にレジスタ参照関係が有る
ものとして、パイプラインの流れを止めるパイプロック
を行う。これにより、実行中複合命令ＣＩ１１の次の
（加算命令Ｒ１＋Ｒ２を含む）複合命令ＣＩ１２はＤス
テージで、更に次の複合命令ＣＩ１３はＩステージで、
それぞれ以下に述べるように複合命令ＣＩ１中のロード
命令Ｌ→Ｒ１の実行完了まで待たされる。
【００４２】さて本実施例では、複合命令ＣＩ１１中の
ロード命令Ｌ→Ｒ１に従うロード実行機構７のブロック
リード処理がサイクルＴ５で完了し、指定されたデータ
（ロードデータ）がロード実行機構７から出力されたも
のとする。このロードデータはセレクタ３１によって選
択され、サイクルＴ５の終了時に演算結果レジスタ３５
に保持される。また、上記のロードデータは、解読／レ
ジスタリード機構４によってレジスタＲ１から読出され
たデータであるかのように、解読結果レジスタ５に保持
される。
ロード命令Ｌ→Ｒ１に従うロード実行機構７のブロック
リード処理がサイクルＴ５で完了し、指定されたデータ
（ロードデータ）がロード実行機構７から出力されたも
のとする。このロードデータはセレクタ３１によって選
択され、サイクルＴ５の終了時に演算結果レジスタ３５
に保持される。また、上記のロードデータは、解読／レ
ジスタリード機構４によってレジスタＲ１から読出され
たデータであるかのように、解読結果レジスタ５に保持
される。
【００４３】上記のように、サイクルＴ５において複合
命令ＣＩ１１中のロード命令Ｌ→Ｒ１の処理が完了する
と、Ｒ１に対応するフラグレジスタ１０内のビットｂ0
がリセットされる。これにより、フラグレジスタ１０の
内容は“１１００”から“０１００”に変化する。この
とき、Ｄステージには加算命令Ｒ１＋Ｒ２を含む複合命
令ＣＩ１２が止められているため、解読／レジスタリー
ド機構４から出力されるレジスタ使用信号４２は“１１
００”のままであるが、フラグレジスタ１０の内容が
“０１００”となったために、アンドゲート１１〜１４
のＡＮＤ条件は成立せず、ＷＡＩＴ信号２１〜２４は全
て偽値となる。この結果、パイプライン制御機構２５は
パイプライン中の複合命令間にレジスタ参照関係が無く
なったものとして、パイプロックを解除する。この結
果、次のサイクルＴ６では、以下に述べるように、現在
Ｅステージにある複合命令ＣＩ１１はＷステージに入
り、Ｄステージにある複合命令ＣＩ１２はＥステージに
入り、Ｉステージにある複合命令ＣＩ１３はＤステージ
に入る。
命令ＣＩ１１中のロード命令Ｌ→Ｒ１の処理が完了する
と、Ｒ１に対応するフラグレジスタ１０内のビットｂ0
がリセットされる。これにより、フラグレジスタ１０の
内容は“１１００”から“０１００”に変化する。この
とき、Ｄステージには加算命令Ｒ１＋Ｒ２を含む複合命
令ＣＩ１２が止められているため、解読／レジスタリー
ド機構４から出力されるレジスタ使用信号４２は“１１
００”のままであるが、フラグレジスタ１０の内容が
“０１００”となったために、アンドゲート１１〜１４
のＡＮＤ条件は成立せず、ＷＡＩＴ信号２１〜２４は全
て偽値となる。この結果、パイプライン制御機構２５は
パイプライン中の複合命令間にレジスタ参照関係が無く
なったものとして、パイプロックを解除する。この結
果、次のサイクルＴ６では、以下に述べるように、現在
Ｅステージにある複合命令ＣＩ１１はＷステージに入
り、Ｄステージにある複合命令ＣＩ１２はＥステージに
入り、Ｉステージにある複合命令ＣＩ１３はＤステージ
に入る。
【００４４】なお、ロード実行機構７における複合命令
ＣＩ１１中のロード命令Ｌ→Ｒ１に対する処理で、キャ
ッシュヒットが検出されてヒット検出信号８が真値とな
った場合には、複合命令ＣＩ１１と後続の複合命令Ｃ１
２との間にレジスタＲ１の参照関係があったとしても、
アンドゲート１１（〜１４）のＡＮＤ条件は成立せず、
ＷＡＩＴ信号２１（〜２４）は偽値となる。この場合、
パイプライン制御機構２５はパイプラインの流れを止め
ない。これは、ロード実行機構７でキャッシュヒットが
検出された場合には、そのサイクルでロード処理が完了
して、目的のロードデータが演算結果レジスタ３５およ
び解読結果レジスタ５に保持され、次のサイクルでその
ロードデータを用いた加算命令Ｒ１＋Ｒ２が行えるため
である。以上は、４命令を並列に処理する並列演算処理
装置について説明したが、本発明は複数の命令を並列に
処理する並列演算処理装置全般に適用可能である。ま
た、説明の簡略化のために、複合命令に含まれるロード
命令は１つに制限されているものとして説明したが、こ
れに限るものではないことは勿論である。
ＣＩ１１中のロード命令Ｌ→Ｒ１に対する処理で、キャ
ッシュヒットが検出されてヒット検出信号８が真値とな
った場合には、複合命令ＣＩ１１と後続の複合命令Ｃ１
２との間にレジスタＲ１の参照関係があったとしても、
アンドゲート１１（〜１４）のＡＮＤ条件は成立せず、
ＷＡＩＴ信号２１（〜２４）は偽値となる。この場合、
パイプライン制御機構２５はパイプラインの流れを止め
ない。これは、ロード実行機構７でキャッシュヒットが
検出された場合には、そのサイクルでロード処理が完了
して、目的のロードデータが演算結果レジスタ３５およ
び解読結果レジスタ５に保持され、次のサイクルでその
ロードデータを用いた加算命令Ｒ１＋Ｒ２が行えるため
である。以上は、４命令を並列に処理する並列演算処理
装置について説明したが、本発明は複数の命令を並列に
処理する並列演算処理装置全般に適用可能である。ま
た、説明の簡略化のために、複合命令に含まれるロード
命令は１つに制限されているものとして説明したが、こ
れに限るものではないことは勿論である。
【００４５】
【発明の効果】以上詳述したようにこの発明によれば、
パイプライン方式の並列演算処理装置において、先行す
る複合命令と後続の複合命令との間に少なくとも１つの
依存関係が存在するか否かを調べ、依存関係が存在しな
い場合には、たとえ先行複合命令中にロード命令が含ま
れていても後続複合命令を待たせない構成としたので、
ロード命令がキャッシュミスヒットとなって長時間のブ
ロックリード処理が行われたとしても、そのブロックリ
ード中のロード命令だけをおいてきぼりにして後続複合
命令を実行させることができ、この後続複合命令の待ち
時間をできるだけ少なくして、処理性能を向上させるこ
とができる。
パイプライン方式の並列演算処理装置において、先行す
る複合命令と後続の複合命令との間に少なくとも１つの
依存関係が存在するか否かを調べ、依存関係が存在しな
い場合には、たとえ先行複合命令中にロード命令が含ま
れていても後続複合命令を待たせない構成としたので、
ロード命令がキャッシュミスヒットとなって長時間のブ
ロックリード処理が行われたとしても、そのブロックリ
ード中のロード命令だけをおいてきぼりにして後続複合
命令を実行させることができ、この後続複合命令の待ち
時間をできるだけ少なくして、処理性能を向上させるこ
とができる。
【図１】この発明の一実施例に係る並列演算処理装置の
構成を示すブロック図。
構成を示すブロック図。
【図２】同実施例において複合命令間にレジスタ参照関
係の無い場合の動作を説明するためのタイミングチャー
ト。
係の無い場合の動作を説明するためのタイミングチャー
ト。
【図３】同実施例において複合命令間にレジスタ参照関
係の有る場合の動作を説明するためのタイミングチャー
ト。
係の有る場合の動作を説明するためのタイミングチャー
ト。
１…命令フェッチ機構、２…命令レジスタ、３…レジス
タファイル、４…解読／レジスタリード機構、５…解読
結果レジスタ、６…演算実行機構、７…ロード実行機
構、９…依存関係検出回路、１０…フラグレジスタ（状
態保持手段）、１１〜１４…アンドゲート（一致検出手
段）、２５…パイプライン制御機構、３５…演算結果レ
ジスタ。
タファイル、４…解読／レジスタリード機構、５…解読
結果レジスタ、６…演算実行機構、７…ロード実行機
構、９…依存関係検出回路、１０…フラグレジスタ（状
態保持手段）、１１〜１４…アンドゲート（一致検出手
段）、２５…パイプライン制御機構、３５…演算結果レ
ジスタ。
Claims (2)
- 【請求項１】 命令フェッチ機構によってフェッチされ
た複数の命令を並列に処理することが可能なパイプライ
ン方式の並列演算処理装置において、 前記命令フェッチ機構によって先にフェッチされた先行
する複数の命令と後にフェッチされた後続の複数の命令
との間に、少なくとも１つの依存関係が存在することを
検出するための依存関係検出手段と、 この依存関係検出手段の検出結果に応じてパイプライン
の流れを制御するパイプライン制御機構とを具備し、 前記パイプライン制御機構は、前記先行する複数の命令
と後続の複数の命令との間に依存関係が存在しないこと
が前記依存関係検出手段によって検出された場合には、
前記先行する複数の命令中にロード命令が含まれていて
も、前記後続の複数の命令を待たせないようにしたこと
を特徴とする並列演算処理装置。 - 【請求項２】 前記依存関係検出手段は、前記先行する
複数の命令中にロード命令が含まれている場合に、同ロ
ード命令によって指定されるロードデータ書込み先が使
用状態にあることを示す状態保持手段と、この状態保持
手段によって示されているロードデータ書込み先が、前
記後続の複数の命令のいずれかによって指定されるアク
セス先に一致することを検出するための一致検出手段と
を備えていることを特徴とする請求項１記載の並列演算
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458491A JP2904624B2 (ja) | 1991-10-14 | 1991-10-14 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458491A JP2904624B2 (ja) | 1991-10-14 | 1991-10-14 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108348A true JPH05108348A (ja) | 1993-04-30 |
| JP2904624B2 JP2904624B2 (ja) | 1999-06-14 |
Family
ID=17405328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26458491A Expired - Fee Related JP2904624B2 (ja) | 1991-10-14 | 1991-10-14 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904624B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027833A1 (fr) * | 1995-03-06 | 1996-09-12 | Hitachi, Ltd. | Unite de traitement informatique |
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
-
1991
- 1991-10-14 JP JP26458491A patent/JP2904624B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027833A1 (fr) * | 1995-03-06 | 1996-09-12 | Hitachi, Ltd. | Unite de traitement informatique |
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2904624B2 (ja) | 1999-06-14 |
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