JPH0510693B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の送信元と複数の受信元とを接
続するのに使用されるスイツチング装置に関す
る。

（従来技術） 従来、情報を送信する多数の送信元と、その情
報を受信する多数の受信元とを接続する場合があ
る。例えば中央処理装置とメモリとを有する情報
処理装置においては、ベクトルデータのような複
数の並列データを中央処理装置からメモリに送出
するために、複数のメモリアドレスがアクセスさ
れることがある。

同様な動作は複数の処理アレイとこれらを制御
する制御用計算機との間においても行なわれる。

両者いずれの場合でも、送信元と受信元との間
には、スイツチング装置が設けられている。

この種のスイツチング装置、即ち、ネツトワー
クの一例がIEEE Transactions on Computers，
Vol.C−24，No.12，PP1145−1155に記載の
“ACCESS AND ALIGNMENT OF DATA
IN AN ARRAY PROCESSOR”と題する論文
に開示されている。この論文には、多段接続のク
ロスバ回路を用いて、送るべき情報に送出ポート
番号および受信ポート番号を付加情報として付加
して各クロスバ回路に供給し、各クロスバ回路に
おいては付加情報とクロスバ回路の位置とからそ
の出力を選択する構成が示されている。

また、同時に複数の入力が同一の出力から出よ
うとするとパス競合が発生するので、いずれか一
つの入力のみを通過させ他の入力は待合わさせる
という制御を各クロスバ回路が行なつている。こ
のように、上記したスイツチング装置では、各ク
ロスバ回路に種々の制御機能が分散して与えられ
ている。

（発明が解決しようとする問題点） 上述した従来のネツトワークには、接続すべき
線の数が増大するにつれて、個々のクロスバ回路
の機能が複雑になり、多大のハードウエアを必要
とするという欠点がある。

本発明の目的は必要なハードウエアの量を低減
できるスイツチング装置を提供することである。

本発明の他の目的は各スイツチ回路を簡略化で
きるスイツチング装置を提供することである。

本発明の更に他の目的はベクトルデータのよう
な並列データを同時的に分配するのに適したスイ
ツチング装置を提供することである。

本発明の他の目的は並列データを高速で分配で
きるスイツチング装置を提供することである。

（問題点を解決するための手段） 本発明によれば、連続的に付されたアドレスを
少なくとも一つそれぞれ割り当てられている複数
のユニツトを結合され、前記アドレスから選択さ
れた複数の選択アドレスをアクセスするのに使用
されるスイツチング装置において、前記選択アド
レスのうちの基準アドレス及び前記選択アドレス
間の距離を参照して制御信号を生成する制御回路
と、前記制御信号に応答して、内部経路を形成
し、前記選択アドレスを接続する経路形成手段と
を有することを特徴とするスイツチング装置が得
られる。

更に、本発明によれば、番号が連続的に付され
た一組の入力ポートと、同様に番号が連続的に付
された一組の出力ポートを備え、各入力ポートが
内部に形成される接続経路を介して、前記出力ポ
ートのいずれとも接続できるように構成されたス
イツチネツトワークを有し、前記一組の入力ポー
ト及び前記一組の出力ポートのいずれか一方の組
に属するポートは基準ポートを含み、該基準ポー
トから予め定められたポート間隔で、前記他方の
組のポートに接続され、前記スイツチネツトワー
クに結合された制御回路は前記基準ポート及び前
記予め定められたポート間隔を参照して前記スイ
ツチネツトワークに制御信号を送出し、前記一方
の組のポートを前記予め定められたポート間隔で
接続することを特徴とするスイツチング装置が得
られる。

（実施例） 次に、本発明について図面を参照して詳細に説
明する。

第１図は本発明の第１の実施例のブロツク図で
ある。ネツトワーク回路１は、複数のスイツチ回
路１１−１ないし１１−４，１１−１１ないし１
１−１４および１１−２１ないし１１−２４の多
段結合で構成されている。各スイツチ回路１１−
１ないし１１−４，１１−１１ないし１１−１４
および１１−２１ないし１１−２４は、同数（２
つ）の入力パスと出力パスとを有するクロスバ手
段でなり、各出力パスにはそれぞれ異なつた入力
パスからの情報が伝達されるようになつている。
前記ネツトワーク回路１の入力ポートとなるスイ
ツチ回路１１−１ないし１１−４の入力パスには
結線１０１−１ないし１０１−８を通じて複数要
素からなるデータの各要素のアドレス情報が要素
順に供給されている。また、前記ネツトワーク回
路１には、制御回路３から結線１０５を介して制
御信号が供給されるようになつていて、この制御
信号にはスイツチ回路１１−１ないし１１−４，
１１−１１ないし１１−１４および１１−２１な
いし１１−２４を切り換えるための後述する制御
信号S₁ないしS₄，S₁₁ないしS₁₄およびS₂₁ないし
S₂₄が含まれている。前記ネツトワーク回路１の
出力ポートとなるスイツチ回路１１−２１ないし
１１−２４の出力パスは、結線１０２−１ないし
１０２−８を介して記憶装置２にそれぞれ接続さ
れている。

前記記憶装置２は、複数の記憶単位１２−１な
いし１２−８から構成され、各記憶単位には前記
ネツトワーク回路１から結線１０２−１ないし１
０２−８を介してデータの各要素のアドレス情報
が供給されるようになつている。

前記制御回路３には、結線１０１−１を通じて
前記複数要素からなるデータの先頭要素のアドレ
ス情報が、結線１０３を通じて同データの要素間
距離情報が、結線１０４を通じて前記記憶装置２
の構成情報がそれぞれ供給されており、これら情
報は制御回路３で前記制御信号S₁ないしS₄，S₁₁
ないしS₁₄およびS₂₁ないしS₂₄に変換されて結線
１０５を介して前記ネツトワーク回路１に供給さ
れるようになつている。上記した要素間距離情報
はデータの記憶位置に与えられるアドレスによつ
てあらわされている。

前記スイツチ回路１１−１ないし１１−４の入
力パルスには、それぞれ前記結線１０１−１およ
び１０１−２，１０１−３および１０１−４，１
０１−５および１０１−６ならびに１０１−７お
よび１０１−８を通じて前記アドレス情報が入力
信号としてそれぞれ供給されている。そして、ス
イツチ回路１１−１の出力パスは結線１１１−１
および１１１−２をを通じてスイツチ回路１１−
１１および１１−１３の入力パスに、スイツチ回
路１１−２の出力パスは結線１１１−３および１
１１−４を通じてスイツチ回路１１−１１および
１１−１３の入力パスに、スイツチ回路１１−３
の出力パスは結線１１１−５および１１１−６を
通じてスイツチ回路１１−１２および１１−１４
の入力パスに、スイツチ回路１１−４の出力パス
は結線１１１−７および１１１−８を通じてスイ
ツチ回路１１−１２および１１−１４の入力パス
にそれぞれ接続されている。

上記スイツチ回路１１−１１の出力パスは結線
１１１−１１および１１１−１２を通じてスイツ
チ回路１１−２１および１１−２３の入力パス
に、スイツチ回路１１−１２の出力パスは結線１
１１−１３および１１１−１４を通じてスイツチ
回路１１−２１および１１−２３の入力パスに、
スイツチ回路１１−１３の出力パスは結線１１１
−１５および１１１−１６を通じてスイツチ回路
１１−２２および１１−２４の入力パスに、スイ
ツチ回路１１−１４の出力パスは結線１１１−１
７および１１１−１８を通じてスイツチ回路１１
−２２および１１−２４の入力パスにそれぞれ接
続されている。

上記スイツチ回路１１−２１の出力パスは結線
１０２−１および１０２−５を通じて記憶単位１
２−１および１２−５に、スイツチ回路１１−２
２の出力パルスは結線１０２−２および１０２−
６を通じて記憶単位１２−２および１２−６に、
スイツチ回路１１−２３の出力パスは結線１０２
−３および１０２−７を通じて記憶単位１２−３
および１２−７に、スイツチ回路１１−２４の出
力パスは結線１０２−４および１０２−８を通じ
て記憶単位１２−４および１２−８にそれぞれ接
続されている。

上記したネツトワーク回路１の構成では、各入
力ポートがスイツチ回路を切り替えることにより
全ての出力ポートに接続できる。

前記スイツチ回路１１−１ないし１１−４，１
１−１１ないし１１−１４および１１−２１ない
し１１−２４には、前記制御回路から前記制御信
号S₁ないしS₄，S₁₁ないしS₁₄およびS₂₁ないしS₂₄
がそれぞれ供給されている。

これら制御信号の論理値による入力信号と出力
信号との関係は、第２図に示すようになる。同図
においてS_iはスイツチ１１−ｉに供給される制御
信号で、同信号S_iが０のときには２系統の入力パ
スに供給される入力信号を２系統の出力パスに並
列的に出力し、１のときにはクロス状に出力する
ようにスイツチ回路１１−ｉが制御される。例え
ば、スイツチ回路１１−１の制御信号S₁が０の場
合には結線１０１−１からの入力信号は結線１１
１−１に、結線１０１−２からの入力信号は結線
１１１−２にそれぞれ伝達され、制御信号S₁が１
の場合には結線１０１−１からの入力信号は結線
１１１−２に、結線１０１−２からの入力信号は
結線１１１−１にそれぞれ伝達される。この例か
らも判るように、各スイツチ回路の２系統の入力
パスに供給される信号は、かならず２系統の出力
パスのいずれかに出力信号として導出される。

第２ａ図は各スイツチ回路の構成を示してお
り、図からも明らかなとおり、制御信号S_iが
“１”のとき入力信号I₀及びI₁がそれぞれ出力信
号O₀及びO₁として出力され、他方、制御信号S_i
が“０”のとき、入力信号I₀及びI₁がそれぞれO₁
及びO₀として送出される。

前記記憶単位１２−１ないし１２−８に割り付
られるアドレスは、第３図に示すように、前記結
線１０４を通じて供給される記憶装置２の構成情
報の値によつて異なつてくる。

本実施例では、前記記憶装置２の構成は２ビツ
トで表され、前記結線１０４を通じて入力される
構成情報が(11)₂（以下、２進数を括弧と添字２とを
用いて表記する）のときには、前記記憶単位１２
−１ないし１２−８がすべてネツトワーク回路１
を通じて構成されてアクセス可能となる。なお、
記憶単位が構成されるとは、該記憶単位がネツト
ワーク回路１を介して図示しない中央処理装置に
接続され同装置からアクセス可能になることを意
味する。また、前記構成情報が(10)₂のときには、
記憶単位１２−１ないし１２−４が構成されてア
クセス可能となるが、記憶単位１２−５ないし１
２−８は構成されずアクセス不可能となつてアド
レスを割り付けられない。さらに、前記構成情報
が（01）₂のときには、記憶単位１２−５ないし１
２−８が構成されてアクセス可能となるが、記憶
単位１２−１ないし１２−４は構成されずアクセ
ス不可能となつてアドレスを割り付けられないこ
とになる。

第４図は前記制御回路３を詳細に示すブロツク
図である。結線１０３を通じて供給されるデータ
の要素間距離情報はデコード回路３０１ないし３
０３でそれぞれデコードされ、結線３１０ないし
３１２を通じてシフト回路３０４ないし３０６に
制御情報ととしてそれぞれ供給される。シフト回
路３０４ないし３０６は、前記結線３１０ないし
３１２を介して供給される前記デコード回路３０
１ないし３０３で生成された制御情報をシフト数
生成回路３０７′から結線３１４ないし３１６を
介して供給されるシフト数情報に応じてそれぞれ
右にシフトさせたり、あるいは特定の制御パター
ンを生成させたりする。シフト回路３０４ないし
３０６からの出力信号は、前記結線１０５（第１
図参照）である結線３０７ないし３０９を介して
前記スイツチ回路１１−１ないし１１−４，１１
−１１ないし１１−１４および１１−２１ないし
１１−２４に前記制御信号S₁ないしS₄，S₁₁ない
しS₁₄およびS₂₁ないしS₂₄としてそれぞれ送出さ
れる。

前記デコード回路３０１ないし３０３は、前記
結線１０３を通じて供給されるデータの要素間距
離情報をデコードする回路である。例えば、前記
要素間距離情報の下位３ビツトをビツトの重みの
順に重い方からd₀，d₁およびd₂とすると、第４ａ
図に示すように前記デコード回路３０１はこれら
d₀，d₁およびd₂を用いて11ビツトのデコード信号
Ｃ２₀ないしＣ２₁₀に，Ｃ２₀＝d₀，Ｃ２₁＝d₁，Ｃ
２₂＝d₀，Ｃ２₃＝１，Ｃ２₄＝d₀，Ｃ２₅＝d₁，Ｃ
２₆＝d₀，Ｃ２₇＝０，Ｃ２₈＝d₀，Ｃ２₉＝d₁およ
びＣ２₁₀＝d₀とデコードする。また、前記デコー
ド回路３０２は、前記d₀，d₁およびd₂を用いて５
ビツトの制御情報Ｃ１₀ないしＣ１₄に、Ｃ１₀＝
d₁，Ｃ１₁＝１，Ｃ１₂＝d₁，Ｃ１₃＝０およびＣ
１₄＝d₁とデコードする。さらに、前記デコード
回路３０３は、２ビツトの制御情報Ｃ０₀および
Ｃ０₁に、Ｃ０₀＝１およびＣ０₁＝０とデコード
する。

第５図ａ，ｂ及びｃはそれぞれデコード信号Ｃ
２，Ｃ１及びＣ０と要素間距離情報との関係をよ
り具体的に示す図である。

第４図において、前記シフト数生成回路３０
７′は、結線１０１−１を通じて供給されるデー
タの先頭要素のアドレス情報の内の前記記憶単位
１２−１ないし１２−８を示す下位３ビツトから
シフト数情報を生成する回路である。具体的に云
えば、例えば、前記結線１０１−１を通じて与え
られるデータの先頭要素のアドレス情報の下位３
ビツトをビツトの重みの順に重い方からb₀，b₁お
よびb₂とすると、シフト数生成回路３０７′はシ
フト回路３０４ないし３０６のシフト数情報とし
て、b₀b₁b₂，b₁b₂およびb₂を生成し、これらシフ
ト数情報を結線３１４ないし３１６を通じてシフ
ト回路３０４ないし３０６にそれぞれ送出する。
また、シフト回路３０４は、前記結線１０４から
の構成情報が(10)₂または（01）₂のときには、それ
ぞれ全ビツト０または１を出力する。

前記シフト回路３０４は、前記デコード回路３
０１から供給される前記制御情報Ｃ２₀ないしＣ
２₁₀を前記シフト数生成回路３０７′から供給さ
れるシフト数情報に基づいてシフトし、下位４ビ
ツトから前記制御信号S₂₁ないしS₂₄を生成する。
詳しくは、シフト後の制御情報の下位から数えて
第１ビツトをS₂₄、第２ビツトをS₂₃、第３ビツト
をS₂₂、第４ビツトをS₂₁とする。また、前記シフ
ト回路３０５は、前記制御情報Ｃ１₀ないしＣ１₄
を前記シフト数情報に基づいてシフトし、下位２
ビツトから前記制御信号S₁₁ないしS₁₄を生成す
る。詳しくは、シフト後の制御情報の下位から数
えて第１ビツトをS₁₃およびS₁₄、第２ビツトS₁₁
およびS₁₂とする。さらに、前記シフト回路３０
６は、前記制御情報Ｃ０₀およびＣ０₁を前記シフ
ト数情報に基づいてシフトし、最下位ビツトから
前記制御信号S₁ないしS₄を生成する。詳しくは、
シフト後の制御情報の最下位ビツトをS₁，S₂，S₃
およびS₄とする。

シフト回路３０４は第６ａ図の回路を４つ並べ
て構成される。すなわち、第１の回路においては
デコーダ３０１から制御情報即ちデコード信号Ｃ
２₁ないしＣ２₇を受信し信号S₂₁を、第２の回路
においてはＣ２₁ないしＣ２₈を受信し信号S₂₂を、
第３の回路においてはＣ２₂ないしＣ２₉を受信し
信号S₂₃を、第４の回路においてはＣ２₃ないしＣ
２₁₀を受信し信号S₂₄を、それぞれ出力する。

シフト回路３０５は第６ｂ図の回路を２つ並べ
て構成される。すなわち、第１の回路においては
デコーダ３０２から制御情報Ｃ１₀ないしＣ１₃を
受信し信号S₁₁およびS₁₂を、第２の回路において
はＣ１₁ないしＣ１₄を受信し信号S₁₃およびS₁₄を
それぞれ出力する。

シフト回路３０６は第６ｃ図の回路により構成
される。

第６ａ図乃至第６ｃ図からも明らかなとおり、
要素間距離情報b₀b₁b₂の状態によつてS₂₁として
はＣ２₀〜Ｃ２₇のいずれか、S₂₂としてはＣ２₁〜
Ｃ２₈のいずれかが選択される。同様に、S₂₃及び
S₂₄として、Ｃ２₂〜Ｃ２₉及びＣ２₃〜Ｃ２₁₀のい
ずれかが選択され、S₁₁及びS₁₂としてＣ１₀〜Ｃ
１₃のいずれか、S₁₃及びS₁₄としてＣ１₁〜Ｃ１₄の
いずれかが選択される。また、S₁〜S₄としてはＣ
０₀又はＣ０₁のいずれかが選択される。

次に、以上のように構成された本実施例のメモ
リアクセス制御装置の動作について説明する。

まず、記憶単位１２−１ないし１２−８が全て
構成され、先頭アドレスが０番地、要素間距離が
３の場合を考える。すなわち、結線１０１−１か
ら供給されるアドレス情報が０で、結線１０１−
２ないし１０１−８から供給されるアドレス情報
が０に３を順次加えていつた数である３，６，
９，12，15，18および21の場合には、各アドレス
が属する記憶単位はそれぞれ１２−１，１２−
４，１２−７，１２−２，１２−５，１２−８，
１２−３および１２−６となり、したがつて、結
線１０１−１ないし１０１−８を通じて供給され
たアドレス情報はそれぞれ結線１０２−１，１０
２−４，１０２−７，１０２−２，１０２−５，
１０２−８，１０２−３および１０２−６を通じ
て記憶装置２に送出されなければならない。

一方、結線１０３を通じて値３の要素間距離情
報が供給されると、デコード回路３０１ないし２
０３において、Ｃ２₀ないしＣ２₁₀が０，１，０，
１，１，０，１，０，０，１および０に、Ｃ１₀
ないしＣ１₄が１，１，０，０および１に、Ｃ０₀
およびＣ０₁が１および０にそれぞれデコードさ
れる。

この場合には、結線１０４を通じて(11)₂が構成
情報として与えられており、また、結線１０１−
１を通じてアドレス情報として０が供給されてい
るので、シフト回路３０４ないし３０６には結線
３１４ないし３１６を通じてシフト数情報０がそ
れぞれ供給される。したがつて、S₂₁＝Ｃ２₇＝
０，S₂₂＝Ｃ２₈＝０，S₂₃＝Ｃ２₉＝１，S₂₄＝Ｃ２
₁₀＝０，S₁₁＝S₁₂＝Ｃ１₃＝０，S₁₃＝S₁₄＝Ｃ１₄
＝１およびS₁＝S₂＝S₃＝S₄＝Ｃ０₁＝０となる。
前記結線１０１−１ないし１０１−８から入力さ
れたアドレス情報は、第２図にしたがつて、第７
図に示すような経路をたどつてネツトワーク回路
１内のスイツチ回路１１−１ないし１１−４，１
１−１１ないし１１−１４および１１−２１ない
し１１−２４を通り、結線１０２−１ないし１０
２−８を経て前記記憶単位１２−１ないし１２−
８に送られる。

次に、記憶単位１２−１ないし１２−８が全て
構成され、先頭アドレスが３番地、要素間距離が
３の場合を考える。この場合も結線１０３からは
値３の要素間距離情報が供給されるので、前記場
合と同様に、Ｃ２₀ないしＣ２₁₀が０，１，０，
１，１，０，１，０，０，１および０に、Ｃ１₀
ないしＣ１₄が１，１，０，０および１に、Ｃ０₀
およびＣ０₁が１および０にそれぞれデコードさ
れ、シフト回路３０４ないし３０６にそれぞれ供
給される。また、データの先頭要素のアドレスが
３番地で記憶単位１２−１ないし１２−８が全て
構成されているので、結線１０１−１からは３
が、結線１０４からは(11)₂がそれぞれ供給され、
シフト数生成回路３０７′からシフト回路３０４
ないし３０６にシフト数情報３，３および１がそ
れぞれ供給される。したがつて、S₂₁＝Ｃ２₄＝
１，S₂₂＝Ｃ２₅＝０，S₂₃＝Ｃ２₆＝１，S₂₄＝Ｃ２
_７＝０，S₁₁＝S₁₂＝Ｃ１₀＝１，S₁₃＝S₁₄＝Ｃ１₁＝
１およびS₀＝S₁＝S₂＝S₃＝Ｃ０₀＝１となり、前
記結線１０１−１ないし１０１−８を通じてネツ
トワーク回路１に供給されたアドレス情報は、第
８図に示すような経路をたどつて、結線１０２−
４，１０２−７，１０２−２，１０２−５，１０
２−８，１０２−３，１０２−６および１０２−
１を経て記憶単位１２−４，１２−７，１２−
２，１２−５，１２−８，１２−３，１２−６お
よび１２−１にそれぞれ送られる。前記結線１０
１−１ないし１０１−８を通じて供給されるアド
レス情報は、それぞれ３，６，９，12，15，18，
21および24番地であるから、各アドレスが属する
記憶単位は第３図から判るように１２−４，１２
−７，１２−２，１２−５，１２−８，１２−
３，１２−６および１２−１であり、正しくメモ
リがアクセスされたことになる。

次に、記憶単位１２−１ないし１２−４が構成
されておらず、記憶単位１２−５ないし１２−８
だけが構成されている場合の動作について説明す
る。データの先頭要素のアドレスが３番地で、各
要素間距離が３であるとする。この場合には、デ
コード回路３０１ないし３０３の出力信号は、全
ての記憶単位１２−１ないし１２−８が全て構成
されている場合と同じであるから、Ｃ２₀ないし
Ｃ２₁₀が０，１，０，１，10，１，０，０，１お
よび０に、Ｃ１₀ないしＣ１₄が１，１，０，０お
よび１に、Ｃ０₀およびＣ０₁が１および０にそれ
ぞれデコードされ、シフト回路３０４ないし３０
６にそれぞれ供給される。しかし、シフト回路３
０５および３０６に供給されるシフト数情報は、
記憶単位１２−１ないし１２−８が全て構成され
ている場合と同様に３および１となる。したがつ
て、S₁₁ないしS₁₄がそれぞれ１，１，１および
１，S₁ないしS₄がそれぞれ１，１，１および１と
してネツトワーク回路１に供給される。一方、シ
フト回路３０４の出力信号は、全ての記憶単位の
内の記憶単位１２−５ないし１２−８だけが構成
されているため、全ビツト１になり、S₂₁ないし
S₂₄はそれぞれ１，１，１および１としてネツト
ワーク回路１に供給される。したがつて、結線１
０１−１ないし１０１−８から結線１０２−１な
いし１０２−８へは、第９図に示す経路で接続さ
れる。

この場合には、記憶単位が４個しか構成されて
いないので、ネツトワーク回路１に供給されるア
ドレス情報の内、有効なアドレス情報は結線１０
１−１ないし１０１−４を通じて供給されるアド
レス情報３，６，９および12だけであり、これら
のアドレス情報が記憶単位１２−５ないし１２−
８にそれぞれ送出されればよい。アドレス情報
３，６，９および12が属する記憶単位は、第３図
から判るように、それぞれ１２−８，１２−７，
１２−６および１２−５であり、第９図では正し
く結線１０１−１ないし１０１−４から結線１０
２−５ないし１０２−８への接続が行われてい
る。

なお、要素間距離が偶数の場合には、結線１０
１−１から供給されているアドレス情報が正しく
記憶装置に送出されないが、この場合には有効な
アドレス情報しか結線１０１−１に与えないよう
にすれば第４図に示される制御回路で第１図中に
示されたネツトワーク回路１を制御することがで
きる。

第１０図は制御回路３の他の例を示す図であ
る。デコード回路３２０以外は第４図と同一の構
成である。

すなわち、前記１０３で与えられる要素間距離
情報の下位３ビツトをビツトの重み順に重みが大
きい方からd₀，d₁，d₂とすると、デコード回路３
２０は記憶単位構成情報１０４“11”のときは第
４図のデコーダ３０１と同様にd₀〜d₂を用いて11
ビツトの制御信号Ｃ２₀₀〜Ｃ２₁₀がＣ２₀₀＝d₀，
Ｃ２₀₁＝d₁，Ｃ２₀₂＝d₀，Ｃ２₀₈＝１，Ｃ２₀₄＝
d₀，Ｃ２₀₅＝₁，Ｃ２₀₆＝₀，Ｃ２₀₇＝０，Ｃ２₀
＝d₀，Ｃ２₀₉＝d₁，Ｃ２₁₀＝d₀となるようにデコ
ードし、記憶単位構成情報１０４が“01”のとき
は制御信号Ｃ２₀₀〜Ｃ２₁₀のすべてが値１になる
ようにデコードし、記憶単位構成情報１０４が
“10”のときは制御信号Ｃ２₀₀〜Ｃ２₁₀をすべて
値０にデコードする。またシフト回路３０４は第
６ａ図のα部分を除去しβ点から出力を得るよう
に構成される。

動 作 以上のような構成をもとにしてこの装置の動作
を説明する。まず記憶単位構成情報が値“11”で
全ての記憶単位が有効な場合について説明する。
このときはすべての記憶単位１２−１〜１２−８
に対してアクセス可能であるから、記憶装置２に
対する番地づけは第３図ａに示すようになる。
今、先頭要素アドレス＝０、要素間距離＝３の場
合を考えると、線１０１−１〜１０１−８にはそ
れぞれアドレス要素０，３，６，９，12，15，
18，21が与えられ、それらの番地（アドレス）が
属する記憶単位はそれぞれ１２−１，１２−４，
１２−７，１２−２，１２−５，１２−８，１２
−３，１２−６である。要素間距離＝３であるか
ら線１０３の要素間距離情報d₀，d₁，d₂は“０，
１，１”となり、第５図よりデコード回路３２０
からは線２１０へ信号Ｃ２₀〜Ｃ２₁₀がそれぞれ
“01011010010”として出力され、デコード回路３
０２からは線３１１へ信号Ｃ１₀〜Ｃ１₄がそれぞ
れ“11001”として出力され、デコード回路３０
３からは線３１２へ信号Ｃ０₀〜Ｃ０₁がそれぞれ
“10”として出力される。また線１０１−１の先
頭アドレスb₀，b₁，b₂は“000”であるからシフ
ト回路３０４〜３０６は何れもシフト数＝０であ
り、従つて制御信号はS₂₁＝０，S₂₂＝０，S₂₃＝
１，S₂₄＝０，S₁₁＝S₁₂＝０，S₁₃＝S₁₄＝１，S₁＝
S₂＝S₃＝S₄＝０となる。この制御の様子は第１１
図に示され、正しく目的の記憶単位へアドレスが
送出されていることがわかる。

次に記憶単位構成情報が値“10”の場合につい
て説明する。線１０４の記憶単位構成情報が
“10”のときは記憶単位１２−１〜１２−４のみ
が有効であるから番地づけは第３図ｂのようにな
る。

記憶単位が４個しか構成されていないので線１
０１−１〜１０１−８に供給されるアドレスのう
ち有効であるものは線１０１−１〜１０１−４に
供給されるアドレスだけで、今、先頭要素アドレ
ス＝２、要素間距離＝３の場合を考えると、線１
０１−１〜１０１−４にはそれぞれ要素２，５，
８，11が与えられ、それらの番地が属する記憶単
位はそれぞれ１２−３，１２−２，１２−１，１
２−４である。記憶単位構成情報は“10”である
からデコード回路３２０からは信号Ｃ２₀〜Ｃ２
₁₀がすべて“０”となつて線３１０へ出力され
る。デコード回路３０２および３０３からは記憶
単位構成情報とは関係なくそれぞれ線３１１，３
１２へ信号Ｃ１₀〜Ｃ１₄，Ｃ０₀〜Ｃ０₁がそれぞ
れ“11001”，“10”として出力される。ここで先
頭要素アドレス＝２であるから線２０１〜２０３
の出力はシフト回路３０４〜３０６においてそれ
ぞれ右に２，２，０ビツトシフトされ、ネツトワ
ーク回路１の制御信号S_iはS₂₁＝S₂₂＝S₂₃＝S₂₄＝
０，S₁₁＝S₁₂＝１，S₁₃＝S₁₄＝０，S₁＝S₂＝S₃＝
S₄＝０となつて第１２図に示されるように制御さ
れ、正しく接続されていることがわかる。

最後に記憶単位構成情報が値“01”の場合につ
いて説明する。この場合の動作は記憶単位構成情
報が“10”の場合と同様に考えることができる。
記憶単位は１２−５〜１２−８の４個のみが有効
で、番地は記憶単位１２−５から０番地が始まる
ように割付けられ、第３図ｃのような番地づけと
なる。アドレスは線１０１−１〜１０１−４に供
給されるアドレスのみが有効で、先頭要素アドレ
ス、要素間距離を(2)の時と同様にそれぞれ２，３
とすると線１０１−１〜１０１−４にはそれぞれ
アドレス２，５，８，11が与えられ、対応する記
憶単位はそれぞれ１２−７，１２−６，１２−
５，１２−８である。制御信号S_iはS₂₁＝S₂₂＝S₂₃
＝S₂₄＝１，S₁₁＝S₁₂＝１，S₁₃＝S₁₄＝０，S₁＝S₂
＝S₃＝S₄＝０となつて第１３図に示されるよう
に、記憶単位の内の前半が縮退した状態において
も正しく接続されることがわかる。

この場合、構成情報が“01”であり、０番地は
記憶単位１２−５に割り付けられており、入力ポ
ート側では０番地がどこから始まるかは意識する
必要がない。

なお記憶単位構成情報が“10”または“01”の
場合は、有効なポート数が半分になるから１回に
アクセスできるアドレスも当然記憶単位構成情報
が“11”のの場合の半分となる。また要素間距離
が偶数の場合には線１０１−１から送出されるア
ドレスしか正しく記憶装置２に送出されないが、
このときは有効なアドレスが線１０１−１にしか
与えられないように制御すれば、第１０図に示し
た制御回路３で第１図の回路を制御できる。

第１４図はこの発明の第２の実施例のデータ切
替装置を示す図である。ネツトワーク回路１は第
１図のそれと同一構成である。説明の都合上ネツ
トワーク回路１の入力ポート及び出力ポートを内
部入力ポート及び内部出力ポートと呼ぶと、内部
入力ポートは入力ポート０〜７に直接接続されて
いる。

切替回路５は回路１の出力１０２−１〜１０２
−８（即ち、内部出力ポート０〜７）に接続され
ており、２個の並び替え回路５０と５１により構
成される。並び替え回路５０には回路１の出力ポ
ート１，２，４の出力１０２−２，１０２−３及
び１０２−５が接続され、制御信号１０８が論理
値０の時には入力１０２−２，１０２−３，１０
２−５をそれぞれ出力１０６−１，１０６−３，
１０６−５に出力し、論理値１の場合には入力１
０２−２を出力１０６−３に、入力１０２−３を
出力１０６−５に、そして入力１０２−５を出力
１０６−２にそれぞれ出力する。つまりポート
１，２，４を通過（１，２，４）または並び替え
る（２，４，１）機能をもつ。同様に並び替え回
路５１はポート３，５，６を通過（３，５，６）
または並び替え（５，６，３）る。入力ポート０
と７は切替回路５では何の操作も行われずそのま
ま出力ポート０と７に接続される。つまり切替回
路５の入力ポートと出力ポートの関係は入力ポー
トをA₀A₁A₂の２進３ビツトで表わすと制御信号
１０８が論理値０の時にはA₀A₁A₂の出力ポート
に、論理値１の時にはA₁A₂A₀の出力ポートに並
び替えられる。

第１５図は並び替え回路の一例を示しており、
この図からも明らかなとおり、入力I₁，I₂、及び
I₄が上記した形式で並び替えられる。

制御回路４には入力ポート０が接続されるべき
出力ポートの番号Ｂ（先頭と呼ぶ）と続く入力ポ
ート１〜７の出力ポートにおける間隔(D)がそれぞ
れ線１０７，１０３で入力される。先頭(B)と間隔
(D)はこの実施例の装置ではポート数が８個のため
３ビツトの２進数b₀b₁b₂とd₀d₁d₂で与えられる。

第１６図に制御回路４における論理を示す。制
御回路４からは回路１の各スイツチ回路を制御す
る信号１０５と切替回路５を制御する信号１０８
が出力される。信号１０５は各スイツチ回路１１
−１〜１１−２４を制御する信号Ｓ１〜Ｓ２４で
構成されており、初段の４個のスイツチ回路１１
−１〜１１−４は同一の制御信号Ｓ１＝Ｓ２＝Ｓ
３＝Ｓ４で、２段目のスイツチ回路１１−１１，
１１−１２はＳ１１＝Ｓ１２、またはスイツチ回
路１１−１３，１１−１４はＳ１３＝Ｓ１４でそ
れぞれ制御され、終段のスイツチ回路１１−２１
〜１１−２４はそれぞれＳ２１〜Ｓ２４で個別に
制御される。信号１０８は切替回路５の２個の並
び替え回路５０，５１に接続され、同じ信号Ｅが
分配されている。

以上の構成において間隔(D)が奇数の時だけでな
く、パス競合を発生するＤ＝２又は６の場合でも
切替回路５を用いて同時に４ポートを接続可能で
あることを説明する。

まず、パス競合が発生しない場合について説明
する。第１７図に先頭(B)が２、間隔(D)が３の場合
を示す。入力ポート(I)と出力ポート(J)の関係は
（Ｊ＝Ｂ＋Ｉ×Ｄ）MOD8で表わされ、ここでは
Ｊ＝２＋Ｉ×３となり入力ポート０〜７は順に出
力ポート２，５，０，３，６，１，４，７に接続
されれば良い。第１６図を参照すると回路１の各
スイツチ回路の制御信号ＳはＤ＝３のためＥ＝０
となり、b₂＝０のためS₁＝S₂＝S₃＝S₄＝０，b₁b₂
＝２でS₁₁＝S₁₂＝１及びS₁₃＝S₁₄＝０，b₀b₁b₂＝
２でS_21〜24はそれぞれ０，１，０，０となる。切
替回路５ではＥ＝０のため制御線１０８は値０で
入力をそのまま出力に出しており、第１７図の太
線に示すごとく入力の８個が同時に出力に全て切
替えられる。同様にして間隔(D)が奇数（１，３，
５，７）ではＢ＝０〜７において常に全ての入力
は同時に出力に切替えることができる。

次に間隔(D)が偶数の場合について説明する。第
１８図はＢ＝０，Ｄ＝２において回路１でパス競
合を発生していることを示している。入力ポート
０は出力ポート０に接続されるため、入力線１０
１−１よりスイツチ回路１１−１を通過し、出力
１１１−１でスイツチ回路１１−１１に入り、そ
のまま出力１１１−１１に通過し、スイツチ回路
１１−２１も通過することにより出力１０２−１
に出る。ところが入力ポート１は出力ポート２に
出るためには入力１０１−２よりスイツチ回路１
１−１で交換され出力１１１−１に出なければな
らない。しかしスイツチ回路１１−１は入力ポー
ト０のためには通過でなければならないためパス
競合が発生する。同様に入力ポート２及び３もそ
れぞれ出力ポート４及び６に出るためにはスイツ
チ回路１１−２，１１−１１，１１−２１，１１
−２３でパス競合が発生する。更に入力ポート４
〜７は入力ポート０〜３と同一出力ポートに出る
必要があり、パス競合が無くても出力ポートが競
合するため同時には出力ポートに接続できないこ
とが判る。

次に第１９図を参照して本発明の特徴である間
隔(D)が偶数（２，６）の場合でも同時に４ポート
を接続できることを示す。第１９図はＢ＝２，Ｄ
＝６の場合を示す。第１６図に示すようにこの場
合Ｅ＝１となり各スイツチ回路の制御信号Ｓを生
成するための先頭(B)と間隔(D)は２分の１に調整さ
れ（d₂→d₁，d₁→d₀，b₂→b₁，b₁→b₀）、丁度間
隔(D)が奇数の時のようにパス競合は発生しなくな
る。しかし回路１における入力ポートと出力ポー
トの関係は本来の関係とは異なつてくるため補正
が必要となる。このために終段のスイツチ回路１
１−２１−１１−２４の制御信号Ｓ２１−Ｓ２４
と切替回路５を用いる。先頭(B)の奇偶により回路
１における出力をＢが偶数の時には出力０−３に
集め、Ｂが奇数の時には出力４−７に集めるよう
にスイツチ回路１１−２１−１１−２４を動作さ
せ、その出力を切替回路５により所望の出力ポー
トに並び替える。このようにしてＤ＝２，６の場
合にも四つの入力ポートを同時に出力ポートに接
続することができる。

この実施例ではＤ＝０とＤ＝４の場合には入力
ポート０のみが所定の出力ポートに接続できるよ
うにしてあるが、切替回路５における並び替えの
パターンを追加し、そのパターンに合うように回
路１の出力を調整できるように制御回路３を修正
すればＤ＝４の場合でも同時に２個の入力ポート
を所望の出力ポートに接続可能であることは当業
者には容易に理解できる。

この実施例においては入力ポート数、出力ポー
ト数を共に８個としたが、これらの数は任意に選
択できることは明白である。

第２０図はこの発明の第３の実施例のデータ切
替装置を示す図である。切替回路６は入力ポート
０〜７にそれぞれ線１０７−１〜１０７−８で接
続されており、２個の並び替え回路６０と６１に
より構成される。並び替え回路６０には入力ポー
ト１，２と４が接続され、制御信号１０８で論理
値０の時には入力１０７−２，１０７−３，１０
７−５をそのままそれぞれ出力１０１−３，１０
１−５及び１０１−２に出力し、論理値１の場合
には入力１０７−２を出力１０１−２に、入力１
０７−３を出力１０１−３にそして入力１０７−
５を出力１０１−５にそれぞれ出力する。つまり
ポート１，２，４を通過または並び替え（２，
４，１）機能をもつ。同様に並び替え回路６１は
ポート３，５，６を通過（３，５，６）または並
び替え（６，３，５）る。入力ポート０と７は回
路６では何の操作も行われずそのまま出力１０１
−１と１０１−８に出力される。つまり切替回路
６の入力と出力ポートの関係は入力ポートを
A₀A₁A₂の２進３ビツトで表わすと制御信号２０
３が論理値０の時にはA₀A₁A₂の出力ポートに、
論理値１の時にはA₂A₀A₁の出力ポートに並び替
えられる。

ネツトワーク回路１は第１図のそれと同一構成
であり、ネツトワーク回路１の内部入力ポートは
切替回路６を介して入力ポートに接続され、内部
出力ポートは直接出力ポートに接続されている。

制御回路７には出力ポート０に接続されるべき
入力ポートの番号Ｂ（先頭と呼ぶ）と続く出力ポ
ート１〜７の入力ポートにおける間隔Ｄがそれぞ
れ線１０７，１０３で入力される。先頭Ｂと間隔
(D)はこの実施例の装置ではポート数が８個のため
それぞれ２進数３ビツトb₀b₁b₂とd₀d₁d₂で与えら
れる。第２１図に制御回路７における論理を示
す。制御回路７からは切替回路６の２個の並び替
え回路６０，６１を制御する信号１０８と回路１
の各スイツチ回路を制御する信号１０５が出力さ
れる。信号１０８では切替回路６の２個の並び替
え回路６０と６１に同じ信号Ｅが分配されてい
る。信号１０５は各スイツチ回路１１−１〜１１
−２４を制御する信号Ｓ１〜Ｓ２４で構成されて
おり、初段の４個のスイツチ回路１１−１〜１１
−４はそれぞれＳ１〜Ｓ４で個別に制御され、２
段目のスイツチ回路１１−１と１１−１２はＳ１
１＝Ｓ１２の同一信号で、スイツチ回路１１−１
３と１１−１４はＳ１３＝Ｓ１４の同一信号でそ
れぞれ制御され、終段のスイツチ回路１１−２１
〜１１−２４は同一の制御信号Ｓ２１＝Ｓ２２＝
Ｓ２３＝Ｓ２４で制御される。

以上の構成で間隔(D)が奇数の時だけでなく、パ
ス競合を発生するＤ＝２又は６の場合でも切替回
路６を用いて同時に４ポートを接続可能であるこ
とを説明する。第２２図に先頭(B)が２、間隔(D)が
３の場合を示す。入力ポート(l)と出力ポート(j)の
関係はＩ＝（Ｂ＋Ｄ×Ｊ）_MOD８で表わされ、入力
ポート２，５，０，３，６，１，４，７が出力ポ
ート０〜７に順に接続されれば良い。第２１図を
参照すると今Ｄ＝３のためＥ＝０となり切替回路
６の制御信号１０８は値０でスルー状態となり、
入力ポートと同一データが回路１に入力される。
回路１への制御信号１０５はＥ＝０でd₀，d₁及び
d₂がそれぞれ０，１及び１でb₀，b₁及びb₂がそれ
ぞれ０，１及び０のためS₁，S₂，S₃及びS₄はそれ
ぞれ０，１，０及び０となり、S₁₁＝S₁₂＝１及び
S₁₃＝S₁₄＝０，S₂₁＝S₂₂＝S₂₃＝S₂₄＝０となる。
これを第２２図の各スイツチ回路に適用するとそ
れぞれのパスは太線で示すごとく、８個の入力が
同時に全ての出力に切替えられることが判る。同
様に間隔(A)が奇数（１，３，５，７）ではＢ＝０
〜７において常に全ての入力が同時に切替えるこ
とができる。

次に間隔(D)が偶数の場合を説明する。第２３図
はＢ＝０，Ｄ＝２において回路１でパス競合を発
生していることを示している。入力ポート０，
２，４，６が出力ポート０，１，２，３に接続さ
れなければならないが、入力ポート０が出力ポー
ト０に切替えられるためには入力１０１−１がス
イツチ回路１１−１を通過し出力１１１−１から
スイツチ回路１１−１１、その出力１１１−１
１、スイツチ回路１１−２１を順次通過し出力１
０２−１に出力される。ところが入力ポート２が
出力ポート１に接続されるためには入力１０１−
５がスイツチ回路１１−３を通過し、出力１１１
−５がスイツチ回路１１−１１で交換され出力１
１１−１１に出なければならない。しかしスイツ
チ回路１１−１１は入力ポート０のために通過で
なければならずパス競合が発生する。同様に入力
ポート４，６も出力２，３に切替えられるために
はスイツチ回路１１−１，１１−３，１１−１
１，１１−２２でパス競合が発生する。

また間隔(D)が偶数であるため、入力ポートで有
効なものは４個しかとれないので競合が無い場合
でも同時に４個しか出力ポートに切替えられない
ことが判る。

次に第２４図にこの発明の特徴である間隔(D)が
偶数（２，６）の場合でも同時に４ポートを接続
できることを示す。第２４図はＢ＝２，Ｄ＝６の
場合を示す。第２１図に示すようにこの場合Ｅ＝
１となり、切替回路６で並び替えが行われ、偶数
ポートが回路１の入力ポート０〜３に集められ、
奇数ポートが入力ポート４〜７に集められる。上
記並び替えにより４ポートを見ると丁度間隔(D)が
２分の１になつており、制御回路３での間隔(D)２
分の１に調整（d₂→d₁，d₁→d₀，b₂→b₁，b₁→
b₀）することにより丁度間隔(D)が奇数の時のよう
にパス競合を発生しなくなる。ただし先頭(B)の奇
偶により有効なポートがＢが偶数では入力ポート
０〜３、奇数では入力４〜７になるため回路１の
初段のクロスバ回路１１−１〜１１−４で選択す
るように補正する。このようにしてＤ＝２，６の
場合にも四つの入力ポートを同時に出力ポート０
〜３に接続することができる。

この実施例ではＤ＝０とＤ＝４の場合には同時
に接続できる有効ポート数を１とし出力ポート０
のみに切替えられるものとしているが、切替回路
における並び替えのパターンを追加し、そのパタ
ーンに合うように制御回路７における先頭(B)と間
隔(D)を調整すればＤ＝４の場合でも同時に２個の
入力ポートを所定の出力ポートに接続できること
は当業者には容易に理解できる。またこの実施例
においては入力ポート数、出力ポート数を共に８
個としたが、これらの数は任意に選択できること
は明白である。

この発明の第４の実施例を示す第２５図におい
て、ネツトワーク回路１は第１図のそれと同一構
成であり、並列演算回路９より出力されるデータ
線１０１−１〜１０１−８と接続されている。デ
ータ線１０１−１〜１０１−８は入力ポートであ
り、回路１内においてデータ線１０１−１及び１
０１−２はスイツチ回路１１−１に、データ線１
０１−３及び１０１−４はスイツチ回路１１−２
に、データ線１０１−５及び１０１−６はスイツ
チ回路１１−３に、データ線１０１−７及び１０
１−８はスイツチ回路１１−４にそれぞれ接続さ
れている。並列演算回路９は４要素の演算を並列
に実行する第１並列演算器９１及び第２並列演算
器９２より構成され、データ線１０１−１〜１０
１−４より第１並列演算器９１の演算結果が、デ
ータ線１０１−５〜１０１−８より第２並列演算
器９２の演算結果がそれぞれ出力される。また、
データ線１０１−１〜１０１−８の出力はこの順
に、配列要素データのうち同時に処理される８個
の要素データの要素順に対応する演算結果が出力
される。

データ線１０１−１〜１０１−８より回路１に
与えられた要素データは、出力ポートを構成する
データ線１０２−１〜１０２−８より記憶装置２
に送出される。記憶装置２は記憶単位１２−１〜
１２−８から構成され、この順でアドレス付けが
なされている。データ線１０２−１〜１０２−８
はこの順で、記憶単位１２−１〜１２−８に接続
されている。

回路１に対する制御信号は制御回路８で作成さ
れ、データ線１０５より送出される。制御回路８
にはデータ線１０９より配列データの先頭要素の
アドレス情報が、データ線１０３よりその要素間
距離情報が、データ線１１０より並列演算回路４
の演算回路構成情報が、データ線１１２よりアク
セス回数情報がそれぞれ与えられて制御信号が作
成される。

並列演算回路９は２ビツトで示される演算回路
構成情報を有し、構成情報“11”の時は第１並列
演算器９１及び第２並列演算器９２ともに構成さ
れている状態であることを示し、構成情報“10”
の時は第１並列演算器９１のみの構成であること
を示し、構成情報“01”の時は第２並列演算器９
２のみの構成であることを示している。なおこの
構成情報は演算回路構成情報としてデータ線１１
０より制御回路８に与えられる。

第２６図は制御回路８を詳細に示すブロツク図
である。制御信号変換回路８００以外は第４図と
同一構成である。

制御信号変換回路８００には演算回路構成情報
１１０とアクセス回数情報１１２とが入力構成情
報として入力され、アクセス回数情報は入力構成
情報によつて示される有効ポート数で入力ポート
数を分割した時の処理順を示すもので、アクセス
回数情報は、演算回路構成情報が“10”及び
“01”の場合に、同時に処理する８要素データの
うち、要素データ順の最初の４要素データによる
アクセスか、後続の４要素データによるアクセス
かを示し、前者の時、論理値“０”、後者の時論
理値“１”を与える。なお演算回路構成情報が
“１”の時は８つのすべての入力ポートが有効ポ
ートであり、アクセス回数情報を無視する。

第２７図は演算回路構成情報及びアクセス回数
情報と、データ線３０７より与えられる信号と、
データ線８０１より出力される信号との関係、つ
まり制御信号変換回路８００での変換論理を示
す。図中のA₀〜A₃はデータ線３０７より与えら
れる４ビツトであり、B₀〜B₄はデータ線８０１
より送出される４ビツトである。₀，₁，₂，
A₃は各ビツトの反転信号ある。

動 作 以上のような構成のこの実施例の動作を説明す
る。まず、先頭アドレスが２番地で、要素間距離
が３、並列演算回路９の演算回路構成情報が
“11”の場合を考える。８要素のデータが並列演
算回路９において同時に処理され、アドレス２，
５，８，11，14，17，20，23にそれぞれアクセス
する演算結果がデータ線１０１−１〜１０１−８
からそれぞれ出力される。アドレスは０番地から
第３図ａに示すように各記憶単位に割り当てられ
ているため、アドレス２，５，８，11，14，17，
20，23に対応する記憶単位は記憶単位１２−３，
１２−６，１２−１，１２−４，１２−７，１２
−２，１２−５，１２−８であり、これらの記憶
単位に接続されるデータ線１０２−３，１０２−
６，１０２−１，１０２−４，１０２−７，１０
２−２，１０２−５，１０２−８に、データ線１
０１−１〜１０１−８の各データがそれぞれ回路
１において並べ変えて出力される。

このため制御回路８は次のように動作する。要
素間距離は３であるその下位３ビツトd₀d₁d₂は
“011”であり、これがデータ線１０３よりデコー
ド回路３０１〜３０３に入力され、データ線３１
２より値Ｃ０₀＝１，Ｃ０₁＝０が、データ線３１
１より値Ｃ１₀＝１，Ｃ１₁＝１，Ｃ１₂＝０，Ｃ
１₃＝０，Ｃ１₄＝１が、データ線３１０より値Ｃ
２₀＝０，Ｃ２₁＝１，Ｃ２₂＝０，Ｃ２₃＝１，Ｃ
２₄＝１，Ｃ２₅＝０，Ｃ２₆＝１，Ｃ２₇＝０，Ｃ
２₈＝０，Ｃ２₉＝１，Ｃ２₁₀＝０がそれぞれ出力
される。シフト制御回路３０７′はデータ線１０
９より与えられる先頭アドレス（２番地）の下位
３ビツトb₀b₁b₂の“010”より、データ線３１６
よりシフト値“０”を、データ線３１５よりシフ
ト値“10”を、データ線３１４よりシフト値
“010”をそれぞれ送出し、これらにもとづいて、
データ線３０９からは値“０”が、データ線３０
８からは値“10”が、データ線３０７からは値
“0100”がそれぞれ出力される。

制御信号変換回路８００に入力される入力構成
情報はデータ線１１０より演算回路構成情報
“11”のみであり、第２７図に示す論理に従つて
データ線８０１より値“0100”が出力される。以
上より制御信号は、S₁＝S₂＝S₃＝S₄＝０，S₁₁＝
S₁₂＝１，S₁₃＝S₁₄＝０，S₂₁＝０，S₂₂＝１，S₂₃
＝０，S₂₄＝０となり、第２８図に示すような経
路をたどつてアドレス２，５，８，11，14，17，
20，23にアクセスする要素データがそれぞれデー
タ線１０２−１，１０２−４，１０２−７，１０
２−２，１０２−５，１０２−８，１０２−３，
１０２−６に出力される。第２９図中のD₁〜D₈
はそれぞれアドレス２，５，８，11，14，17，
20，23にアクセスする要素データを示している。

次に先頭アドレスが２番地で要素間距離が３、
並列演算回路９の構成情報が“10”の場合を考え
る。並列演算器９１は４要素同時処理可能である
から１回目でアドレス２，５，８，11にそれぞれ
アクセスする要素データの処理をし、２回目でア
ドレス14，17，20，23にそれぞれアクセスする要
素データの処理をする。したががつて１回目の処
理の結果はアドレス２，５，８，11へのアクセス
対応にそれぞれデータ線１０１−１〜１０１−４
（有効入力ポート）より送出され、２回目の処理
結果もアドレス14，17，20，23へのアクセス対応
にそれぞれデータ線１０１−１〜１０１−４より
送出される。データ線１０９より与えられる先頭
アドレス情報及びデータ線１０３より与えられる
要素間距離情報は１回目の処理及び２回目の処理
ともに前述の例に等しい。制御信号変換回路８０
０にはデータ線１１０より与えられる並列演算回
路構成情報“10”の他に、データ線１１２から１
回目の処理のとき、信号値“０”のアクセス回数
情報が、２回目の処理のときは信号値“１”のア
クセス回数情報がそれぞれ与えられる。制御回路
８はこれらの情報より、第２７図に示した論理に
従つて前例に述べたような流れで回路１の制御信
号を作成する。前例と先頭アドレス及び要素間距
離は同一であるため、１回目の処理の時はアクセ
ス回数情報が“０”で、演算回路構成情報が
“11”の時と全スイツチ回路１１−１〜１１−４，
１１−１１〜１１−１４，１１−２１〜１１−２
４に対する制御信号は同じになる。また２回目の
処理の時はアクセス回数情報が“１”となり、ス
イツチ回路１１−２１〜１１−２４に対する制御
信号S₂₁〜S₂₄がすべて反転してS₂₁＝１，S₂₂＝
０，S₂₃＝１，S₂₄＝１となる他はすべて１回目の
処理すなわち、前例の場合と、スイツチ回路１１
−１〜１１−４，１１−１１〜１１−１４に対す
る制御信号は同じである。１回目の処理は第２８
図で示せば要素データD₁〜D₄のみに着目した場
合であり、２回目の処理は第２９図に示すような
経路をたどつてアクセスが行われることになる。

同様にして先頭アドレスが２、要素間距離が３
で、並列演算回路４の構成情報が“01”の場合は
１回目の処理の時のスイツチ回路１１−１〜１１
−４，１１−１１〜１１−１４，１１−２１〜１
１−２４に対する制御信号が第３０図の場合と同
じになり、２回目の処理の時のスイツチ回路１１
−１〜１１−４，１１−１１〜１１−１４，１１
−２１〜１１−２４に対する制御信号が第２９図
の場合と同じになることは容易に理解できる。

以上から明らかなように先頭アドレスと要素間
距離とが同じであれば、並列演算回路９の構成が
変化しても制御信号変換回路８００において、ス
イツチ回路１１−２１〜１１−２４に対する制御
信号を、第２７図で示す論理に従つて変換するだ
けで回路１の制御が可能となる。これはこの発明
の特徴とするところでもある。

〔実施例〕

第３０図を参照すると、本発明の第５の実施例
は、ネツトワーク回路１と、制御回路１０と、そ
れぞれ入力ポート番号０ないし７を有する８個の
入力ポートＩ（０）ないしＩ(7)と、それぞれ出力
ポート番号０ないし７を有する８個の出力ポート
Ｏ（０）ないしＯ(7)とから構成される。ネツトワ
ーク回路１は、第１図のそれと同一構成である。
制御回路１０は、それぞれ信号線群１０９，１０
３および１１３を介して与えられる先頭出力ポー
ト番号(B)₁₀＝（b₀b₁b₂）₂，間隔情報(D)₁₀＝
（d₀d₁d₂）₂および先頭出力ポート番号で示される
出力ポートに接続する入力ポートの入力ポート番
号(N)₁₀＝（n₀n₁n₂）₂を入力として回路１に対する制
御信号S₁ないしS₄，S₁₁ないしS₁₄およびS₂₁ない
しS₂₄を生成し、これらの信号を信号線１０５を
介して回路１に供給する。

第３１図は制御回路１０の詳細を示すブロツク
図である。この回路１０は第４図から回路３０７
を除去し排他的論理和回路１００１ないし１００
３を付加した構成を有する。回路１００１は信号
線群１００７を介して与えられる４ビツト
（x₀x₁x₂x₃）₂の信号と信号線群１１３を介して与
えられる３ビツト（n₀n₁n₂）₂の入力ポート番号情
報Ｎうちのビツトn₀とにより以下の演算を行ない
信号S₂₁ないしS₂₄を出力する。

S₂₁＝x₀n₀，S₂₂＝x₁n₀，S₂₃＝x₂n₀，S₂₄
n₀これらの信号S₂₁ないしS₂₄は信号線群１００
４に出力される。回路１００２は信号線群１００
８を介して与えられる２ビツト（y₀y₁）₂の信号と
前記情報Ｎのうちのビツトn₁とにより以下の演算
を行ない信号S₁₁ないしS₁₄を出力する。

S₁₁，S₁₂＝y₀n₁，S₁₃，S₁₄＝y₁n₁これらの
信号S₁₁ないしS₁₄は信号線群１００５に出力され
る。回路１００３は信号線１００９を介して与え
られる１ビツト（Z₀）₂の信号と前記情報Ｎのうち
のビツトn₂とにより以下の演算を行ない信号S₁な
いしS₄を出力する。

S₁，S₂，S₃，S₄＝Z₀n₂ これらの信号S₁ないしS₄は信号線群１００６に
出力される。

次に本実施例の動作について説明する。

まず、入力信号線１０１−１ないし１０１−８
に入力される信号をそれぞれ出力信号線１０２−
１，１０２−４，１０２−７，１０２−２，１０
２−５，１０２−８，１０２−３および１０２−
６に出力する場合について説明する。この場合、
隣り合う入力信号線に入力される各データが出力
される出力信号線間の間隔は信号線３本分（この
ような接続関係を間隔３の接続と称す）であるか
ら間隔情報(D)として信号線群１０３に（011）₂＝
(3)₁₀が供給され、情報ＢおよびＮとしては信号線
群１０９および１１３にともに（000）₂＝（０）₁₀
が供給される。間隔情報Ｄ（011）₂に対応して、デ
コード回路３０１ないし３０３はそれぞれ
（01011010010）₂，（11001）₂および(10)₂の信号を信
号線群３１０ないし３１２を介してシフト回路３
０４ないし３０６に出力する。情報Ｂが（000）₂
であるため、シフト回路３０４ないし３０６はシ
フト動作を行なわず、それぞれの入力信号の下位
４ビツト分（0010）₂、下位２ビツト分（01）₂およ
び下位１ビツト分（０）₂を信号線群１００７ない
し１００９を介して排他的論理和回路１００１な
いし１００３に出力する。回路１００１は上述の
演算を行ない、信号S₂₁（＝００＝０），S₂₂（＝
００＝０），S₂₃（＝１０＝１）およびS₂₄（＝
００＝０）を信号線群１００４に出力する。同
様に、回路１００２は信号S₁₁，S₁₂（＝００＝
０）およびS₁₃，S₁₄（＝１０＝１）を信号線群
１００５に出力し、回路１００３は信号S₁ないし
S₄（＝００＝０）を信号線群１００６に出力す
る。これらの信号S₁ないしS₄は回路１１−１ない
し１１−３に、信号S₁₁ないしS₁₄は回路１１−１
１ないし１１−１４に、信号S₂₁ないしS₂₄は回路
１１−２１ないし１１−２４にそれぞれ供給さ
れ、各回路１１−１ないし１１−４，１１−１１
ないし１１−１４および１１−２１ないし１１−
２４はこれらの信号により前述したような切替動
作を行う。

第３２図はこのときの回路１の接続状態を示
し、入力信号１０１−１ないし１０１−８に入力
される各データがそれぞれ出力信号線１０２−
１，１０２−４，１０２−７，１０２−２，１０
２−５，１０２−８，１０２−３および１０２−
６に出力されることがわかる。

次に間隔６の接続について説明する。この場
合、入力信号線１０１−１ないし１０１−８に入
力される各データはそれぞれ出力信号線１０２−
１，１０２−７，１０２−５，１０２−３，１０
２−１，１０２−７，１０２−５および１０２−
３に出力されなければならない。このように、出
力ポートが競合するため、信号線１０１−１ない
し１０１−４に入力されるデータが出力ポートに
出力できない。さらに、信号線１０１−１ないし
１０１−４に入力されるデータをそれぞれ信号線
１０２−１，１０２−７，１０２−５および１０
２−３に出力するためには、第３３図に示すよう
に、クロスバ回路１１−１，１１−２，１１−１
１，１１−２１および１１−２２ならびに信号線
１１１−１，１１１−３，１１１−１１および１
１１−１２が競合状態となり、同時には信号線１
０１−１ないし１０１−４から信号線１０２−
１，１０２−７，１０２−５および１０２−３に
接続できない。そこで、このように間隔が偶数に
なるような接続の場合には同時には全ポートを接
続せずに、時分割で接続する。すなわち、信号線
群１１３（第３０図）に与える先頭入力ポート番
号情報Ｎをマシンサイクル毎に更新して、情報Ｎ
に対応する出力ポート番号情報Ｂを信号線群に与
えて回路１を制御する。

間隔６の接続の場合には、まず、最初のマシン
サイクルで、情報Ｄ，ＢおよびＮとしてそれぞれ
（110）₂＝(6)₁₀，（000）₂＝（０）₁₀および（000）₂
＝
（０）₁₀を供給する。この結果、デコード回路３０
１ないし３０３はそれぞれ（11110000111）₂，
（11001）₂および(10)₂を回路３０４ないし３０６に
出力する。

さらに、回路３０４ないし３０６はそれぞれ
（0111）₂，（01）₂および（０）₂を回路1001ないし
1003に出力し、回路1001ないし1003はそれぞれ信
号S₂₁（＝０），S₂₂（＝１），S₂₃（＝１），S₂₄（＝
１），S₁₁（＝０），S₁₂（＝０），S₁₃（＝１），S₁₄（
＝
１），S₁（＝０），S₂（＝０），S₃（＝０）およびS₄
（＝０）を出力する。

したがつて、回路１の接続状態は第３４図に示
すようになり、信号線１０１−１へのデータが信
号線１０２−１に出力される。次のマシンサイク
ルでは、情報ＢおよびＮとしてそれぞれ（110）₂
＝(6)₁₀および（001）₂＝(1)₁₀が供給される。

情報Ｄは変わらないので、シフト回路３０４な
いし３０６にはそれぞれ（11110000111）₂，
（11001）₂および(10)₂が供給される。回路３０４に
おいては、情報Ｂの３ビツト分（110）₂に応答し
て入力信号（1110000111）₂が６ビツトだけ右シフ
トされ、シフト結果の下位４ビツト分（1110）₂が
回路1001に出力される。

回路３０５においては、情報Ｂの下位２ビツト
分(10)₂に応答して入力信号（11001）₂が２ビツトだ
け右シフトされ、シフト結果の下位２ビツト分(10)
_２が回路１００２に出力される。

回路３０６においては、情報Ｂの最下位ビツト
（０）₂に応答して入力信号(10)₂はシフトされず、入
力信号の最下位ビツト（０）₂が回路１００３に出
力される。

回路１００１ないし１００３は情報Ｎ（001）₂を
用いて上述の演算を行ない、信号S₂₁（＝１０＝
１），S₂₂（＝１０＝１），S₂₃（＝０＝１），S₂₄
（＝００＝０），S₁₁（＝１０＝１），S₁₂（＝１
０＝１），S₁₃（＝００＝０），S₁₄（＝００＝
０），S₁ないしS₄（＝０１＝１）を出力する。し
たがつて、回路１の接続状態は第３５図に示すよ
うになり、信号線１０１−１へのデータが信号線
１０２−７に出力される。

さらに、次のマシンサイクルでは、情報Ｂおよ
びＮとしてそれぞれ（100）₂＝(4)₁₀および（010）₂
＝(2)₁₀が供給される。回路３０４においては、情
報Ｂの３ビツト分（100）₂に応答して入力信号
（11110000111）₂が４ビツトだけ右シフトされ、シ
フト結果の下位４ビツト分（1000）₂が回路１００
１に出力される。

回路３０５および３０６においては、それぞれ
情報Ｂの下位２ビツト分（00）₂および最下位ビツ
ト（０）₂に応答して入力信号（11001）₂および(10)₂
がシフトされず、それぞれ入力信号の下位２ビツ
ト分（01）₂および最下位ビツト（０）₂が回路１０
０２および１００３に出力される。回路１００１
ないし１００３は情報Ｎ（010）₂を用いて上述の演
算を行ない、信号S₂₁（＝１０＝１），S₂₂（＝０
０＝０），S₂₃（＝００＝０），S₂₄（＝００＝
０），S₁₁およびS₁₂（＝０１＝１），S₁₃および
S₁₄（＝１１＝０），S₁ないしS₄（＝００＝０）
を出力する。したがつて、回路１の接続状態は第
３６図に示すようになり、信号線１０１−３への
データが信号線１０２−５に出力される。以下、
同様に、情報ＢおよびＮとしてそれぞれ（010）₂
＝(2)および（011）₂＝(3)を供給すると、信号線１
０１−４へのデータが信号線１０２−３に出力さ
れる。

本実施例ではクロスバ回路の競合が起こつてデ
ータの転送が１データ単位で時分割に行なわれる
例について述べたが、接続条件によつては２デー
タ単位または４データ単位で転送することもでき
る。また、入力ポートおよび出力ポートの数は８
に限定されるものではない。

第３７図を参照すると、本発明の第６の実施例
は、ネツトワーク回路１と、制御回路２と、それ
ぞれ入力ポート番号０ないし７を有する８個の入
力ポートＩ（０）ないしＩ(7)と、それぞれ出力ポ
ート番号０ないし７を有する８個の出力ポートＯ
（０）ないしＯ(7)とから構成される。回路１は、
入力ポートＩ（０）ないしＩ(7)と接続された入力
信号線１０１−１，１０１−３，１０１−５，１
０１−７，１０１−２，１０１−４，１０１−６
および１０１−８と、出力ポートＯ（０）ないし
Ｏ(7)と接続された出力信号線１０２−１，１０２
−５，１０２−２，１０２−６，１０２−３，１
０２−７，１０２−４および１０２−８とを含ん
でいる。第３８図は制御回路１０の詳細を示す。
第３２図とほぼ同一の構成であるが回路１００１
ないし１００３における制御信号S₁〜S₄，S₁₁〜
S₁₄，S₂₁〜S₂₄の生成方法が異なる。すなわち、
回路１００１は信号線１００７を介して与えられ
る４ビツト（x₀x₁x₂x₃）₂の信号と信号線群１１３
を介して与えられる３ビツト（n₀n₁n₂）₂の出力ポ
ート番号情報Ｎうちのビツトn₀とにより以下の演
算を行ない信号S₁ないしS₄を出力する。

S₁＝x₀n₀，S₂＝x₁n₀，S₃＝x₂n₀，S₄n₀
これらの信号S₁ないしS₄は信号線群１００６に出
力される。回路１００２は信号線群１００８を介
して与えられる２ビツト（y₀y₁）₂の信号と前記情
報Ｎのうちのビツトn₁とにより以下の演算を行な
い信号S₁₁ないしS₁₄を出力する。

S₁₁，S₁₂＝y₀n₁，S₁₃，S₁₄＝y₁n₁ これらの信号S₁₁ないしS₁₄は信号線群１００５
に出力される。回路１００３は信号線１００９を
介して与えられる１ビツト（z₀）₂の信号と前記情
報Ｎのうちのビツトn₂とにより以下の演算を行な
い信号S₂₁ないしS₂₄を出力する。

S₂₁，S₂₂，S₂₃，S₂₄＝z₀n₂ これらの信号S₂₁ないしS₂₄は信号線群１００４
に出力される。

次に本実施例の動作について説明する。

まず、入力信号線１０１−１，１０１−４，１
０１−７，１０１−２，１０１−５，１０１−
８，１０１−３および１０１−６に入力される信
号をそれぞれ出力ポートＯ（０）ないしＯ(7)に出
力する場合について説明する。この場合、隣り合
う出力ポートに出力される各データが入力される
入力ポート間の間隔はポート３ケ分（このような
接続関係を間隔３の接続と称す）であるから間隔
情報Ｄとして信号線群１０３に（011）₂＝(3)₁₀が
供給され、情報ＢおよびＮとしては信号線群１０
９および１１３にともに（000）₂＝（０）₁₀が供給
される。間隔情報Ｄ（011）₂に応答して、デコード
回路３０１ないし３０３はそれぞれ
（01011010010）₂.（11001）₂および(10)₂の信号を信号
線群３１０ないし３１２を介してシフト回路３０
４ないし３０６に出力する。情報Ｂが（000）₂で
あるため、シフト回路３０４ないし３０６はシフ
ト動作を行なわず、それぞれの入力信号の下位４
ビツト分（0010）₂、下位２ビツト分（01）₂および
下位１ビツト分（０）₂を信号線群１００７ないし
１００９を介して排他的論理和回路１００１ない
し１００３に出力する。回路１００１は上述の演
算を行ない、信号S₁（＝００＝０），S₂（＝０
０＝０），S₃（＝１０＝１）およびS₄（＝００
＝０）を信号線群１００６に出力する。同様に、
回路１００２は信号S₁₁，S₁₂（＝００＝０）お
よびS₁₃，S₁₄（＝１０＝１）を信号線群１００
５に出力し、回路１００３は信号S₂₁ないしS₂₄
（＝００＝０）を信号線群１００４に出力する。
これらの信号S₁ないしS₄回路１１−１ないし１１
−４に、信号S₁₁ないしS₁₄は回路１１−１１ない
し１１−１４に、信号S₂₁ないしS₂₄は回路１１−
２１ないし１１−２４にそれぞれ供給される。第
３９図はこのときの回路１の接続状態を示し、出
力ポートＯ（０）ないしＯ(7)に出力される各デー
タはそれぞれ入力ポートＩ（０），Ｉ(3)，Ｉ(6)，Ｉ
(1)，Ｉ(4)，Ｉ(7)，Ｉ(2)およびＩ(5)に入力されるデ
ータであることがわかる。

次に間隔６の接続について説明する。この場合
出力ポートＯ（０）ないしＯ(7)に出力される各デ
ータはそれぞれ入力ポートＩ（０），Ｉ(6)，Ｉ(4)，
Ｉ(2)，Ｉ（０）Ｉ(6)，Ｉ(4)およびＩ(2)に入力され
なければならない。このように、入力ポートが競
合するため、ポートＩ（０）ないしＩ(3)に出力さ
れるデータしか入力ポートに入力できない。さら
に、ポートＯ（０）ないしＯ(3)に出力されるべき
データをそれぞれ入力ポートＩ（０），Ｉ(6)，Ｉ(4)
およびＩ(2)に入力すると、第４０図に示すよう
に、クロスバ回路１１−２１，１１−２２，１１
−１１，１１−１および１１−４ならびに信号線
１１１−１１，１１１−１２，１１１−１および
１１１−５が競合状態となり、同時には出力ポー
トＯ（０）ないしＯ(3)と入力ポートＩ（０），Ｉ(6)，
Ｉ(4)およびＩ(2)とを接続できない。そこで、この
ように間隔が偶数になるような接続の場合には同
時には全ポートを接続せずに、時分割で接続す
る。すなわち、信号線群１１３に与える先頭出力
ポート番号情報Ｎをマシンサイクル毎に更新し
て、情報Ｎに対応する入力ポート番号情報Ｂを信
号線群に与えて回路１を制御する。間隔６の接続
の場合には、まず、最初のマシンサイクルで、情
報Ｄ，ＢおよびＮとしてそれぞれ（110）₂＝(6)₁₀.
（000）₂＝（０）₁₀および（000）₂＝（０）₁₀を供給す
る。この結果、デコード回路３０１ないし３０３
はそれぞれ（11110000111）₂，（11001）₂および(10)₂
を回路３０４ないし３０６に出力する。

さらに、回路３０４ないし３０６はそれぞれ
（0111）₂，（01）₂および（０）₂を回路１００１ない
し１００３に出力し、回路１００１ないし１００
３はそれぞれ信号S₁（＝０），S₂（＝１），S₃（＝
１），S₄（＝１），S₁₁（＝０），S₁₂（＝０），S₁₃（
＝
１），S₁₄（＝１），S₂₁（＝０），S₂₂（＝０），S₂₃（
＝
０）およびS₂₄（＝０）を出力する。したがつて、
回路１の接続状態は第４１図に示すようになり、
入力ポートＩ（０）へのデータが出力ポートＯ
（０）に出力される。

次のマシンサイクルでは、情報ＢおよびＮとし
てそれぞれ（110）₂＝(6)₁₀および（001）₂＝(1)₁₀が
供給される。

情報Ｄは変わらないので、シフト回路３０４な
いし３０６にはそれぞれ（11110000111）₂，
（11001）₂および(10)₂が供給される。回路３０４に
おいては、情報Ｂの３ビツト分（110）₂に応答し
て入力信号（1110000111）₂が６ビツトだけ右シフ
トされ、シフト結果の下位４ビツト分（1110）₂が
回路１００１に出力される。

回路３０５においては、情報Ｂの下位２ビツト
分(10)₂に応答して入力信号（11001）₂が２ビツトだ
け右シフトされ、シフト結果の下位２ビツト分(10)
_２が回路１００２に出力される。回路３０６にお
いては、情報Ｂの最下位ビツト（０）₂に応答して
入力信号(10)₂はシフトされず、入力信号の最下位
ビツト（０）₂が回路１００３に出力される。回路
１００１ないし１００３は情報Ｎ（001）₂を用いて
上述の演算を行ない、信号S₁（＝１０＝１），S₂
（＝１０＝１），S₃（＝１０＝１），S₄（＝０
０＝０），S₁₁（＝１０＝１），S₁₂（＝１０＝
１），S₁₃（＝００＝０），S₁₄（＝００＝０），
S₁ないしS₄（＝０１＝１）を出力する。

したがつて、回路１の接続状態は第４２図に示
すようになり、ポートＩ(6)へのデータがポート０
(1)に出力される。さらに、次のマシンサイクルで
は、情報ＢおよびＮとしてそれぞれ（100）₂＝(4)
₁₀および（010）₂＝(2)₁₀が供給される。回路３０４
においては、情報Ｂの３ビツト分（100）₂に応答
して入力信号（11110000111）₂が４ビツトだけ右
シフトされ、シフト結果の下位４ビツト分
（1000）₂が回路１００１に出力される。回路３０
５および３０６においては、それぞれ情報Ｂの下
位２ビツト分（00）₂および最下位ビツト（０）₂に
応答して入力信号（11001）₂および(10)₂がシフトさ
れず、それぞれ入力信号の下位２ビツト分（01）₂
および最下位ビツト（０）₂が回路１００２および
１００３に出力される。回路１００１ないし１０
０３は情報Ｎ（010）₂を用いて上述の演算を行な
い、信号S₁（＝１０＝１），S₂（＝００＝０），
S₃（＝００＝０），S₄（＝００＝０），S₁₁およ
びS₁₂（＝０１＝１），S₁₃およびS₁₄（＝１１＝
０），S₂₁ないしS₂₄（＝００＝０）を出力する。
したがつて、回路１の接続状態は第４３図に示す
ようになり、ポートＩ(4)へのデータがポート０(2)
に出力される。以下、同様に、情報ＢおよびＮと
してそれぞれ（010）₂＝(2)および（011）₂＝(3)を供
給すると、ポートＩ(2)へのデータが信号線０(3)に
出力される。

本実施例ではクロスバ回路の競合が起こつてデ
ータの転送が１データ単位で時分割に行なわれる
例について述べたが、接続条件によつては２デー
タ単位または４データ単位で転送することもでき
る。

また、入力ポートおよび出力ポートの数は８に
限定されるものではない。

【図面の簡単な説明】

第１図は本発明に係るスイツチング装置の一実
施例を示すブロツク図、第２図は本発明に使用さ
れる制御信号と入出力との関係を示す図、第２ａ
図は各スイツチ回路の構成を示す回路図、第３図
ａ，ｂ、及びｃは記憶装置のアドレスの割り当て
を示す図、第４図は第１図のスイツチング装置に
おいて使用される制御回路を示す図、第４ａ図は
制御回路のデコード回路から送出されるデコード
信号を説明するための図、第５図は各デコード回
路の動作をより具体的に説明するための図、第６
ａ図、第６ｂ図、及び第６ｃ図は制御回路に使用
されるシフト回路を示す回路図、第７図、第８
図、及び第９図はスイツチング装置の経路を説明
するための図、第１０図は本発明に使用される制
御回路の他の例を示すブロツク図、第１１図、第
１２図、及び第１３図は第１０図に示す制御回路
による接続経路の例を示す図、第１４図は本発明
の第２の実施例に係るスイツチング装置を示すブ
ロツク図、第１５図は第１４図のスイツチング装
置で使用される並び替え回路の一例を示す回路
図、第１６図は制御回路の入出力関係を示す図、
第１７図、第１８図、及び第１９図は第１４図の
スイツチング装置の動作を説明するための図、第
２０図は本発明の第３の実施例に係るスイツチン
グ装置を示すブロツク図、第２１図は第２０図の
スイツチング装置に使用される制御回路の動作を
説明するための図、第２２図は第２０図のスイツ
チング装置の経路を示す図、第２３図は経路の競
合を説明するための図、第２４図は第２０図のス
イツチング装置の他の動作を説明するための図、
第２５図は本発明の第４の実施例に係るスイツチ
ング装置を示すブロツク図、第２６図は第２５図
のスイツチング装置に使用される制御回路を示す
ブロツク図、第２７図は制御回路で用いられる変
換論理を示す図、第２８図はスイツチング装置の
動作を説明するための図、第２９図はスイツチン
グ装置の他の動作を説明するための図、第３０図
は本発明の第５の実施例に係るスイツチング装置
を示すブロツク図、第３１図は第３０図のスイツ
チング装置に使用される制御回路を示すブロツク
図、第３２図は第３０図のスイツチング装置の動
作を説明するための図、第３３図は接続経路の競
合を説明するための図、第３４図、第３５図、及
び第３６図は第３０図のスイツチング装置の時分
割的接続動作を説明するための図、第３７図は本
発明の第６の実施例に係るスイツチング装置のブ
ロツク図、第３８図は第３７図のスイツチング装
置に使用される制御回路を示すブロツク図、第３
９図はスイツチング装置の接続経路を説明するた
めの図、第４０図は接続経路の競合を説明するた
めの図、第４１図乃至第４３図は第３８図のスイ
ツチング装置の時分割的動作を説明するための図
である。

Claims (1)

1. 【特許請求の範囲】 １ 番号が連続的に付された一組の入力ポート
   と、同様に番号が連続的に付された一組の出力ポ
   ート、及び前記入出力ポート間に設けられた複数
   のスイツチ回路を備え、各入力ポートが内部に形
   成される接続経路を介して、前記出力ポートのい
   ずれとも接続できるように構成されたスイツチネ
   ツトワークを有し、前記一組の入力ポート及び前
   記一組の出力ポートのいずれか一方の組に属する
   ポートは基準ポートを含み、該基準ポートから予
   め定められたポート間隔で、前記他方の組のポー
   トに接続され、前記スイツチネツトワークに結合
   された制御回路は前記基準ポート及び前記予め定
   められたポート間隔及び入出力ポートに付された
   番号を参照して前記スイツチネツトワークに制御
   信号を送出し、前記一方の組のポートを前記予め
   定められたポート間隔で接続することを特徴とす
   るスイツチング装置。 ２ 特許請求の範囲第１項において、前記制御回
   路は前記基準ポートに接続されるべき他方の組の
   対応ポートをも参照して前記制御信号を送出する
   ことを特徴とするスイツチング装置。 ３ 特許請求の範囲第２項において、前記接続経
   路に競合が発生するような間隔が前記ポート間隔
   として与えられているときには、前記制御回路は
   前記基準ポートと前記対応ポートとの間を時分割
   的に接続することを特徴とするスイツチング装
   置。 ４ 特許請求の範囲第３項において、前記一方の
   組のポートが前記出力ポートであり、前記他方の
   組のポートが前記入力ポートであることを特徴と
   するスイツチング装置。 ５ 特許請求の範囲第３項において、前記一方の
   組のポートが前記入力ポートであり、前記他方の
   組のポートが前記出力ポートであることを特徴と
   するスイツチング装置。 ６ 特許請求の範囲の範囲第１項において、前記
   入力ポートにそれぞれに接続された内部入力ポー
   トと、内部入力ポートと同数の内部出力ポート、
   第１の制御信号に応答して、前記各内部入力ポー
   トをどの内部出力ポートとも接続できるように配
   置された複数のスイツチ回路を有する第１の切替
   回路と、前記内部出力ポートと前記出力ポートと
   の間に配置され、第２の制御信号に応答して、前
   記内部出力ポートに割り当てられた番号を少なく
   とも一部において並び替える第２の切替回路とを
   備え、内部経路に競合が発生しないような間隔が
   前記ポート間隔として与えられている場合、前記
   制御回路は前記ポート間隔を調整しないで、前記
   第１及び第２の制御信号を前記制御信号として前
   記第１及び第２の切替回路に送出し、前記第２の
   切替回路に並び替えを行なわせることなく前記内
   部出力ポートと前記出力ポートとを接続させ、前
   記内部経路に競合が発生するようなポート間隔の
   場合、前記制御回路は前記ポート間隔を競合が発
   生しないような間隔に調整する一方、前記基準ポ
   ートの番号を補正して前記第１の制御信号を発生
   し、且つ、前記第２の切替回路に並び替えを行な
   わせるような前記第２の制御信号を送出すること
   を特徴とするスイツチング装置。 ３ 特許請求の範囲第１項において、前記入力ポ
   ートと同数の内部入力ポートと、前記出力ポート
   にそれぞれ接続された内部出力ポートと、前記内
   部入力ポート及び内部出力ポートに接続され、第
   １の制御信号に応答して前記各内部入力ポートを
   どの前記内部出力ポートとも接続できるように配
   置された複数のスイツチ回路を有する第１の切替
   回路と、前記入力ポートと前記内部入力ポートと
   の間に配置され、第２の制御信号に応答して、前
   記入力ポートに割り当てられた番号を少なくとも
   一部において並び替える第２の切替回路とを備
   え、内部経路に競合が発生しないような間隔が前
   記ポート間隔として与えられている場合、前記制
   御回路は前記ポート間隔を調整しないで、前記第
   １及び第２の制御信号を前記制御信号として前記
   第１及び第２の切替回路に送出し、前記第２の切
   替回路に並び替えを行なわせることなく前記入力
   ポートと前記内部入力ポートとを接続させ、前記
   内部経路に競合が発生するようなポート間隔の場
   合、前記制御回路は前記ポート間隔を競合が発生
   しないような間隔に調整する一方、前記基準ポー
   トの番号を補正して前記第１の制御信号を発生
   し、且つ、前記第２の切替回路に並び替えを行な
   わせるような前記第２の制御信号を送出すること
   を特徴とするスイツチング装置。