JPH0496802A - I/o unit device - Google Patents
I/o unit deviceInfo
- Publication number
- JPH0496802A JPH0496802A JP21519390A JP21519390A JPH0496802A JP H0496802 A JPH0496802 A JP H0496802A JP 21519390 A JP21519390 A JP 21519390A JP 21519390 A JP21519390 A JP 21519390A JP H0496802 A JPH0496802 A JP H0496802A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- level
- unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 230000005856 abnormality Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、プログラマブルコントローラに用いられるI
10ユニット装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to an I/O device used in a programmable controller.
It concerns a 10 unit device.
[従来の技術]
第2図は従来例を示し、各々独立したI10ユニットA
、Bが設けられ、夫々ロジック回路部1へは、CP U
ユニットから同じ信号が併給され、ロジ・ツク回路部1
.1は同じ動作をする。また。[Prior art] Fig. 2 shows a conventional example, in which each independent I10 unit A
, B are provided, and each logic circuit unit 1 is provided with a CPU
The same signal is fed from the unit, and the logic circuit section 1
.. 1 does the same thing. Also.
■ 0ユニットA、Bは、夫々フォトカップラーp r
:’、リレーRy1.リレー接、占r等からなる出力回
路2と、レベル変換回路3と、ゲート回路4と、タイマ
四FlB 5等から構成されている。そして、出力接点
である接点rは出力端子りに接続され、両I、、′r)
ユニットA、Bの出力端子C1は外部で共通接続され、
出力端そ6は、p荷1.及び電源7が接続しである。■ 0 units A and B are each photocouplers pr
:', relay Ry1. It is composed of an output circuit 2 consisting of a relay connection, a diode r, etc., a level conversion circuit 3, a gate circuit 4, a timer F1B 5, etc. Contact r, which is an output contact, is connected to the output terminal, and both I,,'r)
Output terminals C1 of units A and B are commonly connected externally,
The output end 6 has a p load 1. and a power source 7 are connected.
両I ′0ユニットA、Hにおいて、初期は!、0ユニ
ツトAが選択されており、出力切換制御回路8からのI
’OユニIA出力許可信号によってロジック回路部lが
制御されて、■、゛0ユニットAグ)出力がCP LJ
ユニットからの制御信号によって出力回路2がオンオフ
される。二こで、各I70ユニットA、Bの動作が正常
であるか否かの正常動作信号は、相互に外部結線により
接続されて夫々入力されている。尚、レベル変換回路3
は接点rの状態をロジ・ツクレベルに変換するものであ
り、その出力とロジ・1り回路部lの出力とをゲ−ト回
路4で比較しておき、一定時間不一致であれば、タイマ
回路5から正常動作信号とオフとして、異常信号を出力
するものである。In both I ′0 units A and H, initially! , 0 unit A is selected, and I from the output switching control circuit 8 is selected.
The logic circuit section l is controlled by the 'Ouni IA output permission signal, and the output is CP LJ.
The output circuit 2 is turned on and off by a control signal from the unit. In this case, normal operation signals indicating whether or not the operation of each I70 unit A and B is normal are inputted to each other by being connected to each other by external wiring. In addition, the level conversion circuit 3
converts the state of contact r to a logic level, and compares its output with the output of logic circuit section l in gate circuit 4, and if they do not match for a certain period of time, the timer circuit 5 outputs a normal operation signal and an abnormal signal as an off signal.
この状態で、I10ユニットAの出力が故障した場合の
動きは以下の如くである。まず、自己の出力(接点r出
力)と50シック回路部1の出力とを図示しないレベル
変換回路3、ゲート回路4、タイマ回路5等でモニタし
ておき、一定時間以上不一致を検出した場合に正常動作
信号出力をオフする。と同時に自己のi10ユニ・ソト
Aの出力を遮断する。この遮断はI/’Oユニット出力
許可信号をオフすることによって行う。In this state, the operation when the output of I10 unit A fails is as follows. First, the self output (contact r output) and the output of the 50 thick circuit section 1 are monitored by a level conversion circuit 3, a gate circuit 4, a timer circuit 5, etc. (not shown), and if a mismatch is detected for a certain period of time or more, Turn off the normal operation signal output. At the same time, cut off the output of its own i10 Uni Soto A. This interruption is performed by turning off the I/'O unit output permission signal.
■/′0ユニットAの正常動作信号をモニタしている■
/′0ユニットBは、この信号によって自己の出力許可
信号をオフからオン状態とし、出力口#I2へCP I
Jユニットからの接点信号を出力する。つまり、I10
ユニットAが故障した場合に、他方のI/’Oユニット
Bの接点rの出力が負荷りに供給される二とになる。こ
の方式によってI/Oユニントの出力回路は二重化でき
る。■/'0 Monitoring the normal operation signal of unit A■
/'0 Unit B changes its own output permission signal from OFF to ON state by this signal, and outputs CP I to output port #I2.
Outputs the contact signal from the J unit. In other words, I10
If unit A fails, the output of contact r of the other I/'O unit B will be supplied to the load. With this method, the output circuit of the I/O unit can be duplicated.
[発明が解決しようとする課題]
かかる従来例において、この方式を用いた場合、主I/
′0ユニットと補助1.、’Oユニットの各出力をユー
ザーが外部結線する必要があり、手間がかかるという問
題がある。また、同一のI、′0ユニットA、Bを2つ
必要とするために、出カー重の場合と比較して、二重化
はスペース、コストとも2倍必要となり効率的とはいえ
ない。[Problem to be solved by the invention] In such a conventional example, when this method is used, the main
'0 unit and auxiliary 1. , 'The user must externally connect each output of the O unit, which is time consuming. Furthermore, since two identical I,'0 units A and B are required, duplication requires twice as much space and cost as compared to the case of output car weight, which is not efficient.
本発明は、上述の点に鑑みて提供したものであって、配
線は通常のI10ユニットと同様とし、スペース、コス
トも2倍未満に抑えた17′0ユニ・ノド装置を提供す
ることを目的としたものである。The present invention has been provided in view of the above-mentioned points, and an object of the present invention is to provide a 17'0 uni-node device in which the wiring is the same as that of a normal I10 unit, and the space and cost are less than twice as large. That is.
[課題を解決するための手段]
本発明は、1つの出力端子に対して同じ出力を出す主出
力回路と補助出力回路とを備え、主出力回路の出力の異
常時には補助出力回路より出力を切り換えて出す制御手
段を備えたものである。[Means for Solving the Problems] The present invention includes a main output circuit and an auxiliary output circuit that output the same output to one output terminal, and when the output of the main output circuit is abnormal, the output is switched from the auxiliary output circuit. It is equipped with a control means for controlling the
[作 用]
而して、主出力回路の出力の異常時には制御手段により
補助出力回路に切り換えて出力を出し、出力端子f!:
rr して0荷に信号を継続j、−て出力するようにし
ている。[Function] Therefore, when the output of the main output circuit is abnormal, the control means switches to the auxiliary output circuit to output the output, and the output terminal f! :
rr and continue outputting the signal j, - to the 0 load.
[実施例] 以下、本発明グ)実施例を図面を9昭j−で説明する。[Example] Hereinafter, embodiments of the present invention will be described with reference to the drawings.
ここて、一般的にプログラマブルコントローラ使用時に
おける出力回路故障は、すし−接点の場合てあれば、接
点不良がすべてと考7−られる。Generally speaking, when a programmable controller is used, output circuit failures are considered to be due to contact failures, if any.
また、トランジスタ出力の場aは、負荷の過電流等によ
るト・ランジスタ破壊、あるいは それに伴うフォトカ
ップラー破壊かすl\ててt)る。二J)点から内部の
ロジ・12回路部が故障する可能性は極めて小さく、二
重化した場合のメリットは無いと考えられろ。In addition, the transistor output field a may be caused by transistor breakdown due to load overcurrent or the like, or accompanying photocoupler breakdown. From the point 2J), there is a very small possibility that the internal logic/12 circuit section will fail, and there is no advantage to duplicating it.
そこで、ロジック回路部は1つとし、出力回路のみを二
重化したのが本発明である。出力回路を主出力回lN2
Aと補助出力回路2Bとしている。Therefore, in the present invention, there is only one logic circuit section and only the output circuit is duplicated. Connect the output circuit to the main output circuit lN2
A and auxiliary output circuit 2B.
また、ゲート回路4の出力を抵抗RとコンデンサCから
なるCR積分回路10にて積分し、その出力をフリ・ノ
ブフロップ9に入力し、Q出力、Q出力を夫々アシドケ
ート++、、、(−; 2に人力している。Further, the output of the gate circuit 4 is integrated by a CR integrating circuit 10 consisting of a resistor R and a capacitor C, and the output is inputted to a free knob flop 9, and the Q output and the Q output are respectively acidified ++, , (-; 2. Manpower is required.
そして、アンドケー) +−;、、+−,、の出力を主
出力回li+82Aと補助出力口FI?12 Rに人力
1−ている。And K) +-;,, +-,, output from main output circuit li+82A and auxiliary output port FI? 12R requires 1-manpower.
初期状等においては、フリIアフロノプリのQ出力力弓
−レベルJ)ため I’ F’ Llユニリドからの出
力信号OL+ 1’かLレベルのとき 主出力回路2A
f)出力がオンする。′)まり、主出力回g 2 Aの
動きによ−)で、外部結線された負荷[、が動作する二
とになる。二の負荷[−は通常の1)0ユニ・ノドと同
1ように1−)の出力端子6に結線するたけてよく、従
来のよ鳴にI/Oユニントを二重化して並列接続する・
ビ・要はない9
このとき、l / (、’Jユニ・lト内ては出力端子
CIのレベルをレベル変換回路3で内部四ジ・ソクレベ
ルに変換した信号と、 CP (1ユニ・ソト・の出力
rに号0 [I Tとをゲート回路4で常時比較してお
り、定時間ν)、上下一致となるヒ 出力が故障したと
判定して、フリップフロソアQのQ出力を反転させる。In the initial state, etc., the Q output power of Furi I Afronopuri - level J), so when the output signal from I'F' Ll Unirid is OL+ 1' or L level, the main output circuit 2A
f) Output turns on. ′), and due to the movement of the main output circuit g 2 A), the externally connected load [, , becomes active. It is best to connect the second load [- to the output terminal 6 of 1-) in the same way as the normal 1-0 unit node, and to double the I/O unit and connect it in parallel.
9 At this time, the signal obtained by converting the level of the output terminal CI to the internal four-way level by the level conversion circuit 3, and CP (1 The gate circuit 4 constantly compares the output r with the number 0 [I let
二の一定時間は、出力信号OUTが変化したfil−中
+1.−F帥気す)で中11 Fit 叙L K IL
#誓言(1’するまでの時間である。この時間内であ
れば、CR積分回路10によってフリップフロップ9は
反転しない。The second constant time is +1. during fil- when the output signal OUT changes. 11th grade in junior high school
#Declaration (This is the time until it becomes 1'. Within this time, the flip-flop 9 will not be inverted by the CR integration circuit 10.
この故障発生によってフリップフロップ9のQ出力がL
レベルからHレベルに、Q出力がHレベルからLレベル
となり、以後は補助出力回路2Bの出力が出力信号OU
Tによってオンオフすることになる。この出力切り替わ
りによって、CPしlユニットに対しては、警告信号を
発生するようになっている。尚、レベル変換回路3、ゲ
ート回路4、CF5積分回路10、フリップ70ツブ9
等て制御手段を構成している。Due to this fault occurrence, the Q output of flip-flop 9 becomes low.
level to H level, the Q output changes from H level to L level, and from then on, the output of the auxiliary output circuit 2B is the output signal OU.
It is turned on and off by T. This output switching causes a warning signal to be generated to the CP unit. In addition, level conversion circuit 3, gate circuit 4, CF5 integration circuit 10, flip 70 tube 9
etc. constitute the control means.
[発明の効果コ
本発明は上述のように、1つの出力端子に対して同し出
力を出す主出力回路と補助出力回路とと備え、主出力回
路の出力の異常時には補助出力回路より出力を切り換え
て出す制御手段を備えたものであるから、主出力回路の
出力の異常時には制御手段により補助出力回路に切り換
えて出力と出し、出力端子を介して負荷に信号を継続し
て出力するようにしているものて′あり、そのなめ、1
つの出力端子により外部結線も通常の1・′Oユニ・ソ
トと全く同様とすることがてき、また、主出力回路と補
助出力回路以外の内部のロジック回路部は共通であるた
め、従来と比へコストも安く、回路の占有するスペース
も小さくてすむという効果を奏するものである。[Effects of the Invention] As described above, the present invention includes a main output circuit and an auxiliary output circuit that output the same output to one output terminal, and when the output of the main output circuit is abnormal, the output is output from the auxiliary output circuit. Since it is equipped with a control means for switching and outputting, when the output of the main output circuit is abnormal, the control means switches to the auxiliary output circuit and outputs the output, so that the signal is continuously output to the load via the output terminal. There is something that is there, its name, 1
With two output terminals, the external wiring can be made exactly the same as a normal 1/'O uni-soto, and since the internal logic circuits other than the main output circuit and auxiliary output circuit are common, it is compared to the conventional one. This has the advantage that the cost is low and the space occupied by the circuit is small.
第1図は本発明の実施例の回路図、第2[2Iは従来例
の回路図である。
2Aは主出力回路、2Bは補助出力回路、6は出力端子
、Lは負荷である。
代理人 弁理士 石 1)長 し
第1v!J
2A 主出力回路
2B 補助用7J回18
t、−IXt)端Y−
8句
第2図
BFig. 1 is a circuit diagram of an embodiment of the present invention, and Fig. 2 [2I] is a circuit diagram of a conventional example. 2A is a main output circuit, 2B is an auxiliary output circuit, 6 is an output terminal, and L is a load. Agent Patent Attorney Ishi 1) Chief 1st v! J 2A Main output circuit 2B Auxiliary 7J times 18 t, -IXt) End Y- 8 Clause 2nd B
Claims (1)
力端子に出力して負荷を制御するI/Oユニット装置に
おいて、1つの出力端子に対して同じ出力を出す主出力
回路と補助出力回路とを備え、主出力回路の出力の異常
時には補助出力回路より出力を切り換えて出す制御手段
を備えたことを特徴とするI/Oユニット装置。(1) In an I/O unit device that receives a signal from a CPU unit and outputs the signal to an output terminal to control a load, a main output circuit and an auxiliary output circuit that output the same output to one output terminal An I/O unit device comprising: control means for switching and outputting an output from an auxiliary output circuit when the output of the main output circuit is abnormal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21519390A JPH0496802A (en) | 1990-08-14 | 1990-08-14 | I/o unit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21519390A JPH0496802A (en) | 1990-08-14 | 1990-08-14 | I/o unit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0496802A true JPH0496802A (en) | 1992-03-30 |
Family
ID=16668225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21519390A Pending JPH0496802A (en) | 1990-08-14 | 1990-08-14 | I/o unit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0496802A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8576267B2 (en) | 2011-05-24 | 2013-11-05 | Ricoh Company, Limited | Optical writing device, image forming apparatus, optical writing method, and computer-readable recording medium |
-
1990
- 1990-08-14 JP JP21519390A patent/JPH0496802A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8576267B2 (en) | 2011-05-24 | 2013-11-05 | Ricoh Company, Limited | Optical writing device, image forming apparatus, optical writing method, and computer-readable recording medium |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5946022B2 (en) | data processing equipment | |
JPH0496802A (en) | I/o unit device | |
JP3630824B2 (en) | Auxiliary relay drive circuit | |
WO2023021702A1 (en) | Power supply control device | |
JPS62145454A (en) | Input and output port control circuit | |
JP2970164B2 (en) | Switching circuit | |
JPS6351295B2 (en) | ||
JPH02173831A (en) | Duplex central processing unit | |
JPH0380303A (en) | Duplexing device | |
JP2766089B2 (en) | Redundant operation power supply system | |
JP3045748B2 (en) | Power supply switching method | |
JPH03291817A (en) | Voltage regulating relay | |
JPS6122363Y2 (en) | ||
JP2795968B2 (en) | Power system stabilizer | |
JP2797221B2 (en) | Power supply start / stop circuit | |
JPH04205103A (en) | Dual system | |
KR0161133B1 (en) | Duplexing control circuit | |
JPH01109441A (en) | Information processor | |
JPH02199567A (en) | Common input/output apparatus control system | |
JPS6218058B2 (en) | ||
JPS5825286B2 (en) | input/output device | |
JPH0239311A (en) | Power supply control system | |
JPH04205102A (en) | Dual system | |
JPS6155767A (en) | Input output bus connection change-over device | |
JPH0213024A (en) | Switching circuit |