JPH0488642A - Manufacture of thin film transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は、液晶デイスプレィ、ラインセンサなどに用い
る薄膜トランジスタの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a method for manufacturing thin film transistors used in liquid crystal displays, line sensors, etc.
（ロ） 従来技術
近年、薄膜半導体を用いたデバイス、例えば薄膜トラン
ジスタや薄膜太陽電池等の開発が、活発に行われている
。その中でも最近、この薄膜半導体として、多結晶シリ
コンによる半導体装置の研究が盛んである。この理由と
して、多結晶シリコンが、各種薄膜半導体の中でも最も
大きな・キャリア移動度が得られるものと期待されてい
るためである。例えば、薄膜半導体を用いた薄膜トラン
ジスタニ関しテハ、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥ ＬＥＴＴＥＲ３，ＶＯＬ、 ＥＤＬ−８，Ｎ
ｏ、 ９． ＳＥＰＴＥＭＢＥＲ１９８７ｐ、 ４２５
〜４２７に詳しく記載されている。(B) Prior Art In recent years, devices using thin film semiconductors, such as thin film transistors and thin film solar cells, have been actively developed. Among these, research on semiconductor devices using polycrystalline silicon as a thin film semiconductor has recently been active. The reason for this is that polycrystalline silicon is expected to provide the highest carrier mobility among various thin film semiconductors. For example, regarding thin film transistors using thin film semiconductors, IEEE ELECTRON DE
VICE LETTER3, VOL, EDL-8, N
o, 9. SEPTEMBER1987p, 425
-427 are described in detail.
従来の多結晶シリコン膜の作製方法では、Ｌ１’ＣＶＤ
法などによる直接形成法や、ＰＣＶＤ法等により成膜し
た非晶質シリコンを熱やレーザ光でアニールし再結晶化
する所謂再結晶化法が主であった。In the conventional manufacturing method of polycrystalline silicon film, L1'CVD
The main methods used have been a direct formation method using a method such as a method such as a method, and a so-called recrystallization method in which an amorphous silicon film formed by a method such as a PCVD method is annealed with heat or laser light to recrystallize it.
（ハ）発明が解決しようとする課題
前述した従来の多結晶シリコン作製方法は、それぞれ幾
つかの問題点を含んでいる。前記直接形成法では、工程
中６００℃以上の高温処理を必要とするため、製造自体
に要するコストが高くつく。(c) Problems to be Solved by the Invention The conventional polycrystalline silicon manufacturing methods described above each have several problems. The direct formation method requires high-temperature treatment at 600° C. or higher during the process, so the manufacturing cost itself is high.
また、この高温処理のため、石英などの耐熱性のよい高
価な基板材料を用いなければならない。Furthermore, because of this high-temperature treatment, an expensive substrate material with good heat resistance, such as quartz, must be used.
熱アニールによる前記再結晶化法は、前記直接形成法と
同様な問題を有している。また、レーザ光による前記再
結晶化法では、前述したような高価な基板材料を使用す
る必要はないものの、出発材料である非晶質シリコンの
膜質の最適化が一般に困難であり、且つレーザ光の発振
出力自体の安定化が未だ不十分な状況にある。The recrystallization method using thermal annealing has the same problems as the direct formation method. Furthermore, although the recrystallization method using laser light does not require the use of expensive substrate materials as mentioned above, it is generally difficult to optimize the film quality of amorphous silicon, which is the starting material, and The stabilization of the oscillation output itself is still insufficient.
このために、多結晶シリコンからなる薄膜トランジスタ
では、高温処理による工程の複雑化と、耐熱性材料を使
用することによる高コスト化が不可避であった。For this reason, thin film transistors made of polycrystalline silicon inevitably have complicated processes due to high-temperature treatment and high costs due to the use of heat-resistant materials.
因って、本発明の目的とするところは、多結晶シリコン
からなる薄膜トランジスタを低温で形成するところにあ
る。Therefore, an object of the present invention is to form a thin film transistor made of polycrystalline silicon at a low temperature.
（ニ）課題を解決するための手段
本発明の薄膜トランジスタ製造方法の特徴とするところ
は、支持基板上に積層形成された多結晶シリコン膜、ゲ
ート絶縁膜、ゲート電極からなる薄膜トランジスタの製
造方法に於て、前記多結晶シリコン膜は、導電性非晶質
シリコン層と真性非晶質シリコン層とを それらの接触
状態でアニールすることによって形成されることにある
。(d) Means for Solving the Problems The method for manufacturing a thin film transistor of the present invention is characterized by the method for manufacturing a thin film transistor consisting of a polycrystalline silicon film, a gate insulating film, and a gate electrode laminated on a support substrate. The polycrystalline silicon film is formed by annealing a conductive amorphous silicon layer and an intrinsic amorphous silicon layer in contact with each other.
また、本発明の薄膜トランジスタ製造方法の他の特徴と
するところは、前記薄膜トランジスタの製造方法に於て
、前記多結晶シリコン膜は、前記真性非晶質シリコン層
と前記導電性非晶質シリコン層とをこの順序で積層し、
それらの接触状態でアニールした後、前記導電性非晶質
シリコン層の配置側からエツチングされて形成されるこ
とにある。Another feature of the method for manufacturing a thin film transistor of the present invention is that in the method for manufacturing a thin film transistor, the polycrystalline silicon film is composed of the intrinsic amorphous silicon layer and the conductive amorphous silicon layer. Stacked in this order,
After annealing in a contact state, the conductive amorphous silicon layer is etched from the side on which the conductive amorphous silicon layer is arranged.
（ホ）作用
本発明において使用する多結晶シリコンは、導電性非晶
質シリコン層と、ノン・ドーピングの非晶質シリコン層
即ち、真性非晶質シリコン層とをそれらの接触状態でア
ニールす′ることによって固相成長し形成される。(e) Function: The polycrystalline silicon used in the present invention is annealed by annealing the conductive amorphous silicon layer and the non-doped amorphous silicon layer, that is, the intrinsic amorphous silicon layer in a state where they are in contact with each other. It is formed by solid phase growth.
この場合、前記導電性非晶質シリコン層が、多結晶化の
ための核を発生する機能を果たすため、前記臭性非晶質
シリコンは、低温のアニールによって容易に再結晶化さ
れる。In this case, since the conductive amorphous silicon layer functions to generate nuclei for polycrystallization, the odorous amorphous silicon is easily recrystallized by low-temperature annealing.
又、前記多結晶シリコンの表面は、前記アニール後、前
記導電性非晶質シリコンの配置側からエツチングされる
ことによって、前記アニールによって前記導電性非晶質
シリコンから前記真性非晶質シリコンに拡散したドーパ
ントによる薄膜トランジスタ特性への影響を除去するこ
とができる。Further, after the annealing, the surface of the polycrystalline silicon is etched from the side where the conductive amorphous silicon is placed, so that the annealing causes diffusion from the conductive amorphous silicon to the intrinsic amorphous silicon. The influence of the dopant on the characteristics of the thin film transistor can be removed.
（へ） 実施例
第１図は、本発明の製造方法を説明するための第１の実
施例である半導体装置の製造工程断面図で、工程順に示
している。(F) Embodiment FIG. 1 is a cross-sectional view of the manufacturing process of a semiconductor device, which is a first embodiment for explaining the manufacturing method of the present invention, and is shown in the order of the steps.
同図（ａ）に示される第１工程では、絶縁基板からなる
支持基板（１０）上に 導電性非晶質シリコン層である
ｎ型非晶質シリコン層（１１）と、ノン・ドーピングの
真性非晶質シリコン層（１２）とを接触するように積層
形成する。真性非晶質シリコン層（１２）とｎ型非晶質
シリコン層（１１）の積層状態から成る半導体薄膜（１
３）は、例えばプラズマＣＶＤ法やスパッタ法などによ
って形成され得る。In the first step shown in Figure (a), an n-type amorphous silicon layer (11) which is a conductive amorphous silicon layer and a non-doped intrinsic layer are formed on a support substrate (10) made of an insulating substrate. The amorphous silicon layer (12) is laminated so as to be in contact with the amorphous silicon layer (12). A semiconductor thin film (1) consisting of a laminated state of an intrinsic amorphous silicon layer (12) and an n-type amorphous silicon layer (11).
3) can be formed by, for example, a plasma CVD method or a sputtering method.
具体的な形成条件としては、例えば、プラズマＣＶＤ法
による真性非晶質シリコン層（１２）の場合、一基板温
度を３００−５００℃の範囲内で設定し、反応ガスとし
てシリコン化合物のシランガスなどを用いた。膜厚は約
１．５μｍである。またｎ型非晶質シリコン層（１１）
の場合では、シランガスなどの反応ガスに導電型決定元
素であるリンを含む７オスフインガスなどの不純物ガス
を添加し、基板温度として３００−４００℃、膜厚を約
５００人とした。特にｎ型非晶質シリコン層（１１）中
のリン濃度は２Ｘ１０’９ｃｍ””になるように制御し
た。As for specific formation conditions, for example, in the case of the intrinsic amorphous silicon layer (12) formed by the plasma CVD method, one substrate temperature is set within the range of 300 to 500°C, and a silicon compound such as silane gas is used as the reaction gas. Using. The film thickness is approximately 1.5 μm. Also, the n-type amorphous silicon layer (11)
In this case, an impurity gas such as 7-osphin gas containing phosphorus, which is a conductivity type determining element, was added to a reactive gas such as silane gas, and the substrate temperature was set at 300-400° C. and the film thickness was set at about 500°C. In particular, the phosphorus concentration in the n-type amorphous silicon layer (11) was controlled to be 2×10'9 cm''.
本実施例では、導電型決定元素としてリンを用いたが、
その他の元素であってもよく、例えばｐ型とする場合で
は、ボロンであってもよい。In this example, phosphorus was used as the conductivity type determining element, but
Other elements may be used; for example, in the case of p-type, boron may be used.
同図（ｂ）に示される第２工程では、前記半導体薄＠（
１３）を３５０〜５００℃の範囲内で数時間から１０時
間程度アニールする。これにより、半導体薄膜（１３）
は多結晶シリコン膜（１４）に変質される。In the second step shown in the same figure (b), the semiconductor thin @(
13) is annealed within the range of 350 to 500°C for several hours to about 10 hours. As a result, the semiconductor thin film (13)
is transformed into a polycrystalline silicon film (14).
次に同図（ｃ）に示される第３工程では、ゲート絶縁膜
（１５）を形成した後に ゲート用電極（１６）を形成
する。Next, in the third step shown in FIG. 3(c), a gate electrode (16) is formed after forming a gate insulating film (15).
同図（ｄ）に示される第４工程では、ソース、ドレイン
電極近傍の多結晶シリコン膜（１７）に図中の矢印で示
す方向から、イオン注入法によりリンの注入を行い、そ
の後アニールしリンの活性化を行う。In the fourth step shown in Figure (d), phosphorus is implanted into the polycrystalline silicon film (17) near the source and drain electrodes from the direction shown by the arrows in the figure, and then annealed. Activation.
次に 同図（ｅ）に示される第５工程では、後工程でド
レイン電極、ソース電極を形成するため、ゲート絶縁膜
（１５）にコンタクトホール（１８）を設ケる。Next, in a fifth step shown in FIG. 2(e), a contact hole (18) is formed in the gate insulating film (15) in order to form a drain electrode and a source electrode in a later step.
最後に、同図（ｆ）に示される第６エ程では、ソース電
極（１９）及びドレイン電極（２ｏ）の各金属電極を形
成する。Finally, in the sixth step shown in FIG. 6(f), metal electrodes of a source electrode (19) and a drain electrode (2o) are formed.
尚、前記第２工程において、アニールによる導電性非晶
質シリコン（１１）から真性非晶質シリコン（１２）へ
のリン拡散が発生するものの、その濃度は、多結晶シリ
コン（１４）の下層でのみ高い。従って、本実施例にお
ける薄膜トランジスタのように動作時にチャネルが多結
晶シリコン（１４）の上層に発生するような場合、前記
濃度分布による影響は殆ど受けない。In the second step, phosphorus diffusion occurs from the conductive amorphous silicon (11) to the intrinsic amorphous silicon (12) due to annealing, but the concentration is lower than that in the lower layer of the polycrystalline silicon (14). Only high. Therefore, in the case where a channel is generated in the upper layer of polycrystalline silicon (14) during operation, as in the thin film transistor of this embodiment, there is almost no influence from the concentration distribution.
次に、第２図に本発明製造方法による第２の実施例を示
す。Next, FIG. 2 shows a second embodiment according to the manufacturing method of the present invention.
同図（ａ）で示す第１工程では、絶縁基板からなる支持
基板（２１）上にノン・ドーピングの真性非晶質シリコ
ン層（２２）とｎ型非晶質シリコン層（２３）とを接触
するように積層形成される。真性非晶質シノツン層（２
２）とｎ型非晶質シリコン層（２３）の積層状態から成
る半導体薄膜（２４）は、例えばプラズマＣＶＤ法やス
パッタ法などによって形成され得る。具体的なこれら形
成条件は、前述した第１の実施例と同様である。In the first step shown in FIG. 5(a), a non-doped intrinsic amorphous silicon layer (22) and an n-type amorphous silicon layer (23) are brought into contact with each other on a support substrate (21) made of an insulating substrate. Laminated layers are formed as shown. Intrinsic amorphous layer (2
The semiconductor thin film (24) consisting of a laminated state of 2) and an n-type amorphous silicon layer (23) can be formed by, for example, a plasma CVD method or a sputtering method. These specific forming conditions are the same as in the first embodiment described above.
又、本実施例でも、導電型決定元素としてリンを用いた
が、その他の元素であってもよく、例えばｐ型とする場
合では、ボロンであってもよい。Also in this example, phosphorus was used as the element determining the conductivity type, but other elements may be used. For example, in the case of p-type, boron may be used.
同図（ｂ）に示す第２工程では、前記半導体薄膜（２４
）を３５０−５００℃の範囲内で数時間から１０時間程
度アニールする。本実施例では、アニール温度は５００
℃とし、アニール時間は５時間とした。In the second step shown in FIG. 6(b), the semiconductor thin film (24
) is annealed within the range of 350-500°C for several hours to about 10 hours. In this example, the annealing temperature is 500
℃, and the annealing time was 5 hours.
この結果、半導体薄膜（２４）は、真性非晶質シリコン
層（２２）とｎ型非晶質シリコン層（２３）の積層状態
から、多結晶シリコン膜（２５）に固相成長する。As a result, the semiconductor thin film (24) grows from the stacked state of the intrinsic amorphous silicon layer (22) and the n-type amorphous silicon layer (23) into a polycrystalline silicon film (25) in a solid phase.
さらに、本工程のアニールによって、ｎ型非晶質シリコ
ン層（２３）の導電型決定元素が、真性非晶質シリコン
層（２２）に向かって拡散している。Furthermore, due to the annealing in this step, the conductivity type determining element of the n-type amorphous silicon layer (23) is diffused toward the intrinsic amorphous silicon layer (22).
次に同図（ｃ）で示す第３工程では、当該半導体装置の
チャネルと成る部分（イ）の多結晶シリコン膜（２５）
の表面近傍をエツチング除去する。Next, in the third step shown in FIG.
Remove the area near the surface by etching.
このエツチングは、前記導電型決定元素が高濃度に含有
する前記表面近傍を除去するためである。実施例では、
多結晶シリコン膜（２５）の表面から約１μｍの深さま
でエツチングした。The purpose of this etching is to remove the area near the surface where the conductivity type determining element is contained in a high concentration. In the example,
Etching was performed to a depth of about 1 μm from the surface of the polycrystalline silicon film (25).
同図（ｄ）に示す第４工程では、多結晶シリコン膜（２
５）上にゲート用及びパッシベーション用の絶縁膜（２
６）を形成し、さらにソース、ドレイン電極のコンタク
ト部となる絶縁膜（２６）をエツチング除去したもので
ある。絶縁膜（６）の材料は、シリコン酸化膜や窒化シ
リコンなどである。これら絶縁膜（２６）は、プラズマ
ＣＶＤ法や常圧ＣＶＤ法などの従来の形成条件によって
得られるものと同様である。In the fourth step shown in FIG. 3D, a polycrystalline silicon film (2
5) Place an insulating film (2) for gate and passivation on top.
6) and then etched away the insulating film (26) which will become the contact portion of the source and drain electrodes. The material of the insulating film (6) is silicon oxide film, silicon nitride, or the like. These insulating films (26) are similar to those obtained by conventional forming conditions such as plasma CVD method or atmospheric pressure CVD method.
最後に同図（ｅ）に示す第５工程では、当該半導体装置
のゲート電極（２７）、ドレイン電極（２８）、ソース
電極（２９）を形成した後、パターニングする。かよう
な電極材料は、アルミニュームやクロムなどの金属膜を
蒸着することによって形成される。Finally, in the fifth step shown in FIG. 6(e), the gate electrode (27), drain electrode (28), and source electrode (29) of the semiconductor device are formed and then patterned. Such electrode materials are formed by depositing a metal film such as aluminum or chromium.
尚、特に本発明による半導体装置の製造方法においては
、第２図（ｃ）で示された工程のエツチング深さを制御
することは重要である。第３図は、実施例におけるアニ
ール前後の、前記半導体薄膜の表面からの深さに対する
リン濃度の分布状態を示す曲線図である。分析方法とし
ては、２次イオン質量分析法を用いた。図中の破線はア
ニール前のリン濃度を示し、実線はアニール後のもので
ある。アニール前は、ｎ型非晶質シリコン層（２３）の
膜厚に相当する約５００人にのみリンが検出されている
。これに対してアニール後では、リン濃度がｌＸｌ０”
ｃｍ−”以上となっている部分は、１μｍの深さにま
で達している。この結果から、第２図（Ｃ）示された第
３工程では、前述したように多結晶シ」コン膜（２５）
を その表面から１μｍの深さまでエツチング除去した
。このようなリン濃度の分布状態は、アニール温度及び
アニール時間によって変化する。In particular, in the method of manufacturing a semiconductor device according to the present invention, it is important to control the etching depth in the step shown in FIG. 2(c). FIG. 3 is a curve diagram showing the distribution state of phosphorus concentration with respect to the depth from the surface of the semiconductor thin film before and after annealing in the example. Secondary ion mass spectrometry was used as the analysis method. The broken line in the figure shows the phosphorus concentration before annealing, and the solid line shows the concentration after annealing. Before annealing, phosphorus was detected only in about 500 layers, which corresponds to the thickness of the n-type amorphous silicon layer (23). On the other hand, after annealing, the phosphorus concentration is lXl0”
The portion where the depth is 1 μm or more reaches a depth of 1 μm. From this result, in the third step shown in FIG. 2(C), the polycrystalline silicon film ( 25)
was removed by etching to a depth of 1 μm from the surface. Such a distribution state of phosphorus concentration changes depending on the annealing temperature and annealing time.
本実施例では、かかるエツチング深さとして、リン濃度
がｌＸｌ０”ｃ「”以上の部分をエツチング除去したが
、これに拘束されるものではなく、アニール条件を考慮
するとともに製作する半導体装置に要求される特性に合
わせて制御すればよい。In this example, the etching depth is such that a portion with a phosphorus concentration of 1Xl0"c" or more is etched away, but the etching is not limited to this. It can be controlled according to the characteristics.
本実施例による半導体装置の製造方法によれば、アニー
ルに要する温度が精々５００℃であるため低コストのガ
ラス基板が使用できる。さらに、本製造方法によればコ
ンタクト部にのみ高いリン濃度を含有したｎ型多結晶シ
リコンが形成されることになり、ソース電極やドレイン
電極と良好なオーミック特性が、多結晶シリコン膜（２
５）に対して得られる。このことは、従来のイオン注入
などの複雑な工程によるドーピングを不要とし、歩留ま
りの向上が計れる。According to the method for manufacturing a semiconductor device according to this embodiment, since the temperature required for annealing is at most 500° C., a low-cost glass substrate can be used. Furthermore, according to this manufacturing method, n-type polycrystalline silicon containing a high phosphorus concentration is formed only in the contact portion, and good ohmic characteristics with the source and drain electrodes can be obtained from the polycrystalline silicon film (2
5). This eliminates the need for doping through complicated steps such as conventional ion implantation, and can improve yield.
（ト） 発明の効果
本発明の半導体装置製造方法によれば、工程途中で要す
る最高温度が精々５００℃以下であるため石英などの高
価な基板を用いる必要がなく低コストが可能となる。こ
のことは、工程の簡略化と歩留まりの向上が計れる。(G) Effects of the Invention According to the semiconductor device manufacturing method of the present invention, since the maximum temperature required during the process is at most 500° C. or less, there is no need to use an expensive substrate such as quartz, making it possible to reduce costs. This can simplify the process and improve the yield.
また、本発明の半導体装置製造方法によれば、アニール
時に導電性非晶質シリコンから真性非晶質シリコンに拡
散したドーパントによる薄膜トランジスタ特性への影響
を除去することができる。Further, according to the semiconductor device manufacturing method of the present invention, it is possible to eliminate the influence on thin film transistor characteristics due to dopants diffused from conductive amorphous silicon to intrinsic amorphous silicon during annealing.
第１図は本発明製造方法を説明するための半導体装置製
造工程断面図、第２図は本発明製造方法を説明するため
の半導体装置工程断面図、第３図はアニール前後の半導
体薄膜の表面からの深さに対するリン濃度の分布状態を
示す。
第２図
第１図FIG. 1 is a cross-sectional view of a semiconductor device manufacturing process for explaining the manufacturing method of the present invention, FIG. 2 is a cross-sectional view of a semiconductor device manufacturing process for explaining the manufacturing method of the present invention, and FIG. 3 is a surface of a semiconductor thin film before and after annealing. This shows the distribution of phosphorus concentration with respect to depth. Figure 2 Figure 1
Claims (2)
ゲート絶縁膜、ゲート電極からなる薄膜トランジスタの
製造方法に於て、前記多結晶シリコン膜は、導電性非晶
質シリコン層と真性非晶質シリコン層とをそれらの接触
状態でアニールすることによって形成されることを特徴
とする薄膜トランジスタの製造方法。(1) A polycrystalline silicon film layered on a support substrate,
In the method for manufacturing a thin film transistor comprising a gate insulating film and a gate electrode, the polycrystalline silicon film is formed by annealing a conductive amorphous silicon layer and an intrinsic amorphous silicon layer in a state where they are in contact with each other. A method for manufacturing a thin film transistor, characterized in that:
シリコン膜は、前記真性非晶質シリコン層と前記導電性
非晶質シリコン層とをこの順序で積層し、それらの接触
状態でアニールした後、その表面が前記導電性非晶質シ
リコン層の配置側からエッチングされて形成されること
を特徴とする薄膜トランジスタの製造方法。(2) In the manufacturing method according to claim 1, the polycrystalline silicon film is formed by laminating the intrinsic amorphous silicon layer and the conductive amorphous silicon layer in this order, and contacting them. 1. A method of manufacturing a thin film transistor, wherein the thin film transistor is formed by annealing the conductive amorphous silicon layer, and then etching the surface from the side where the conductive amorphous silicon layer is placed.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336590A JPH0488642A (en) | 1990-07-31 | 1990-07-31 | Manufacture of thin film transistor |
| US07/738,201 US5318919A (en) | 1990-07-31 | 1991-07-30 | Manufacturing method of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336590A JPH0488642A (en) | 1990-07-31 | 1990-07-31 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488642A true JPH0488642A (en) | 1992-03-23 |
Family
ID=16472820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20336590A Pending JPH0488642A (en) | 1990-07-31 | 1990-07-31 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488642A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6692981B2 (en) | 2000-09-25 | 2004-02-17 | National Institute Of Advanced Industrial Science And Technology | Method of manufacturing a solar cell |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
-
1990
- 1990-07-31 JP JP20336590A patent/JPH0488642A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US7148542B2 (en) | 1992-02-25 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| US7649227B2 (en) | 1992-02-25 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| US6692981B2 (en) | 2000-09-25 | 2004-02-17 | National Institute Of Advanced Industrial Science And Technology | Method of manufacturing a solar cell |
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