JPH0473622B2

JPH0473622B2 -

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Publication number: JPH0473622B2
Application number: JP59077671A
Authority: JP
Priority date: 1983-08-12
Filing date: 1984-04-19
Publication date: 1992-11-24
Also published as: JPS6047444A; DE3485201D1; EP0133466B1; US4593363A; EP0133466A3; EP0133466A2

Description

【発明の詳細な説明】

［産業上の利用分野］本発明は、VLSI技術を使用して基板チツプ上
に収容される回路構造の設計に係り、特に分割さ
れたチツプ領域の副領域に回路要素又は基本回路
を配置すること並びにこれらの回路要素又は基本
回路間のワイヤ接続の総合的決定すなわち各接続
“ワイヤ”（導線）が通るチツプ副領域及びこれら
の境界を決定することに関する。一般に、水平及び垂直接続用の別個の層並びに
バイア（via）が設けられる。バイアは水平方向
から垂直方向への“曲げ”を可能にするために水
平導線と垂直導線とを相互接続する。回路要素並びに回路網中で基本要素と考えられ
る回路としては、例えば単一トランジスタ、基本
論理ゲート及び双安定回路等があげられる。以
下、回路要素及び基本回路を構成要素と総称する
ことにする。本発明は、矩形状チツプに規則的格子が存在す
るものと仮定し構成要素の位置を格子のセルによ
つて決定するマスタースライス技術（“ゲート・
アレイ”と指称する事もある）に適用可能であ
る。［従来技術］市販の基準を有効に使用し且つ構成要素を導線
によつて相互接続するのに好都合に構成要素を配
置するように構成要素を配置するいくつかの方法
がLSI回路レイアウト設計の分野で知られてい
る。また、基板の利用可能入出力端子と所与の構
成要素との間に配線パターンを確立するいくつか
の技術も知られている。この技術分野のいくつかの刊行物が、所与の面
を区面し特定の基準に従つて切開された領域に収
容されるべき構成要素を割当てる方法が開示され
ている。代表的な論文は次の通りである。 M.A.Breuer“Min−Cut Placement”，
Jouurnal of Design Automation and Falut−
Tolerant Computing，October 1977，pp.343−
362. L.R.Corrigan“Ａ Placement Capability
Based on Partitioning”，Proc.16th DA
Conference，June 1979，pp.406−413. これらの刊行物は、所与の面領域をカツト・ラ
インによつて該面領域により小さな副領域に連続
的に区画し、カツト・ラインを横切らなければな
らない信号の数を最小にするように各新たなカツ
ト・ラインの両側に構成要素を配置する方法を開
示している。構成要素をこのように配置すること
は配線長又は密度が小さくなるので次に続く配線
パターンの設計上有利である。しかし、このよう
な配置はある時点における局所的な特定の状態で
あり、最終的な配線プロセスの総合結果は最適と
はいえない。所与の面に既に配置された構成要素の配線パタ
ーンの設計を改良する提案が次の論文に開示され
ている。 S.J.Hong，R.Nair，E.Shapiro“Ａ Physical
Design Machine”Proceedings International
Conference VLSI−81，Edinburgh，August
1981，pp.267 ff. R.Nair，S.J.Hong，S.Liles，R.Villani，
“Global Wiring on ａ Wire Routing
Machine”，Proc.19th DA Conference，Las
Vegas 1982，pp.224−231. これらの論文に開示されている方法は、所与の
態様で配置された、構成要素の端子間の最良の配
線ルートを見出し、良い配線パターンの設計を行
えるように補助する。しかし、次に続く配線プロ
セスに対して構成要素の初期配置が与える影響が
考慮されておらず、全体として最適なものではな
い。 Proceedings of the 20th Design
Automation Conference at Miami Beach，
1983に発表された“Hierarchical Channel
Router”という題のM.Burstein外の論文には、
２×ｎルーテイング・アルゴリズムが開示されて
いるが、構成要素の配置及びマスタースライス
VLSIレイアウトにおける配線は開示していない。従来のVLSIレイアウト設計の方法は、構成要
素の配置と配線ルーテイングとの２つの段階から
成る。このような方法は、たとえ有効な配置及び
配線技術を使用しても適当なレイアウトいを得る
ことができない。従来のレイアウト・プロセスの
欠点は、配置のための普偏的（万能）な基準が知
られていないことである。［発明が解決しようとする問題点］本発明の目的は、論理回路網の構成要素の配置
と総合配線とが互いに良く適合したVLSI設計方
法を提供することにある。本発明の別の目的は、単一のプロセスで構成要
素の配置と配線レイアウトとを相互に関連付けて
同時的に行うことのできる方法を提供することで
ある。本発明の別の目的は、全体のワイヤ長が短く且
つ配線のオーバフロー総数が小さい構成要素配置
及び配線方法を提供することにある。［問題点を解決するための手段］本発明によれば、マスタ−スライスVLSIチツ
プのレイアウトを設計するために、論理回路網の
構成要素を配置するステツプと、これらの構成要
素を相互接続する配線パターンを決定するステツ
プとを交互に実行する。チツプ領域はこれより寸
法の小さい副領域（セル）に分割され、構成要素
セツトはそれぞれに対応する副領域に適合するサ
ブセツトに分割される。各分割ステツプの後、サ
ブセツト内の構成要素の配置可能判断、セル境界
を横切る副回路網の決定および各副回路網につい
て総合配線の決定がなされる。［実施例］ (A) 定義及び方法の原理次に、本明細書で使用される概念の定義を行
い、然る後に本発明による方法のステツプを概
説する。 (B)定義（第１図参照）LSIチツプ領域はマスタ−
スライス（ゲート−アレイ）技術に従つて平行
な垂直及び水平線によつて総合格子に分割され
るものとする。セル：LSIチツプ領域の矩形部である。セル
はＧ（ｉ，ｊ）で示される。ここで、ｉは行番
号、ｊは列番号である。すべての利用可能セル
のセツトはＧ又はGk（ｋはｋ番目の分割レベ
ル）で示される。基本セル：最も小さなセルである。全チツプ
領域はｐ×ｑ個の基本セルの均一アレイに分割
できる。スーパーセル：分割の中間レベルのセルであ
りさらに分割可能である。すなわち、１つのセ
ルは複数の基本セルを含む。セル・グループ：２×ｎ個のセルから成るグ
ループである。セル・グループはｎ個のセルか
ら成る１つの水平行又は１つの垂直列を縦方向
に分割して2n個のセルを形成するときに生じ
る。セル境界：２つのセル間の水平又は垂直線セ
グメント即ち２つのセルを分離する縁線であ
る。配線トラツク：単一の分離した導体（ワイ
ヤ）のパスである。各セル行又は列はある特定
数の並列配線トラツクだけを収容できる。各水
平セル行ｉはｈ(i)個の配線トラツクを担持で
き、各垂列直セル列ｊはｖ(j)個の配線トラツク
を担持できる。基本データ：四数（ｐ，ｑ，ｈ，ｖ）すなわ
ち基本セルの行及び列の数並びに行当り及び列
当りの配線トラツクの数である。このデータは
基板及びチツプを完全に説明できるので基板デ
ータと呼ぶ。ブロツクド・トラツク：ある回路があるセル
に割当てられているときに該セル内の内部配線
に使用される配線トラツクである。配線トラツ
クの全体数とブロツクド・トラツク数との差の
みがセル境界を横切る外部配線に使用できる。
セルＧ（ｉ，ｊ）については、回路ｘが該セル
に割当てられるとき、水平ブロツクド・トラツ
クの数はBLhx（ｉ，ｊ）で示され、垂直ブロ
ツクド・トラツクの数はBLvx（ｉ，ｊ）で示
される。チヤネル容量：水平又は垂直セル境界を横切
るのに利用できる配線トラツクの数である。こ
れは配線トラツクの総数からどちらかの隣接セ
ル中のブロツクド配線トラツクの数を差し引い
たものに等しい。総合配線：配置の各レベルにおいて及び配線
回路網の各副回路網について、副回路網が通る
セル及び境界を決定することである。従つて、
総合配線は回路網のどの導体（ワイヤ）が各セ
ル境界を横切るかを示す。各セル境界における
並列導体の具体的順序は総合配線では決定され
ないが次に続く最終的配線プロセス（正確な埋
め込み）において行なわれる。形状関数：１つのチツプに配置されるべき各
回路（構成要素）ｘについて、形状関数sh(x)＝
（ａ，ｂ）はａ×ｂ個の基本要素から成る矩形
アレイを当該回路のために用意しなければなら
ないことを示す。多くの回路では、形状関数は
ah(x)＝（１、１）である。すなわち、多くの回
路は１つの基本セルを必要とするだけである。副回路網：１つのチツプの全体の回路網は複
数の副回路網（以下サブネツトと略称す）を含
む。各サブネツトは全回路（構成要素）のサブ
セツトとこれらの相互接続手段とから成る。相
互接続手段は１つの総体として取扱われる。相
互接続手段は組合されて１つの共通の機能を果
たすからである。リーガル位置：特定の回路（構成要素）はど
のセルにでも任意に配置できるわけではなくリ
ーガル位置と指称されるチツプの選択されたセ
ル（位置）にのみ配置できる。すなわち、特定
の入力／出力回路はチツプの縁位置にのみ配置
すべきである。回路ｘのための正当位置セツト
はLP(x)で示される。sh(x)＝（１、１）ならば、
LP(x)はｘについての許容位置の上左すみセル
のセツトである。ネツト−リスト：論理設計の結果得られる回
路網は、回路（構成要素）のセツトＸ＝［ｘ(1)、
(2)、……ｘ(n)］とサブネツトのセツトＥ＝［ｅ
(1)、ｅ(2)、……ｅ(m)］とを含む。ここで、各サ
ブネツトは回路（構成要素）セツトのサブセツ
トと同じである。一対のセツト（Ｘ、Ｅ）は総
合配線に必要な論理回路網についてのすべての
情報を含み、計算機の記憶装置にリスト構造と
して記憶することができ、ネツト−リストと指
称される。配置データ：すべての回路ｘについての関数
sh(x)（形状関数）、LP(x)（正当位置セツト）並
びにBLhx及びBLvx（水平及び列直ブロツクド
配線トラツクの数）は配置データを構成する。
これらは、実際の配置が行われる前に既に利用
可能である。配置可能判断：この判断は意図した回路網分
布が正しいか否かすなわち回路サブセツトのす
べての回路（構成要素）を該回路サブセツトが
割当てられるスーパーセルの正当位置に配置で
きるか否かを試験する。 (A2) 本発明による構成要素配置配線方法の原理全チツプ面領域から始めて、基板は連続ス
テツプによつてより小さな副領域に分割さ
れ、チツプに収容されるべき構成要素はこれ
らの副領域に割当てられる。これは公知の配
置原理である。しかし、構成要素の配置を完全に終了した
後最終段階で配線パスを決定するかわりに、
本発明による方法は、構成要素の配置と総合
配線とを同時に行うものである。繰返プロセ
スの各分割ステツプの後、分割の対応するレ
ベルにおける総合配線が決められる。構成要
素の配置と総合配線を交互に行うことによ
り、構成要素の分布と配線とを互いにより良
く適合させることができ、全チツプ回路網の
設計をより円滑に行うことできる。構成要素の配置に対する制限は、回路形
状、リーガル位書、及び内部配線に対する条
件である。配線に対する制限は、各セル境界
における利用可能チヤネル容量並びに各セル
に収容できるバイア（ワイヤの曲げを可能に
するための水平配線面と垂直配線面との間の
相互接続）の数である。本発明による方法の実施例は、次のものを入力
として受取る。 (a) 基板データすなわち基本セル行及び列の利用
可能数並びに行及び列当りの配線トラツクの利
用可能数［ｐ、ｑ、ｈ(i)、ｖ(j)］（ここでｉ＝
１……ｐ、ｊ＝１……ｑ）。 (b) ネツト−リストすなわち配置されるべき構成
要素（回路要素／基本回路）Ｘ＝［ｘ(1)…ｘ(n)］
サブネツトＥ＝［ｅ(l)…ｅ(m)］並びにこれらの
相互割当てのリスト。 (c) 配書データすなわち各構成要素についてのリ
ーガル位置LP(x)、形状sh(x)、並びに内部配線
に使用されるワイヤリング・トラツクの数
BLhx及びBLvx。本発明による方法の実施例は、前に概説し且
つ後に詳細に説明するように、上記入力データ
から、各繰返ステツプにおいて当該レベルで存
在するセル構造に対して構成要素配置及び総合
配線を行う。 (A3) 方法ステツプの概説分割階級のあらゆるレベルにおいて、次の
ステツプが実行される。 (a) 現在のセル（すなわちスーパーセル）か
ら新たな２つのセルに得るようにすべての
現在セルが直前に分割と垂直な方向に二分
される。 (b) 各セルに割当てられた回路網もまた２つ
の部分に分割され、その結果得られる２つ
の構成要素サブセツトは対応する２つの新
たなセルに割当てられる。 (c) 構成要素が割当てられた新たなセルに収
容できるか否かを各サブセツトについて判
断するために配置可能分析を行う（形状の
相異並びに当該セルに存在するリーガル位
置を考慮する）。 (d) 各サブネツトについて、サブネツトがど
の新たなセルを通るかを決める。 (e) 各サブネツトについて、各セルを通る最
適配線トラツクを決める。これはサブネツ
トが通るセルのセツトを２×ｎ個のセルの
矩形アレイから成るセル・グループに分割
し、各セル・グループに特定の配線手法を
適用することによつて行われる。 (A4) セル分割及びサブネツトの例示第２図、第３図及び第４図には、ｋ番目
（ｋ次）（第２図）及び（ｋ＋１）番目の分割
が示されている。第２図の各スーパーセルは
第３図及び第４図の新たなセルを得るために
垂直線によつて二分される。第２図において
マークが付されたセルは１つの特定のサブネ
ツトが通るセルを示す。第３図は、これらの
セルが、分割ステツプ後、配線手段を簡単な
ものにするために、いかにして２×ｎ個のセ
ルから成る矩形セル・グループに分割できる
かを示す。第４図は、分割後、いくつかの新
たなセル対（それぞれ１つの古いセルから得
られる）においてサブネツトがセルの一方の
みを通るが他方のセルに接触しないことを示
す。このことは配線を行うときに考慮され
る。 (B) 方法ステツプの詳細次に、分割プロセスの各レベルにおいて実行
されるべき各ステツプについて詳細に説明す
る。 (B1) 回路網及びセル・アレイの分割この設計プロセスはチツプ分割の階級性を
取扱う。各分割はスーパーセルの格子を画定
する。１×１格子であり初期基板と同一の０
分割G0からスタートする。G1は１×２格子
でありG0の最初のカツトの結果である。一
般性を失うことなく、ｑＰであること並び
に最初のカツトが垂直方向であると仮定でき
る。G1（１、１）の寸法はｐ×［ｐ／２］で
あり、G1（１、２）の寸法はｐ×］ｑ／２
［（これらの記号は床及び天井用に使用）であ
り、G2は（［ｐ／２］／］ｐ／２［）−G1の
水平カツト等−の結果である。最後の分割
GLは全セル・アレイＧと同じであり、寸法
は（ｐ×ｑ）である。階級のｋ番目のレベルの配線が完了したも
のとする。この時点において、各スーパーセ
ルGk（ｉ，ｊ）は該セルに割当てられた構成
要素セツトのある特定のサブセツトX^*を有
する。今切開されたGk（ｉ，ｊ）にセツト
X^*が配置可能であることが前の分割ステツ
プによつて確認された。次の動作はセツト
X^*を２つの解体されたセツトx′及びX″に分
割し、これらのセツトをGk（ｉ，ｊ）の得ら
れた断片G^-及びG⁺に割当てることである。
第５図を参照されたい。得られた区画X^*＝X′UX″は次の２つの条
件を満たさなければならない。 (1) X′がG^-に配置可能でなければならず、
X″はG⁺に配置可能でければらない。 (2) 新たに確立されたG^-とG⁺の境界を横切
ると考えられるサブネツトの数は、この境
界を横切る利用可能な配線トラツクの数を
越えてはならない。この区画を得る為に、サブセツトX′及
びX″を連続的に構成する次の自己発見法
を適用する。最初にこれらは空である。
X^Cはこれらと相補的なものである。すな
わち、X^C＝X^*−（X′UX″）である。現在
のステツプにおいて、２つの領域G^-及び
G⁺のうちのどちら（例えばG^-）が割当て
のために利用できるセルをよく多く有して
いるかを判断しなければならない。X^Cの
リストから、X′に加わる最良の候補が選
択される。候補選択のために次の基準を使用する。
X′の場合（優先順位が低いときには、第
１の基準を満たすいくつかの候補が存在す
るときにのみ、次のものを使用する）：
(a) 候補はG^-にリーガル位置を有しなけれ
ばならない。 (b) 候補は左に最も多きな力を有しなけれ
ばならない。注：階級の前のレベルの配線によつて
候補にかかる力が左又は右のどちらかに
作用すかが決まる。配線のためにスーパ
ーセルGk（ｉ，ｊ）を使用し且つ候補に
接続された各ネツトは、Gk（ｉ，ｊ）の
右又左のどちらの境界を横切るかに応じ
て力に対して目標点を付加する。また、
Gk（ｉ，ｊ）がすでに分割されていれ
ば、そこに分布され且つ候補と接続され
た回路は力に目標点を付加する。 (c) 候補に既にX″に受け入れられた構成
要素に接続するネツトの数が最小である
こと (d) 候補に対するG^-中の受入れ可能位置
が最大であること。セツトX′及びX″が構成された後、新たな境界
を横切るサブネツトの数が利用可能配線トラツク
の数と比較される。切開されたサブネツトの数を
低減するために対交換ルーチンを使用できる。階級の最終レベルにおいてのみ利用可能配線ト
ラツクの数を計算できる。中間レベルにおいて
は、回路が配置されていない間は、カツト境界に
沿つて位置するセルのためのBLマトリツクスか
らブロツクド・トラツクの数を平均したトラツク
の数の発見的予測を使用できるだけである。回路のセツトX^*を２つのサブセツトに分割す
るための２つの条件にはいくつか注意すべき点が
ある。条件(1)は命令（義務）である。割当ての１
つが配置不可能と判明した場合、次の(a)(b)２つの
選択の途がある。 (a) 分割を変更する。 (b) 前のレベルから回路の整合を行う。
X^*は最初Gk（ｉ，ｊ）に配置可能であ
る。この整合は次のレベルで行うことが
できるが、この場合、いくつかのマルチ
セル回路を新たな境界で切開できる。こ
の状態が第６図に示されている。条件(2)は命令（義務）ではない。これ
は階級のレベルに依存する。ただし、ま
さに最初のカツトのときには義務であ
る。階級の低いレベルでは、条件(2)のわ
ずかに違反してもよい。違反すると、中
間配線階段でオーバーフローが生じる
が、最終的にオーバーフローしたサブネ
ツトは波伝搬手順によつて二者択一のル
ートを選択できる。 (B2) 配置可能分析チツプの各分割及びこれに対応した回路網
の分割（区画）後、配置可能性に対してリー
ガル位置マトリツクス（LP）によつて課せ
られる制限によりリーガル配置が禁止される
か否かを決めなければならない。ここでは、
これらの割当てがすべて許容されるか否かす
なわちこれらの割当てによつて最終的にリー
ガル配置を行うことができるか否かを判定す
る処理手順を説明する。スーパーセルGk（ｉ，ｊ）を処理中であ
り、X^*がこれに割当てられた回路セツトで
あるものとする。 (1) X^*の各ｘについて形状関数がsh＝（１、
１）であるときすぬわち各回路が単一基本
セルより多くないセルを使用するときに
は、完全な整合の存在を試験するために
Hopcroft−Karpによる処理手順を使用で
きる。HIAM Jounal of Computing、
1973、pp.225−231に発表されたこの処理
手順は、（（Ｍ＋Ｎ）×N²）のステツプを要
するのみで二部分から成るグラフに対する
最大整合を検出する。ここで、Ｍは縁の数
及びＮは頂点の数である。対応するグラフ
は次のように定義される。ＣがGk（ｉ，
ｊ）の基本セルｃのセツトを示し、Ｕが対
のセツトを示すものとすると、Ｕ＝［ｘ、
ｃ］である。ここで、各ｘはX^*の要素で
あり、ｃはｘに対するリーガル位置セルを
示す。かくして、整合の問題は、二部分か
ら成るグラフ〓＝（x^*、ｃ、Ｕ）に対する
完全な整合が存在するか否かを検出するこ
とに帰する。 (2) 上述の条件が保持されなければ、すなわ
ちいくつかの回路がマルチセル回路でなけ
れば、配置可能性能の問題は二部分から成
るグラフの整合の問題に変換するとはでき
ない。X^*の回路は単一セル回路又はマル
チセル回路にするとができなければ、２つ
の解体セツト、すなわちすべての単一セル
回路を含むセツトXSと、すべてのマルチ
セル回路を含むセツトXMとに分割され
る。配置可能分析の重要部分は、マルチセル
回路の整合である。この問題は“ブツク
型”の記号を使用することによつて非常に
簡単なものになる。理論回路網の回路はブツクに分割され
る。同じブツクの回路は物理的性質が同じ
である（これらは同じ部品番号が付され
る）これらはチツプ上にリーガル位置の同
じセツトを有する。すなわち、回路ｘ及び
ｙが同じブツク型ならば、LP(x)＝LP（ｙ）
及びsh(x)＝sh(y)である。このことはまた回
路ｘ及びｙが変換可能であることを意味す
る。ｒ個の異なつた多重セル・ブツクＢ(1)、
Ｂ(2)…Ｂ(r)が存在するものとする。XMの
回路は解体セツトＸ(1)、Ｘ(2)…ｘ(r)に分割
される。ここで、Ｘ(i)はブロツクＢ(i)の多
重回路セツトである。当然のことながら、
同じブツクから得られた回路は同じ形状を
有しているので、形状sh（Ｂ(j)）を示すこ
とができる。また、ブツクは寸法に従つて順序付けら
れる。すなわち、ｉ＞ｊならばsh（Ｂ(i)）＞
sh（Ｂ(j)）である。整合処理手段は、バツクトラツキング構
成に組識されたXMの整合並びにこれに続
く上述のHopcroft−Karp処理手段による
XSの整合試験のための余すところのない
徹底的な探索である。 VPを各要素がGk（ｉ，ｊ）中の異なつ
た基本セルに対応するブール・ベクトルと
する。VP［ｐ］＝真ならば、対応するセル
が占有されていると考えられる。VP［ｐ］
＝擬ならば、対応するセルは配置自由であ
ると考えられる。Ｐ(i)がＸ(i)＝［ｘ（ｉ、ｌ）、ｘ（ｉ、２）
…、ｘ（ｉ、ｋ）］に対する配置ベクトルを
示すものとする。Ｐ(i)はｋに等しい長さを
有し、Ｐ(i)の各要素がＣに属するセルに対
応する。Ｐ(i)［ｊ］＝ｃならば、回路ｘ
（ｉ，ｊ）の上左すみがセルｃに配置され
る。ブロツクＢ(i)に対する“次”配置ベクト
ルを検出する配置関数PLC（VP、Ｐ(i)）
を決定する。その値NP(i)＝PLC（VP、Ｐ
(i)）は次の３つの特製を有する配置ベクト
ルを生じさせる。 (1) Ｘ(i)に属する回路がNP(i)によつて示さ
れる位置に配置されれば、これらの回路は
不使用セルを占有するだけであり（不使用
セルは有効位置ベクトルVPによつて示さ
れる）Ｘ(i)に属する２つの回路は同じセル
を占有しない。 (2) NP(i)は昇順でなければならない。ｊ＞
ｋならばNP(i)［ｊ］＞NP(i)［ｋ］であ
る。 (3) 辞書編纂順を使用して、NP(i)はＰ(i)
“より小さい”特性(1)及び(2)を有する“最
も小さな”配置ベクトルである。３つの特性すべてを有する新たな配置ベ
クトルが検出されなければ、PLC（VP、
Ｐ(i)）はオールゼロのベクトルを生じさせ
る。 HKA（VP、XS）は（VPによつて示さ
れる）不使用セルと回路XSとの間に完全
な整合を検出できるか否かを判断するため
にHopcroft−Karp処理手順を使用するブ
ール関数を示す。 REM（VP、Ｐ(i)）はＰ(i)に属するセル
が使用されないことを示すようにVPをセ
ツトする関数である。 ADD（VP、Ｐ(i)）はＰ(i)に属するセル
が使用されることを示すようにVPをセツ
トする関数である。第７図に示されたフローチヤートは、上
で定義した関数を使用して、配置可能分析
を完了するのに必要なステツプを示す。上述のバツクトラツキング処理手順は指
数関数的な最悪の実行時間を要する。しか
し、配置可能性の制限の特性に帰因して、
最悪の場合の例は、整合されるべき回路及
びセルの数が少い階級の非常に低いレベル
においてのみ遭遇する。回路の数が多い場
合には、候補位置LPの数も多い。従つて、
多くの整合が存在し、バツクトラツキング
構成中の探索木を最初に歩いた後１つのこ
のような整合が通常存在する。余りのない
徹底した探索でさえはやく終了するほど整
合の問題が小さいとともに整合の完全な探
索が必要になることが判明した。（行われ
た実験によると、完全な探索を必要とする
最大の場合は、10個の回路が16個のセルに
整合されるべきときであつた）。 (B3) 寸法が２×ｎのセル・グループ内の配線頂
（A3）において説明したように、サブネツト
に関連したセルのセツトは、配線プロセスの
ために幅が２個のセルで長さがｎ個のセルの
領域すなわちセル・グループの場合、レイア
ウト設計の配線部分は比較的簡単なケースす
なわち２×ｎ格子内の配線になる。２×ｎ配線処理手段は２×ｎ格子に位置す
る要素のセツトを相互接続する最小コスト木
を検出する。この処理手段のための入力は次
のものから成る。 (a) ２×ｎ格子の要素の位置： ELは２×ｎブール・マトリスクである。
EL［ｉ、ｊ］＝真ならば、対応するセルは
１つの要素を含む。注：（EL［１、１］VEL［２、１］＝真）
並びに（EL［１、ｎ］VEL［２、ｎ］＝真）
と仮定する。 (b) 障壁コスト (1) VCは垂直障壁コストを記憶するＮ要
素ベクトルであり、VC(j)はワイヤがセ
ルＧ（１、ｊ）とセルＧ（２、ｊ）との間
を横切るときに付加しなければならない
コストを示す。 (2) HCは水平障壁コストを記憶する２×
（ｎ−１）マトリクスである。HC（ｉ，
ｊ）はワイヤがセルＧ（ｉ，ｊ）とセル
Ｇ（ｉ、ｊ＋１）との間の境界を横切る
ときに付加されなければならないコスト
を示す。注：障壁コストが所定数よりも大きけ
れば、対応する障壁がブロツクされ、ワ
イヤはこのセル境界を通ることはできな
い。マトリクスVC及びHCはコシト関数を示す。
これらはチヤネル容量並びにセル及びその境界の
ビア状態を反映する。HC（ｉ，ｊ）はセルＧ
（ｉ，ｊ）とＧ（ｉ、ｊ＋１）との間の境界を横切
るトラツクの数の減少関数である。しかし、VC
の設定は“ビア・コスト”を反映する。これは、
ワイヤがこの境界を横切ればセルＧ（１、ｊ）及
びＧ（２、ｊ）の１方又は双方において絶対に曲
がるからである。VC及びHCの値を選択しなけ
ればならない。選択は、ランダムに発生する２×
ｎ配線問題に関する一連の実験結果に基いて行わ
れる。 HC（ｉ，ｊ）＝１／CP（ｉ，ｊ）にセツトする
のがよい。ここで、CP（ｉ，ｊ）はセルＧ（１、
ｊ）とＧ（２、ｊ）との間の境界を横切る自由配
線トラツクの数である。また、VC(j)＝（１／CP
(j)）＋V^-1/2にセツトするのがよい。ここで、CP
(j)はセルＧ（１、ｊ）とＧ（２、ｊ）の間の利用可
能配線トラツクの数であり、ＶはセルＧ（１、ｊ）
又はＧ（２、ｊ）の一方に配置できるビアの数で
ある。この数は、D.T.Lee et al：“Number of
Vias：Ａ Control Parameter for Global
Wiring of High−Density Chips”IBM
Journal ｆ Research and Development、
Vol.25、No.４、1981、pp.261−271に記載された
方法に従つて決定できる。注：この項の説明は２×ｎセル・グループの長
手方向が水平方向である場合についてのものであ
る。この処理手順は、第３図及び第４図に示され
ているもののように長手方向が垂直方向であるセ
ル・グループにも適用可能なものはもちろんであ
る。これらの場合、“水平方向”及び“垂直方向”
という用語は本項においては交換されなければな
らない。２×ｎ配線処理手順の結果は、最小相互接続木
の記述又は木を検出できななつたことを示すもの
である。２×ｎ配線処理手順はA.V.Aho et al：
Rectilinear Steiner Trees：Efficient Special
−Case Algorithms.Networks、Vol.7、1977、
pp.37−58に記載された処理手順の修正である。
本明細書で開示する処理手順は境界（マトリクス
VC及びHC）を横木ることに関連した任意のコ
スト関数の問題を解くものであるのに対し、上記
刊行物に開示された処理手順はこれらのコストを
すべて１と仮定している。２×ｎ配線処理手段を示すために、次の記号が
必要である。 (a) T₁(n)はセルＧ（ｉ，ｊ）及びセルＧ（１、
ｎ）中に配置されるすべての要素を相互接
続する最小コスト木を示す（ただしｊ＜
ｎ）。 (b) T₂(n)はセルＧ（ｉ，ｊ）及びセルＧ（２、
ｎ）中に配置されるすべての要素を相互接
続する最小コスト木を示す（ただしｊ＞
ｎ）。 (c) T₃(n)はセルＧ（１、ｎ）及びＧ（２、ｎ）
とセルＧ（ｉ，ｊ）とに配置されるすべて
の要素を相互接続する最小コスト木を示す
（ただしｊ＜ｎ）。 (d) T₄(n)は２つの異なる木T′及びT″から成
る最小コスト森を示す。T′はセルＧ（１、
ｎ）を使用し、T″はセルＧ（ｉ，ｊ）を使
用する。セルＧ（ｉ，ｊ）（ただしｊ＜ｎ）
中に配置された要素のセツトはT′及び
T″のいずれか一方によつて相互接続され
る（このことは子は後に接合されなければ
ならないことを意味する）。 (e) EX_jは４要素ブール・ベクトルである。
EX_jは［ｚ］＝擬はT_z(j)が使用できないこ
とを示す（Ｚ＝１、２、３、４）。 (f) CST_jは４要素スペクトルである。CST_j
［ｚ］はT_z(j)のコストを記憶する。次に示すものは、２×ｎセルグループに
対する最小コスト配線木を決定するAPL
処理手順である。 (1) T₁(1)、T₂(1)、T₃(1)、T₄(1)を計算； EX₁及びCST₁を計算； (2) ［ｊ；＝２］にセツト； (3) T₁(j)、T₂(j)、T₃(j)、T₄(j)を計算；対応するEX_j及びCST_jを計算； (4) ［ｊ；＝＋１］にセツト； (5) IF［ｊｎ］THEN GOTO(3)； (6) IF［（EL［１、Ｎ］＝TRUE）∧ （EL［２、Ｎ］＝FALSE∧（EX_N［１］
＝TRUE）］THEN EXITそして最小
コスト木がT₁（Ｎ）に等しいことを示
す。 (7) IF［（EL［１、Ｎ］＝FALSE∧（EL
［２、Ｎ］＝TRUE）∧（EX_N［２］＝
TRUE）］THEN EXITそして最小コ
スト木がT₂（Ｎ）に等しいことを示す。 (8) IF［（EL［１、Ｎ］＝TRUE）∧（EX_N
［３］＝TRUE）］THEN Ｅ XITそし
て最小コスト木がT₃（Ｎ）に等しいこと
を示す。 (9) TXITそして相互接続木が存在しない
ことを示す。この処理手順の動作が第８図に示されている。
同様の２×ｎルーテイング・アルゴリズムが“チ
ヤネル・ルーテイング問題”を解決するために使
用されている（M.Burstein、R.Pelevin、
Hierarchics／Channel Router、Integration、
Vol.1、No.１、1983、及びProceedings of 20th
DA Conference、Miami Beach、1983）。第９図は、この処理手順を示すフローチヤート
である。１つの領域内に配線木が存在しなければ、そこ
に含まれるサブネツトは分割階級の対応するレベ
ルにおいて波伝搬技術を使用して埋込む事はでき
ない。波伝搬技術はProceedings International
Conference VLSI−81、Edinburgh、August
1981、pp.267ffに発表された“Ａ Physical
Design Machine”by S.J.Hong et al.、に記載
されている。 (C) 結果及び利点上述した本発明による方法が800までの回路
を有するマスタスライス例について試験され
た。この範囲で構成要素の配置並びに総合配線
に要した時間の平均はＴ＝0.415×n^1.1（秒であ
つた（ｎは回路数）。本発明方法は、従来の構成要素配置及び配線
法と比較して、オーバーフロー・ネツト・カウ
ント、全ワイヤ長及び実行時間をかなり小さく
する。

【表】第１表は、回路数を100から350の範囲としサブ
ネツトの数を回路数の105％に等しいとしたとき
にランダムに発生される論理回路網について行わ
れたいくつかの実験結果を示す。サブネツトは回
路セツトのサブセツトによつて示された。ネツト
寸法（端子数）は２から12の範囲であつた。回路
はすべて単一セルで、同数の垂直及び水平トラツ
クがブロツクされた（簡単のため）。第１表にお
いて、HPWは本発明方法を示し、OLDは上述の
Breuer氏の論文に記載された配置処理手順と上
述のHong氏の論文に記載された配置処理手段と
によつて“零迂回路制限”を付して得られるレイ
アウトを示す。本発明方法によつて良い結果が得られる理由は
次の通りである。まず、本発明によつて得られる
最終的な配置は単独の配置プログラムによつて得
られるはずがない。上述の本発明方法による配置
は階級の前のレベルの配線に非常に大きく依存す
る。いくつかの公知の配置方法と類似した点があ
るにもかかわらず、本発明により得られる配置は
公知方法により得られる配置と完全に異なる。一
例が第１０Ａ図及び第１０Ｂ図に示されている。
２端子サブネツトｅによつて接続される２つの構
成要素ｘ及びｙを考えてみる。従来方法において
は、サブネツトｅは構成要素ｘ及びｙの引きつけ
力に寄与していた（第１０Ａ図）。本発明方法に
おいては、サブネツトｅは抽象的ネツトとちよう
ど同じように取り扱われず、階級の前のレベルで
配線され、チヤネル容量の制限のため特定の迂回
路を形成する。これが第１０Ｂ図に示されてい
る。この場合、サブネツトは構成要素ｘ及びｙの
反発力に寄与する。［発明の効果］本発明による方法は、論理回路網の構成要素の
配置処理と配線処理とが相互に良く関連付けられ
ているため、全ワイヤ長を短くでき、ワイヤのオ
ーバーフロー数を小さくでき、処理時間を短くで
きる利点がある。

【図面の簡単な説明】

第１図はチツプ領域をセルに分割したこと並び
に水平及び垂直配線トラツクがセルの境界を横切
ることを示す説明図、第２図は仮定されたネツト
が階級の特定レベルを通つてものがマークされる
スーパーセルに副分割されるチツプ領域を示す説
明図、第３図は各スーパーセルを二分する次の分
割ステツプの後の第２図のチツプ表面を示すとと
もに２×ｎ型のセル・グループがマークされたセ
ルからどのようにして形成することができるかを
示す説明図、第４図は新たなセル対のうち２×ｎ
ルーテイングの結果仮定されたネツトが実際に特
定のレベルを通つたもののみがマークされる第３
図の修正を示す説明図、第５図はセルを二分する
こと並びに関連の構成要素セツトを割当可能サブ
セツトに分割することを示す説明図、第６図はセ
ルが分割されたときの構成要素の配置可能性の問
題を示す説明図、第７図は配置可能分析の手法を
示す流れ線図、第８図は２×ｎ配線方法を示す説
明図、第９図は２×ｎ配線方法を示す流れ線図、
第１０Ａ図及び第１０Ｂ図は境界の異なつた側の
２つの構成要素間に作用する異なつた力を示す説
明図である。Ｇ（ｉ，ｊ）……セル、X^*……構成要素サブセ
ツト、X′，X″……サブセツト、ｘ，ｙ……構成
要素、ｅ……サブネツト。

Claims

【特許請求の範囲】１マスタスライス−VLSIチツプ上に論理回路
網の構成要素を配置しこれら構成要素間の配線接
続を決定する方法において、 (a) チツプ領域を第１及び第２セルを構成する第
１及び第２部分に分割するステツプと、 (b) 前記論理回路網を該回路網の構成要素の第１
及び第２サブセツトをそれぞれ含む第１及び第
２部分に分割し各構成要素サブセツトを前記セ
ルの一方に割り当てるステツプと、 (c) 構成要素サブセツトの全ての構成要素が割り
当てられたセル内に配置可能か否かを判断する
ステツプと、 (d) 前記回路網のどの副回路網が新たに発生した
セル境界を横切るかを決定するステツプと、 (e) 前記副回路網が通るセルのサブセツトに対す
る総合配線を各副回路網について決定ステツプ
と、 (f) 上記(a)から(e)までのステツプを基本セルが得
られるまで繰り返すステツプと、を行うことを特徴とする論理回路網の構成要素の
配置及び配線を決定する方法。